JP2009064995A - Semiconductor package and electronic device - Google Patents

Semiconductor package and electronic device Download PDF

Info

Publication number
JP2009064995A
JP2009064995A JP2007232220A JP2007232220A JP2009064995A JP 2009064995 A JP2009064995 A JP 2009064995A JP 2007232220 A JP2007232220 A JP 2007232220A JP 2007232220 A JP2007232220 A JP 2007232220A JP 2009064995 A JP2009064995 A JP 2009064995A
Authority
JP
Japan
Prior art keywords
semiconductor package
surface region
die bonding
semiconductor element
rough surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007232220A
Other languages
Japanese (ja)
Inventor
Yuichiro Kushimatsu
勇一郎 串松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2007232220A priority Critical patent/JP2009064995A/en
Publication of JP2009064995A publication Critical patent/JP2009064995A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Die Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package with which alignment of a semiconductor element chip is easily done in a die bonding process, inspection for rotation and dislocation of the semiconductor element chip is easy in an inspection process, and a flow-out failure of die bonding paste is prevented. <P>SOLUTION: A package body 10 comprises a cavity 11 where a semiconductor element chip is mounted. The surface of a die bonding area 13 of the cavity 11 comprises a rough surface region 14 and a smooth surface region 15 arranged alternately. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

この発明は、半導体素子チップを搭載するキャビティ部を有する半導体パッケージ、および、この半導体パッケージを有する電子機器に関する。   The present invention relates to a semiconductor package having a cavity for mounting a semiconductor element chip, and an electronic apparatus having the semiconductor package.

従来、光センサや光ピックアップ等の電子機器には、半導体素子（光半導体素子）が搭載され、この半導体素子の半導体パッケージとしては、セラミックや樹脂により形成され、半導体素子チップを搭載するキャビティ部を有するものがある（特開２００６−３２７０６号公報：特許文献１参照）。   Conventionally, an electronic device such as an optical sensor or an optical pickup is provided with a semiconductor element (optical semiconductor element). A semiconductor package of the semiconductor element is formed of ceramic or resin, and has a cavity for mounting a semiconductor element chip. (See JP 2006-32706 A: Patent Document 1).

上記キャビティ部の底面に、上記半導体素子チップを搭載し、上記キャビティ部の開口部分に、ガラスなどの光透過板を貼り付けて、上記半導体素子チップを封止して、中空型の半導体素子を形成している。   The semiconductor element chip is mounted on the bottom surface of the cavity portion, a light transmission plate such as glass is attached to the opening of the cavity portion, the semiconductor element chip is sealed, and a hollow semiconductor element is formed. Forming.

図３Ａ〜図３Ｃは、中空型の半導体素子の一例を示す。図３Ａは平面図であり、図３Ｂは断面図であり、図３Ｃは裏面図である。図３Ａの平面図では、一部の要素（光透過板）を取り去った状態を示している。   3A to 3C show an example of a hollow semiconductor element. 3A is a plan view, FIG. 3B is a cross-sectional view, and FIG. 3C is a back view. The plan view of FIG. 3A shows a state in which some elements (light transmission plates) are removed.

この半導体素子は、半導体パッケージと、この半導体パッケージに取り付けられたガラスなどの光透過板３２とを有する。この半導体パッケージは、セラミックや樹脂により形成され、半導体素子チップ３４を搭載するキャビティ部３１を有するパッケージ本体３０を有する。   This semiconductor element has a semiconductor package and a light transmission plate 32 such as glass attached to the semiconductor package. This semiconductor package includes a package body 30 that is formed of ceramic or resin and has a cavity portion 31 on which a semiconductor element chip 34 is mounted.

キャビティ部３１の底面のチップ搭載部であるダイボンディングエリア３３に、半導体素子チップ３４が、エポキシ系接着剤などのダイボンディングペースト３５で固着され、半導体素子チップ３４と内部電極端子３６とが、金線などのボンディングワイヤ３７で接続されている。なお、わかりやすくするために、ダイボンディングペースト３５を、図３Ａ中、破線のハッチングで示し、内部電極端子３６を、図３Ａ中、網掛けのハッチングで示す。   A semiconductor element chip 34 is fixed to a die bonding area 33 that is a chip mounting portion on the bottom surface of the cavity portion 31 with a die bonding paste 35 such as an epoxy adhesive, and the semiconductor element chip 34 and the internal electrode terminal 36 are connected to a gold bonding area 35. They are connected by a bonding wire 37 such as a wire. For the sake of clarity, the die bonding paste 35 is indicated by hatching in FIG. 3A, and the internal electrode terminal 36 is indicated by hatching in FIG. 3A.

また、光透過板３２は、キャビティ部３１の開口部に接着剤で接合されて、半導体素子チップ３４およびボンディングワイヤ３７は、封止されている。   The light transmission plate 32 is bonded to the opening of the cavity portion 31 with an adhesive, and the semiconductor element chip 34 and the bonding wire 37 are sealed.

パッケージ本体３０の裏面には、外部電極端子３８が設けられ、内部電極端子３６と外部電極端子３８とは、パッケージ本体３０の内部で、スルーホールなどにより接続されている。なお、わかりやすくするために、外部電極端子３８を、図３Ｃ中、網掛けのハッチングで示す。
特開２００６−３２７０６号公報 External electrode terminals 38 are provided on the back surface of the package body 30, and the internal electrode terminals 36 and the external electrode terminals 38 are connected to each other inside the package body 30 by through holes or the like. For the sake of clarity, the external electrode terminal 38 is indicated by hatching in FIG. 3C.
JP 2006-32706 A

しかしながら、上記従来の半導体パッケージでは、半導体素子チップ３４は、キャビティ部３１の底面のダイボンディングエリア３３にダイボンドされるが、上記キャビティ部３１の底面が、平滑な面である場合、装置（ダイボンダー）でアライメントする際に、半導体素子チップ３４の近傍でアライメントが取れないために精度が低下し、半導体素子チップ３４の回転や位置ズレが起こるなどの不具合が発生し易くなる。   However, in the above-described conventional semiconductor package, the semiconductor element chip 34 is die-bonded to the die bonding area 33 on the bottom surface of the cavity portion 31. When the bottom surface of the cavity portion 31 is a smooth surface, a device (die bonder) is used. When the alignment is performed, the alignment is not possible in the vicinity of the semiconductor element chip 34, so that the accuracy is reduced, and problems such as rotation and misalignment of the semiconductor element chip 34 are likely to occur.

また、ダイボンディング後の検査工程において、半導体素子チップ３４の回転や位置ズレを識別する目安となるものが、ダイボンディングエリア３３に無いため、検査が難しく、工数増加によるコストアップや、見逃しにより不良品が流出するなどの問題があった。   In addition, in the inspection process after die bonding, since there is no guideline for identifying the rotation or positional deviation of the semiconductor element chip 34 in the die bonding area 33, the inspection is difficult, and the cost is increased due to an increase in the number of man-hours. There were problems such as leaking good products.

上記問題を解決するために、例えば、半導体素子チップ３４のダイボンディングエリア３３に金メッキパターンなどのランドパターンを形成するなどの方法が考えられるが、一般的に、エポキシ系接着剤などのダイボンディングペースト３５は、金メッキパターンとの接着性が、（上記パッケージ本体３０の）セラミックや樹脂との接着性よりも劣るため、チップ剥がれなどが起こりやすい欠点がある。また、近年の金属価格の高騰により、金材料が更に高価なものとなっており、ランドパターンの形成は、コストアップの要因となる。   In order to solve the above problem, for example, a method of forming a land pattern such as a gold plating pattern in the die bonding area 33 of the semiconductor element chip 34 can be considered, but generally a die bonding paste such as an epoxy-based adhesive is used. No. 35 has a drawback that chip peeling or the like is likely to occur because the adhesiveness to the gold plating pattern is inferior to the adhesiveness to the ceramic or the resin (of the package body 30). In addition, due to the recent rise in metal prices, gold materials have become more expensive, and the formation of land patterns is a factor in increasing costs.

また、上記キャビティ部３１の底面が平滑であると、ダイボンディングペースト３５が流れ易くなり、粘度の低いダイボンディングペースト３５を使用した場合、内部電極端子３６までダイボンディングペースト３５が流れ出し、ボンディングワイヤ３７の不着などの不具合の原因となる。図４は、内部電極端子３６の領域まで、ダイボンディングペースト３５が流れ出した状態を示している。   Further, if the bottom surface of the cavity portion 31 is smooth, the die bonding paste 35 easily flows, and when the low-viscosity die bonding paste 35 is used, the die bonding paste 35 flows out to the internal electrode terminal 36 and the bonding wire 37. This may cause problems such as non-delivery. FIG. 4 shows a state where the die bonding paste 35 has flowed out to the region of the internal electrode terminal 36.

そこで、この発明の課題は、ダイボンディング工程において半導体素子チップのアライメントを行い易く、検査工程での半導体素子チップの回転や位置ズレなどの検査が容易となり、また、ダイボンディングペーストの流れ出しの不具合を防止することができる半導体パッケージを提供することにある。   Accordingly, an object of the present invention is to facilitate alignment of semiconductor element chips in the die bonding process, facilitate inspection of the rotation and misalignment of the semiconductor element chips in the inspection process, and prevent a problem of die bonding paste flowing out. An object of the present invention is to provide a semiconductor package that can be prevented.

上記課題を解決するため、この発明の半導体パッケージは、
半導体素子チップを搭載するキャビティ部を有するパッケージ本体を備え、
このキャビティ部の底面は、上記半導体素子チップをダイボンドするダイボンディングエリアを有し、
このダイボンディングエリアの表面は、交互に配置された粗面領域と平滑面領域とを有することを特徴としている。 In order to solve the above problems, a semiconductor package of the present invention is
A package body having a cavity portion for mounting a semiconductor element chip;
The bottom surface of the cavity portion has a die bonding area for die-bonding the semiconductor element chip,
The surface of this die bonding area has a rough surface area and a smooth surface area alternately arranged.

この発明の半導体パッケージによれば、上記キャビティ部の上記ダイボンディングエリアの表面は、交互に配置された上記粗面領域と上記平滑面領域とを有するので、半導体素子チップをダイボンドする際のアライメント用マークとして粗面領域および平滑面領域を活用することができ、ダイボンディングエリアに直接にアライメントマークを設置することができるので、アライメント精度が向上し、半導体素子チップの回転ズレや位置ズレなどのダイボンド工程の不具合を改善が可能となる。また、検査工程において、半導体素子チップの回転ズレや位置ズレなどの不良品の識別が容易となり、工数の削減によるコストダウンや、不良品流出を防止することができる。また、ダイボンディングエリアの表面に粗面領域を設けることによって、半導体素子チップを固着するダイボンディングペーストが滑り難くなって、ダイボンディングペーストの流れ出しを防ぐことができる。   According to the semiconductor package of the present invention, the surface of the die bonding area of the cavity portion has the rough surface region and the smooth surface region that are alternately arranged. Therefore, for alignment when a semiconductor element chip is die-bonded Rough surface area and smooth surface area can be used as marks, and alignment marks can be installed directly in the die bonding area, improving alignment accuracy and die bonding such as rotation displacement and position displacement of semiconductor chip Process defects can be improved. Further, in the inspection process, it becomes easy to identify defective products such as rotation shift and position shift of the semiconductor element chip, and it is possible to reduce costs by reducing the number of steps and prevent defective products from flowing out. Further, by providing a rough surface area on the surface of the die bonding area, the die bonding paste for fixing the semiconductor element chip becomes difficult to slip, and the die bonding paste can be prevented from flowing out.

また、一実施形態の半導体パッケージでは、上記粗面領域と上記平滑面領域とは、上記ダイボンディングエリアの中心より同心円状に交互に配置されている。   In one embodiment, the rough surface region and the smooth surface region are alternately arranged concentrically from the center of the die bonding area.

この実施形態の半導体パッケージによれば、上記粗面領域と上記平滑面領域とは、上記ダイボンディングエリアの中心より同心円状に交互に配置されているので、半導体素子チップの位置ズレや回転ズレなどを一層判別し易くなって、検査精度は更に向上する。   According to the semiconductor package of this embodiment, the rough surface region and the smooth surface region are alternately arranged concentrically from the center of the die bonding area, so that the semiconductor element chip is misaligned, rotated, etc. The inspection accuracy is further improved.

また、一実施形態の半導体パッケージでは、上記粗面領域の表面粗さＲＺは、５〜２０μｍであり、上記平滑面領域の表面粗さＲＺは、１μｍ以下である。   Moreover, in the semiconductor package of one Embodiment, the surface roughness RZ of the said rough surface area | region is 5-20 micrometers, and the surface roughness RZ of the said smooth surface area | region is 1 micrometer or less.

この実施形態の半導体パッケージによれば、上記粗面領域の表面粗さＲＺは、５〜２０μｍであり、上記平滑面領域の表面粗さＲＺは、１μｍ以下であるので、粗面領域を梨地面とし、平滑面領域を鏡面として、光沢に差を付けることができて、粗面領域および平滑面領域を明確に区別することができる。   According to the semiconductor package of this embodiment, the surface roughness RZ of the rough surface region is 5 to 20 μm, and the surface roughness RZ of the smooth surface region is 1 μm or less. The smooth surface region can be used as a mirror surface, and the gloss can be made different, so that the rough surface region and the smooth surface region can be clearly distinguished.

また、一実施形態の半導体パッケージでは、上記ダイボンディングエリアの最外周部分は、上記粗面領域を、配置している。   Moreover, in the semiconductor package of one Embodiment, the said rough surface area | region is arrange | positioned in the outermost periphery part of the said die bonding area.

この実施形態の半導体パッケージによれば、上記ダイボンディングエリアの最外周部分は、上記粗面領域を、配置しているので、ダイボンディングペーストが、ダイボンディングエリアの最外周部分に隣接する電極部分に、流れ出すことを、確実に防止し、金線等のボンディングワイヤが電極部分に付着しなくなる不具合を、防止する。   According to the semiconductor package of this embodiment, the outermost peripheral portion of the die bonding area is arranged with the rough surface region, so that the die bonding paste is applied to the electrode portion adjacent to the outermost peripheral portion of the die bonding area. This prevents the flow out and prevents the bonding wire such as a gold wire from adhering to the electrode portion.

また、一実施形態の半導体パッケージでは、上記粗面領域および上記平滑面領域は、上記キャビティ部の表面加工を施す金型により、形成されている。   Moreover, in the semiconductor package of one embodiment, the rough surface region and the smooth surface region are formed by a mold that performs surface processing of the cavity portion.

この実施形態の半導体パッケージによれば、上記粗面領域および上記平滑面領域は、上記キャビティ部の表面加工を施す金型により、形成されているので、金型により、粗面領域および平滑面領域の形成を、キャビティ部の表面加工と同時に行うことができ、作成工程を削減できる。   According to the semiconductor package of this embodiment, since the rough surface region and the smooth surface region are formed by a mold that performs surface processing of the cavity portion, the rough surface region and the smooth surface region are formed by the mold. Can be performed simultaneously with the surface processing of the cavity portion, and the production process can be reduced.

また、一実施形態の半導体パッケージでは、上記粗面領域は、ブラスト加工により、形成されている。   Moreover, in the semiconductor package of one Embodiment, the said rough surface area | region is formed by the blast process.

この実施形態の半導体パッケージによれば、上記粗面領域は、ブラスト加工により、形成されているので、粗面領域の表面粗さを、簡単に、調整できる。   According to the semiconductor package of this embodiment, since the rough surface region is formed by blasting, the surface roughness of the rough surface region can be easily adjusted.

また、一実施形態の半導体パッケージでは、上記粗面領域は、プラズマエッチング加工により、形成されている。   In one embodiment of the semiconductor package, the rough surface region is formed by plasma etching.

この実施形態の半導体パッケージによれば、上記粗面領域は、プラズマエッチング加工により、形成されているので、粗面領域の表面粗さを、簡単に、調整できる。   According to the semiconductor package of this embodiment, since the rough surface region is formed by plasma etching, the surface roughness of the rough surface region can be easily adjusted.

また、この発明の電子機器は、上記半導体パッケージを有する半導体素子を搭載していることを特徴としている。   According to another aspect of the present invention, there is provided an electronic apparatus including a semiconductor element having the semiconductor package.

この発明の電子機器によれば、上記半導体パッケージを有するので、品質を向上できる。   According to the electronic device of the present invention, since the semiconductor package is provided, the quality can be improved.

この発明の半導体パッケージによれば、上記キャビティ部の上記ダイボンディングエリアの表面は、交互に配置された上記粗面領域と上記平滑面領域とを有するので、ダイボンディング工程において半導体素子チップのアライメントを行い易く、検査工程での半導体素子チップの回転や位置ズレなどの検査が容易となり、また、ダイボンディングペーストの流れ出しの不具合を防止することができる。   According to the semiconductor package of the present invention, since the surface of the die bonding area of the cavity portion has the rough surface region and the smooth surface region that are alternately arranged, the semiconductor element chip is aligned in the die bonding step. This makes it easy to perform inspections such as rotation and misalignment of the semiconductor element chip in the inspection process, and can prevent problems in the flow of the die bonding paste.

また、この発明の電子機器によれば、上記半導体パッケージを有するので、品質を向上できる。   In addition, according to the electronic device of the present invention, since the semiconductor package is included, the quality can be improved.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

（第１の実施形態）
図１Ａ〜図１Ｃは、この発明の半導体パッケージの一実施形態の構成図を示している。図１Ａは平面図を示し、図１Ｂは断面図を示し、図１Ｃは裏面図を示す。 (First embodiment)
1A to 1C show a configuration diagram of an embodiment of a semiconductor package of the present invention. 1A shows a plan view, FIG. 1B shows a cross-sectional view, and FIG. 1C shows a back view.

この半導体パッケージは、半導体素子チップを搭載するキャビティ部１１を有するパッケージ本体１０を備える。このパッケージ本体１０は、セラミック製の基体を有する。または、このパッケージ本体１０は、インサート成形によってリードフレームまたは回路基板に形成された樹脂部を有する。   This semiconductor package includes a package body 10 having a cavity portion 11 on which a semiconductor element chip is mounted. The package body 10 has a ceramic base. Alternatively, the package body 10 has a resin portion formed on a lead frame or a circuit board by insert molding.

このキャビティ部１１の底面は、上記半導体素子チップをダイボンドするダイボンディングエリア１３を有する。このダイボンディングエリア１３の表面は、交互に配置された粗面領域１４と平滑面領域１５とを有する。なお、わかりやすくするために、上記粗面領域１４を、図１Ａ中、実線のハッチングで示す。   The bottom surface of the cavity portion 11 has a die bonding area 13 for die-bonding the semiconductor element chip. The surface of the die bonding area 13 has rough surface regions 14 and smooth surface regions 15 that are alternately arranged. In addition, in order to make it easy to understand, the said rough surface area | region 14 is shown with the continuous line hatching in FIG. 1A.

上記キャビティ部１１の底面は、上記ダイボンディングエリア１３の外側に、内部電極端子１２を有する。なお、わかりやすくするために、上記内部電極端子１２を、図１Ａ中、網掛けのハッチングで示す。   The bottom surface of the cavity portion 11 has internal electrode terminals 12 outside the die bonding area 13. For easy understanding, the internal electrode terminals 12 are indicated by hatching in FIG. 1A.

上記パッケージ本体１０の裏面には、外部電極端子１６が設けられ、上記内部電極端子１２と上記外部電極端子１６とは、上記パッケージ本体１０の内部で、スルーホールなどにより接続されている。なお、わかりやすくするために、上記外部電極端子１６を、図１Ｃ中、網掛けのハッチングで示す。   External electrode terminals 16 are provided on the back surface of the package body 10, and the internal electrode terminals 12 and the external electrode terminals 16 are connected to each other through a through hole or the like inside the package body 10. For the sake of clarity, the external electrode terminal 16 is indicated by hatching in FIG. 1C.

上記粗面領域１４と上記平滑面領域１５とは、上記ダイボンディングエリア１３の中心より同心円状に交互に配置されている。具体的に述べると、上記ダイボンディングエリア１３の中心から外側に順に、矩形状の平滑面領域１５、矩形枠状の粗面領域１４、矩形枠状の平滑面領域１５、矩形枠状の粗面領域１４、矩形枠状の平滑面領域１５、および、矩形枠状の粗面領域１４が配置されている。つまり、上記ダイボンディングエリア１３の最外周部分は、上記粗面領域１４を、配置している。   The rough surface areas 14 and the smooth surface areas 15 are alternately arranged concentrically from the center of the die bonding area 13. Specifically, in the order from the center of the die bonding area 13 to the outside, a rectangular smooth surface region 15, a rectangular frame-shaped rough surface region 14, a rectangular frame-shaped smooth surface region 15, a rectangular frame-shaped rough surface. A region 14, a smooth surface region 15 having a rectangular frame shape, and a rough surface region 14 having a rectangular frame shape are arranged. That is, the rough surface region 14 is arranged at the outermost peripheral portion of the die bonding area 13.

上記粗面領域１４の表面粗さＲＺは、５〜２０μｍであり、上記平滑面領域１５の表面粗さＲＺは、１μｍ以下である。ここで、表面粗さＲＺは、十点平均粗さであり、JIS B0601-1994「表面粗さ一定義及び表示」に準拠する表面粗さを示すパラメータである。   The surface roughness RZ of the rough surface region 14 is 5 to 20 μm, and the surface roughness RZ of the smooth surface region 15 is 1 μm or less. Here, the surface roughness RZ is a ten-point average roughness and is a parameter indicating the surface roughness in accordance with JIS B0601-1994 “Definition and Display of Surface Roughness”.

上記粗面領域１４および上記平滑面領域１５は、上記キャビティ部１１の表面加工を施す金型により、形成されている。つまり、この金型のキャビティ部分は、磨き加工や放電加工などの表面仕上げにより、上記キャビティ部１１の底面が梨地面および鏡面となるように、加工されている。   The rough surface region 14 and the smooth surface region 15 are formed by a mold that performs surface processing of the cavity portion 11. That is, the cavity portion of the mold is processed so that the bottom surface of the cavity portion 11 becomes a matte surface and a mirror surface by surface finishing such as polishing or electric discharge machining.

なお、上記粗面領域１４を、ブラスト加工により、形成するようにしてもよい。つまり、上記キャビティ部１１の底面に、ガラスやアルミナなどの研磨材の粒子を吹き付けるブラスト加工を行うことにより、上記粗面領域１４を形成する。ここで、上記平滑面領域１５とする箇所には、事前にマスキング（表面の部分的被覆保護）を行うなどにより、研磨剤粒子が当たらないようにする。ガラスやアルミナなどの研磨剤粒子は、所望の表面粗さに適したサイズのものを使用する。   The rough surface area 14 may be formed by blasting. That is, the rough surface region 14 is formed on the bottom surface of the cavity portion 11 by blasting by spraying particles of an abrasive such as glass or alumina. Here, the portion to be the smooth surface region 15 is prevented from being hit by abrasive particles by performing masking (partial surface covering protection) in advance. As the abrasive particles such as glass and alumina, particles having a size suitable for a desired surface roughness are used.

また、上記粗面領域１４を、プラズマエッチング加工により、形成するようにしてもよい。つまり、化学的エッチングを行うことにより、上記キャビティ部１１の底面を粗面化する。   The rough surface region 14 may be formed by plasma etching. That is, the bottom surface of the cavity 11 is roughened by performing chemical etching.

上記構成の半導体パッケージによれば、上記キャビティ部１１の上記ダイボンディングエリア１３の表面は、交互に配置された上記粗面領域１４と上記平滑面領域１５とを有するので、図１Ｄに示すように、上記半導体素子チップ１７を、上記ダイボンディングエリア１３に、エポキシ系接着剤などの上記ダイボンディングペースト１８で固着する場合に、装置（ダイボンダー）で半導体素子チップ１７をダイボンドする際のアライメント用マークとして粗面領域１４および平滑面領域１５を活用することができ、ダイボンディングエリア１３に直接にアライメントマークを設置することができるので、アライメント精度が向上し、半導体素子チップ１７の回転ズレや位置ズレなどのダイボンド工程の不具合を改善が可能となる。   According to the semiconductor package having the above configuration, the surface of the die bonding area 13 of the cavity portion 11 includes the rough surface regions 14 and the smooth surface regions 15 that are alternately arranged, as shown in FIG. 1D. When the semiconductor element chip 17 is fixed to the die bonding area 13 with the die bonding paste 18 such as an epoxy adhesive, it is used as an alignment mark when the semiconductor element chip 17 is die-bonded by an apparatus (die bonder). The rough surface region 14 and the smooth surface region 15 can be utilized, and an alignment mark can be directly placed on the die bonding area 13, so that the alignment accuracy is improved and the semiconductor element chip 17 is rotated or displaced. It becomes possible to improve the defect of the die bonding process.

また、半導体素子チップ１７のダイボンドが正確に行われたか否かを確認する検査工程において、粗面領域１４および平滑面領域１５を利用して、半導体素子チップ１７の回転ズレや位置ズレなどの不良品の識別が容易となり、工数の削減によるコストダウンや、不良品流出を防止することができる。   Further, in the inspection process for confirming whether or not the die bonding of the semiconductor element chip 17 has been performed accurately, the rough surface region 14 and the smooth surface region 15 are used to prevent the semiconductor element chip 17 from being rotated or misaligned. Non-defective products can be easily identified, reducing costs by reducing man-hours and preventing defective products from flowing out.

また、ダイボンディングエリア１３の表面に粗面領域１４を設けることによって、半導体素子チップ１７を固着するダイボンディングペースト１８が滑り難くなって、ダイボンディングペースト１８の流れ出しを防ぐことができて、ダイボンディングペースト１８が内部電極端子１２に付着することを防止する。   Further, by providing the rough surface area 14 on the surface of the die bonding area 13, the die bonding paste 18 for fixing the semiconductor element chip 17 becomes difficult to slip, and the die bonding paste 18 can be prevented from flowing out. The paste 18 is prevented from adhering to the internal electrode terminal 12.

また、上記粗面領域１４と上記平滑面領域１５とは、上記ダイボンディングエリア１３の中心より同心円状に交互に配置されているので、半導体素子チップ１７の位置ズレや回転ズレなどを一層判別し易くなって、検査精度は更に向上する。   Further, since the rough surface region 14 and the smooth surface region 15 are alternately arranged concentrically from the center of the die bonding area 13, the positional deviation and rotational deviation of the semiconductor element chip 17 are further discriminated. The inspection accuracy is further improved.

また、上記粗面領域１４の表面粗さＲＺは、５〜２０μｍであり、上記平滑面領域１５の表面粗さＲＺは、１μｍ以下であるので、粗面領域１４を梨地面とし、平滑面領域１５を鏡面として、光沢に差を付けることができて、粗面領域１４および平滑面領域１５を明確に区別することができる。   Further, the surface roughness RZ of the rough surface region 14 is 5 to 20 μm, and the surface roughness RZ of the smooth surface region 15 is 1 μm or less. With 15 as a mirror surface, the gloss can be made different, and the rough surface region 14 and the smooth surface region 15 can be clearly distinguished.

また、上記ダイボンディングエリア１３の最外周部分は、上記粗面領域１４を、配置しているので、ダイボンディングペースト１８が、ダイボンディングエリア１３の最外周部分に隣接する電極部分（内部電極端子１２）に、流れ出すことを、確実に防止し、金線等のボンディングワイヤが電極部分に付着しなくなる不具合を、防止する。   Further, since the rough surface region 14 is arranged in the outermost peripheral portion of the die bonding area 13, the die bonding paste 18 is an electrode portion adjacent to the outermost peripheral portion of the die bonding area 13 (internal electrode terminal 12). ) Is reliably prevented from flowing out, and a problem that a bonding wire such as a gold wire does not adhere to the electrode portion is prevented.

また、上記粗面領域１４および上記平滑面領域１５は、上記キャビティ部１１の表面加工を施す金型により、形成されているので、金型により、粗面領域１４および平滑面領域１５の形成を、キャビティ部１１の表面加工と同時に行うことができ、作成工程を削減できる。なお、上記粗面領域１４を、ブラスト加工やプラズマエッチング加工により、形成してもよく、粗面領域１４の表面粗さを、簡単に、調整できる。   Further, since the rough surface region 14 and the smooth surface region 15 are formed by a mold for performing the surface processing of the cavity portion 11, the rough surface region 14 and the smooth surface region 15 are formed by the mold. This can be performed at the same time as the surface processing of the cavity portion 11, and the production process can be reduced. The rough surface region 14 may be formed by blasting or plasma etching, and the surface roughness of the rough surface region 14 can be easily adjusted.

（第２の実施形態）
図２は、この発明の半導体パッケージを有する半導体素子の一実施形態を示している。図２に示すように、この半導体素子は、上記第１実施形態の半導体パッケージと、この半導体パッケージの開口部に取り付けられた光透過板２０とを有する。なお、この第２の実施形態において、上記第１の実施形態と同一の部分には、同一の参照番号を付して、詳細な説明を省略する。 (Second Embodiment)
FIG. 2 shows an embodiment of a semiconductor device having the semiconductor package of the present invention. As shown in FIG. 2, the semiconductor element includes the semiconductor package of the first embodiment and a light transmission plate 20 attached to the opening of the semiconductor package. In the second embodiment, the same parts as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

上記半導体素子を製造する工程を説明する。キャビティ部１１に半導体素子チップ１７をダイボンディングペースト１８で固着した後、半導体素子チップ１７と内部電極端子１２とをボンディングワイヤ１９で接続する（ワイヤボンディング工程）。   A process for manufacturing the semiconductor element will be described. After the semiconductor element chip 17 is fixed to the cavity portion 11 with the die bonding paste 18, the semiconductor element chip 17 and the internal electrode terminal 12 are connected by the bonding wire 19 (wire bonding process).

次に、キャビティ部１１の開口部に、ガラスなどの光透過板２０を接着剤で接合して、半導体素子チップ１７およびボンディングワイヤ１９を気密封止することによって、半導体素子が完成する。   Next, the light transmitting plate 20 such as glass is bonded to the opening of the cavity portion 11 with an adhesive, and the semiconductor element chip 17 and the bonding wire 19 are hermetically sealed, thereby completing the semiconductor element.

この構成の半導体素子では、上記半導体パッケージを有するので、品質を向上できる。また、図示しないが、この半導体素子を、電子機器に搭載してもよく、この電子機器は、上記半導体パッケージを有するので、品質を向上できる。この電子機器は、例えば、光センサや光ピックアップである。   Since the semiconductor device having this configuration has the semiconductor package, the quality can be improved. Although not shown, this semiconductor element may be mounted on an electronic device. Since this electronic device has the semiconductor package, the quality can be improved. This electronic device is, for example, an optical sensor or an optical pickup.

なお、この発明は上述の実施形態に限定されない。例えば、粗面領域および平滑面領域の外形を、矩形以外に円形にしてもよく、また、半導体素子チップの外形に合わせた形状にしてもよい。また、粗面領域および平滑面領域の配列の順番について、上記ダイボンディングエリア１３の中心から外側において、最初は、粗面領域または平滑面領域のどちらでもよいが、最後が、粗面領域になっていればよい。   In addition, this invention is not limited to the above-mentioned embodiment. For example, the outer shape of the rough surface region and the smooth surface region may be a circle other than the rectangle, or may be a shape that matches the outer shape of the semiconductor element chip. Further, regarding the order of the arrangement of the rough surface region and the smooth surface region, either the rough surface region or the smooth surface region may be first at the outer side from the center of the die bonding area 13, but the last is the rough surface region. It only has to be.

本発明の半導体パッケージの一実施形態を示す平面図である。It is a top view which shows one Embodiment of the semiconductor package of this invention. 半導体パッケージの断面図である。It is sectional drawing of a semiconductor package. 半導体パッケージの裏面図である。It is a back view of a semiconductor package. 半導体素子チップをダイボンドした状態を示す半導体パッケージの裏面図である。It is a back view of the semiconductor package which shows the state which carried out the die bonding of the semiconductor element chip | tip. 本発明の半導体素子の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of the semiconductor element of this invention. 従来の半導体素子の平面図である。It is a top view of the conventional semiconductor element. 半導体素子の断面図である。It is sectional drawing of a semiconductor element. 半導体素子の裏面図である。It is a reverse view of a semiconductor element. 従来の半導体素子の不具合な状態を示す説明図である。It is explanatory drawing which shows the malfunctioning state of the conventional semiconductor element.

符号の説明Explanation of symbols

１０ パッケージ本体
１１ キャビティ部
１２ 内部電極端子
１３ ダイボンディングエリア
１４ 粗面領域
１５ 平滑面領域
１６ 外部電極端子
１７ 半導体素子チップ
１８ ダイボンディングペースト
１９ ボンディングワイヤ
２０ 光透過板 DESCRIPTION OF SYMBOLS 10 Package main body 11 Cavity part 12 Internal electrode terminal 13 Die bonding area 14 Rough surface area 15 Smooth surface area 16 External electrode terminal 17 Semiconductor element chip 18 Die bonding paste 19 Bonding wire 20 Light transmission plate

Claims (8)

半導体素子チップを搭載するキャビティ部を有するパッケージ本体を備え、
このキャビティ部の底面は、上記半導体素子チップをダイボンドするダイボンディングエリアを有し、
このダイボンディングエリアの表面は、交互に配置された粗面領域と平滑面領域とを有することを特徴とする半導体パッケージ。 A package body having a cavity portion for mounting a semiconductor element chip;
The bottom surface of the cavity portion has a die bonding area for die-bonding the semiconductor element chip,
A surface of this die bonding area has a rough surface area and a smooth surface area alternately arranged, and a semiconductor package characterized in that 請求項１に記載の半導体パッケージにおいて、
上記粗面領域と上記平滑面領域とは、上記ダイボンディングエリアの中心より同心円状に交互に配置されていることを特徴とする半導体パッケージ。 The semiconductor package according to claim 1,
The semiconductor package, wherein the rough surface region and the smooth surface region are alternately arranged concentrically from the center of the die bonding area. 請求項１または２に記載の半導体パッケージにおいて、
上記粗面領域の表面粗さＲＺは、５〜２０μｍであり、
上記平滑面領域の表面粗さＲＺは、１μｍ以下であることを特徴とする半導体パッケージ。 The semiconductor package according to claim 1 or 2,
The surface roughness RZ of the rough surface region is 5 to 20 μm,
A semiconductor package, wherein the smooth surface region has a surface roughness RZ of 1 μm or less. 請求項１から３の何れか一つに記載の半導体パッケージにおいて、
上記ダイボンディングエリアの最外周部分は、上記粗面領域を、配置していることを特徴とする半導体パッケージ。 The semiconductor package according to any one of claims 1 to 3,
The semiconductor package, wherein the outermost peripheral portion of the die bonding area is provided with the rough surface region. 請求項１から４の何れか一つに記載の半導体パッケージにおいて、
上記粗面領域および上記平滑面領域は、上記キャビティ部の表面加工を施す金型により、形成されていることを特徴とする半導体パッケージ。 In the semiconductor package according to any one of claims 1 to 4,
The semiconductor package according to claim 1, wherein the rough surface region and the smooth surface region are formed by a mold for performing surface processing of the cavity portion. 請求項１から５の何れか一つに記載の半導体パッケージにおいて、
上記粗面領域は、ブラスト加工により、形成されていることを特徴とする半導体パッケージ。 The semiconductor package according to any one of claims 1 to 5,
The semiconductor package according to claim 1, wherein the rough surface region is formed by blasting. 請求項１から６の何れか一つに記載の半導体パッケージにおいて、
上記粗面領域は、プラズマエッチング加工により、形成されていることを特徴とする半導体パッケージ。 The semiconductor package according to any one of claims 1 to 6,
The semiconductor package, wherein the rough surface region is formed by plasma etching. 請求項１から７の何れか一つに記載の半導体パッケージを有する半導体素子を搭載していることを特徴とする電子機器。   An electronic device comprising a semiconductor element having the semiconductor package according to claim 1.
JP2007232220A 2007-09-07 2007-09-07 Semiconductor package and electronic device Pending JP2009064995A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007232220A JP2009064995A (en) 2007-09-07 2007-09-07 Semiconductor package and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007232220A JP2009064995A (en) 2007-09-07 2007-09-07 Semiconductor package and electronic device

Publications (1)

Publication Number Publication Date
JP2009064995A true JP2009064995A (en) 2009-03-26

Family

ID=40559310

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007232220A Pending JP2009064995A (en) 2007-09-07 2007-09-07 Semiconductor package and electronic device

Country Status (1)

Country Link
JP (1) JP2009064995A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249599A (en) * 2010-05-27 2011-12-08 Panasonic Corp Semiconductor packaging substrate and package structure using the same
CN103681388A (en) * 2012-09-19 2014-03-26 瑞萨电子株式会社 Method of manufacturing semiconductor device
EP2933841A1 (en) 2014-04-14 2015-10-21 Jtekt Corporation Semiconductor device
EP2933840A1 (en) 2014-04-14 2015-10-21 Jtekt Corporation Semiconductor device
TWI587414B (en) * 2009-04-10 2017-06-11 日月光半導體製造股份有限公司 Advanced quad flat non-leaded package structure and manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI587414B (en) * 2009-04-10 2017-06-11 日月光半導體製造股份有限公司 Advanced quad flat non-leaded package structure and manufacturing method thereof
JP2011249599A (en) * 2010-05-27 2011-12-08 Panasonic Corp Semiconductor packaging substrate and package structure using the same
CN103681388A (en) * 2012-09-19 2014-03-26 瑞萨电子株式会社 Method of manufacturing semiconductor device
JP2014060306A (en) * 2012-09-19 2014-04-03 Renesas Electronics Corp Semiconductor device manufacturing method
EP2933841A1 (en) 2014-04-14 2015-10-21 Jtekt Corporation Semiconductor device
EP2933840A1 (en) 2014-04-14 2015-10-21 Jtekt Corporation Semiconductor device
US9601572B2 (en) 2014-04-14 2017-03-21 Jtekt Corporation Semiconductor device for reducing gate wiring length
US9601573B2 (en) 2014-04-14 2017-03-21 Jtekt Corporation Semiconductor device for reducing propagation time of gate input signals

Similar Documents

Publication Publication Date Title
TWI452715B (en) Surface mount multi-channel optocoupler
KR101254803B1 (en) A method of manufacturing a semiconductor device
US6011315A (en) Semiconductor device and film carrier tape and respective manufacturing methods thereof
JP2009064995A (en) Semiconductor package and electronic device
JPH08316362A (en) Semiconductor device, production method therefor and substrate therefor
JP2010050406A (en) Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
US8318548B2 (en) Method for manufacturing semiconductor device
JP2006212825A (en) Wiring board and led head
TWI579990B (en) Chip package subatrate, chip package structure and method for manufacturing the chip package substrate and the chip package structure
JP2006165411A (en) Semiconductor device and manufacturing method thereof
KR20080063112A (en) Lead frame and method of manufacturing the same, and semiconductor device
US20080061425A1 (en) Chip package structure and fabricating method thereof
JP2011108818A (en) Manufacturing method of lead frame and manufacturing method of semiconductor device
JP2011054630A (en) Inspection probe and method of manufacturing the same
US7432127B2 (en) Chip package and package process thereof
JP4567073B2 (en) Circuit board manufacturing method
CN101211791A (en) Wafer-grade chip packaging process and chip packaging structure
KR100384336B1 (en) structure of printed circuit board for semiconductor package and manufacturing method of good printed circuit board strip removed reject unit
JP2007081213A (en) Method of manufacturing electronic component
JP6884595B2 (en) Manufacturing methods for electronic components, electronic devices and electronic components
JP2007060221A (en) Circuit substrate for sensor chip
JP2011096882A (en) Method for manufacturing semiconductor device, and array of semiconductor devices
KR100299304B1 (en) Method for manufacturing semiconductor memory module
JP2010238994A (en) Semiconductor module and method of manufacturing the same
JP3689248B2 (en) Reel printed circuit board for chip-on-board package and manufacturing method of chip-on-board package using the same