JP2009064819A - Liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the manufacturing cost of a display device where a built-in type drive circuit using a bottom gate TFT having a poly-Si layer and an a-Si layer stacked is formed. <P>SOLUTION: The poly-Si layer 107 and a-Si layer 108 are formed on a gate electrode 103 and a gate insulating film 104 to form an active region. Here, poly-Si is formed by laser-annealing part of a-Si formed on the entire surface. Then poly-Si and a-Si are dry etched simultaneously to remove only the a-Si using the difference in etching speed, thereby leaving only the poly-Si layer 107. Consequently, the poly-Si layer 107 can be patterned without any photolithography process and the manufacturing cost is reducible. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は表示装置に係り、特に表示領域の周辺に駆動回路を形成し、薄膜トランジスタのアクティブ領域が表示領域と周辺回路部で異なるタイプの液晶表示に関する。   The present invention relates to a display device, and more particularly, to a liquid crystal display of a type in which a drive circuit is formed around a display area, and an active area of a thin film transistor is different between the display area and the peripheral circuit section.

液晶表示装置では画素電極および薄膜トランジスタ(TFT)等がマトリクス状に形成されたTFT基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、TFT基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。   In a liquid crystal display device, a color filter substrate on which a color filter or the like is formed is opposed to a TFT substrate on which pixel electrodes and thin film transistors (TFTs) are formed in a matrix, and the TFT substrate and the color filter substrate A liquid crystal is sandwiched between them. An image is formed by controlling the light transmittance of the liquid crystal molecules for each pixel.

TFT基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ(TFT)で構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。   The TFT substrate includes data lines extending in the vertical direction and arranged in the horizontal direction, and scanning lines extending in the horizontal direction and arranged in the vertical direction, and is surrounded by the data lines and the scanning lines. Pixels are formed in the region. The pixel is mainly composed of a pixel electrode and a thin film transistor (TFT) which is a switching element. In this way, a display region is formed by many pixels formed in a matrix.

表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はICドライバが外付けされていた。このICドライバはテープキャリア等によってTFT基板に接続される場合もあるし、ICドライバが直接TFT基板にチップオンされる場合もある。   A scanning line driving circuit for driving scanning lines and a data line driving circuit for driving data lines are installed outside the display area. Conventionally, an IC driver is externally attached to the scanning line driving circuit and the data line driving circuit. The IC driver may be connected to the TFT substrate by a tape carrier or the like, or the IC driver may be directly chip-on to the TFT substrate.

一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にTFTによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるTFTはa−Siをチャンネル部に使用し、駆動回路部に形成されるTFTはpoly−Siをチャンネル部に使用する。すなわち、表示領域ではリーク電流の小さいa−Siを使用し、駆動回路部では電子の移動度が大きいpoly−Siを使用している。   On the other hand, a technique for forming a drive circuit with TFTs around the display area has been developed in response to a demand for reducing the entire display device while securing the display area. In such a display device, a TFT formed in the display region uses a-Si for the channel portion, and a TFT formed in the driver circuit portion uses poly-Si for the channel portion. That is, a-Si having a small leakage current is used in the display area, and poly-Si having a high electron mobility is used in the driver circuit portion.

一般にはa−Siを用いたTFTではボトムゲートの構造が用いられ、poly−Siを用いたTFTではトップゲートの構造がもちいられている。したがって、1枚の基板に構造の異なるTFTを形成することになって、製造プロセスが複雑になる。
「特許文献1」には、プロセスが複雑になるのを防止するために、poly−Siを用いたTFTにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるpoly−Si層を形成し、その上にa−Si層を形成する。a−Siの上にはn+Si層のコンタクト層が形成され、その上にソース/ドレイン電極(SD電極)が形成される。poly−Siをチャンネルに用いたTFTをこのような構成とすることによって、a−Siをチャンネルに用いたTFTとで共通のプロセスが多くなり、プロセスが単純化する。
In general, a TFT using a-Si has a bottom gate structure, and a TFT using poly-Si has a top gate structure. Therefore, TFTs having different structures are formed on one substrate, which complicates the manufacturing process.
“Patent Document 1” describes a configuration using a bottom gate even in a TFT using poly-Si in order to prevent the process from becoming complicated. In this configuration, first, a poly-Si layer to be a channel is formed on a gate insulating film formed on a gate electrode, and an a-Si layer is formed thereon. A contact layer of an n + Si layer is formed on a-Si, and a source / drain electrode (SD electrode) is formed thereon. By adopting such a configuration of the TFT using poly-Si for the channel, the number of processes common to the TFT using a-Si for the channel increases, and the process is simplified.

特開平5−55570号公報JP-A-5-55570

「特許文献1」に記載のTFTの構成を図27に示す。図27には基板上に2種類のTFTが形成されている。右側のTFTは画素部に用いられているTFTであり、左側のTFTは駆動回路部に用いられているTFTである。右側のTFTはボトムゲートでチャネル部にa−Si層108が用いられている通常のTFTである。   The structure of the TFT described in “Patent Document 1” is shown in FIG. In FIG. 27, two types of TFTs are formed on the substrate. The right TFT is a TFT used in the pixel portion, and the left TFT is a TFT used in the drive circuit portion. The right TFT is a normal TFT having a bottom gate and an a-Si layer 108 used in the channel portion.

左側のTFTはボトムゲートで、チャネル部にはpoly−Si層107とa−Si層108が設けられている。ただし、TFTがONのときの電子は主としてpoly−Si層107を通過するので、TFTがONの時の移動度は大きく、駆動回路のTFTとして使用することが出来る。   The left TFT is a bottom gate, and a poly-Si layer 107 and an a-Si layer 108 are provided in the channel portion. However, since electrons when the TFT is ON mainly pass through the poly-Si layer 107, the mobility when the TFT is ON is large and can be used as a TFT of a driver circuit.

図27に示す構造は、チャネルがa−Siである画素部のTFTも、チャネルがpoly−Siである駆動回路部のTFTもボトムゲートの構造であり、プロセスの整合性が良いことが特徴である。しかし、従来の製造方法では、poly−Si層107とa−Si層108を別々にフォトリソグラフィによって加工する必要があるので、製造工程のコスト低減に限界があるという問題点を有している。   The structure shown in FIG. 27 is characterized in that the TFT of the pixel portion whose channel is a-Si and the TFT of the driver circuit portion whose channel is poly-Si are bottom-gate structures, and the process consistency is good. is there. However, in the conventional manufacturing method, since the poly-Si layer 107 and the a-Si layer 108 need to be processed separately by photolithography, there is a problem in that there is a limit to the cost reduction of the manufacturing process.

図28〜図34に、特にpoly−Si層107とa−Si層108部分についての従来の製造方法を示す。図27〜図33では、図を単純化して見やすくするために、ゲート電極103とゲート絶縁膜104を省略している。図28において、TFT基板101はSiNによる下地膜102で覆われている。下地膜102の上にa−Si層108をCVDによって堆積し、必要な部分のみに、固体レーザ106によってレーザ1061を照射してアニールし、a−Siをpoly−Siに変換する。   28 to 34 show a conventional manufacturing method particularly for the poly-Si layer 107 and the a-Si layer 108. In FIGS. 27 to 33, the gate electrode 103 and the gate insulating film 104 are omitted in order to simplify the drawing and make it easy to see. In FIG. 28, the TFT substrate 101 is covered with a base film 102 made of SiN. An a-Si layer 108 is deposited on the base film 102 by CVD, and only a necessary portion is annealed by irradiating a laser 1061 with a solid laser 106 to convert a-Si into poly-Si.

その後、図29に示すように、poly−Si層107の必要部分にフォトリソグラフィによってレジスト300を形成する。そして、図30に示すように、プラズマ200によってドライエッチングをしてa−Si層108および不用なpoly−Si層107を除去する。レジスト300を除去した後、図31に示すように、a−Si層108およびn+Si層109を被着する。   Thereafter, as shown in FIG. 29, a resist 300 is formed on a necessary portion of the poly-Si layer 107 by photolithography. Then, as shown in FIG. 30, the a-Si layer 108 and the unnecessary poly-Si layer 107 are removed by dry etching with plasma 200. After removing the resist 300, an a-Si layer 108 and an n + Si layer 109 are deposited as shown in FIG.

その後、図32に示すように、フォトリソグラフィによって必要な部分にレジスト300を形成し、図33に示すように、プラズマ200によってドライエッチングをすることによって、n+Si層109およびa−Si層108を連続してパターニングする。その後、レジスト300を除去すると、図34に示すように、poly−Si層107、a−Si層108、n+Si層109の積層膜が形成される。   Thereafter, as shown in FIG. 32, a resist 300 is formed in a necessary portion by photolithography, and dry etching is performed by plasma 200 as shown in FIG. 33, whereby the n + Si layer 109 and the a-Si layer 108 are continuously formed. And patterning. Thereafter, when the resist 300 is removed, a stacked film of a poly-Si layer 107, an a-Si layer 108, and an n + Si layer 109 is formed as shown in FIG.

以上のプロセスでは、poly−Si層107およびa−Si層108をパターニングするために、2回のフォトリソグラフィを必要とし、TFTおよびTFTを用いた表示装置の製造コストが嵩む。本発明の課題は、フォトリソグラフィの回数を減らすことによって製造コストの低減を図ることである。   In the above process, photolithography is required twice for patterning the poly-Si layer 107 and the a-Si layer 108, and the manufacturing cost of the TFT and the display device using the TFT increases. An object of the present invention is to reduce the manufacturing cost by reducing the number of times of photolithography.

本発明は上記課題を克服するものであり、a−Si層を堆積後、必要部分にレーザを照射し、poly−Si層に変換する。そうするとレーザを照射した部分のみpoly−Si層で、他の部分はa−Si層となっている。この状態でドライエッチングするとa−Si層のほうがpoly−Si層よりもエッチング速度が速いために、特定時間を経過すると、poly−Si層の部分のみ残留する。したがって、フォトリソグラフィのプロセスを経なくともpoly−Si層のみを残留させることが出来る。   The present invention overcomes the above-described problems, and after depositing the a-Si layer, a necessary portion is irradiated with a laser to be converted into a poly-Si layer. Then, only the portion irradiated with the laser is a poly-Si layer, and the other portion is an a-Si layer. When dry etching is performed in this state, the etching rate of the a-Si layer is faster than that of the poly-Si layer. Therefore, when a specific time elapses, only the portion of the poly-Si layer remains. Therefore, only the poly-Si layer can be left without going through a photolithography process.

本発明の他の面は、a−Si層を堆積後、必要部分に酸化雰囲気中でレーザを照射する。そうすると、a−Si層はpoly−Si層に変換されると同時に、poly−Si層の表面には酸化シリコン膜が形成される。したがって、レーザを照射した部分のみ表面に酸化シリコン膜が形成されたpoly−Si層が存在し、他の部分はa−Si層となっている。この状態でドライエッチングするとa−Si層の方が酸化シリコン膜を表面に持つpoly−Si層よりもエッチング速度が速いために、特定時間を経過すると、poly−Si層の部分のみ残留する。したがって、フォトリソグラフィのプロセスを経なくともpoly−Si層のみを残留させることが出来る。   In another aspect of the present invention, after depositing the a-Si layer, a necessary portion is irradiated with a laser in an oxidizing atmosphere. Then, the a-Si layer is converted into a poly-Si layer, and at the same time, a silicon oxide film is formed on the surface of the poly-Si layer. Therefore, there is a poly-Si layer in which a silicon oxide film is formed on the surface only in the portion irradiated with the laser, and the other portion is an a-Si layer. When dry etching is performed in this state, the a-Si layer has a higher etching rate than the poly-Si layer having a silicon oxide film on the surface, and therefore, only a portion of the poly-Si layer remains after a specific time. Therefore, only the poly-Si layer can be left without going through a photolithography process.

具体的な手段は下記のとおりである。   Specific means are as follows.

(1)画素電極と画素用TFTがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用TFTを含む駆動回路が形成され、前記画素用TFTはチャネル部がa−Si層で形成されたボトムゲート型TFTであり、前記駆動回路用TFTはボトムゲート型TFTであり、前記駆動回路用TFTは、チャネル部にpoly−Si層が形成され、前記poly−Si層を覆ってa−Si層が形成され、前記a−Si層の上にはn+Si層が形成され、前記n+Si層の上にはSD電極が形成されている表示装置の製造方法であって、前記poly−Si層は第2のa−Si層の一部をレーザ照射によって第2のpoly−Si層に変換し、前記第2のa−Si層と前記第2のpoly−Si層を同時にエッチングすることによって形成されていることを特徴とする表示装置の製造方法。   (1) A display region in which pixel electrodes and pixel TFTs are formed in a matrix and a drive circuit including a drive circuit TFT are formed around the display region, and the channel portion of the pixel TFT has an a-Si layer. The drive circuit TFT is a bottom gate TFT, and the drive circuit TFT has a poly-Si layer formed in a channel portion and covers the poly-Si layer. A method of manufacturing a display device in which an a-Si layer is formed, an n + Si layer is formed on the a-Si layer, and an SD electrode is formed on the n + Si layer. The layer is obtained by converting a part of the second a-Si layer into a second poly-Si layer by laser irradiation, and simultaneously etching the second a-Si layer and the second poly-Si layer. By Method of manufacturing a display device characterized by being formed.

(2)前記第2のa−Si層の一部をレーザ照射によって第2のpoly−Si層に変換する際、前記第2のpoly−Si層の表面に酸化膜を形成し、前記第2のa−Si層と表面に酸化膜が形成された前記第2のpoly−Si層を同時にエッチングすることによって形成されていることを特徴とする(1)に記載の表示装置の製造方法。   (2) When a part of the second a-Si layer is converted into a second poly-Si layer by laser irradiation, an oxide film is formed on the surface of the second poly-Si layer, and the second The method for manufacturing a display device according to (1), wherein the a-Si layer and the second poly-Si layer having an oxide film formed on the surface thereof are simultaneously etched.

(3)前記表示装置は液晶表示装置であることを特徴とする(1)に記載の表示装置の製造方法。   (3) The display device manufacturing method according to (1), wherein the display device is a liquid crystal display device.

(4)前記表示装置は有機EL表示装置であることを特徴とする(1)に記載の表示装置の製造方法。   (4) The method for manufacturing a display device according to (1), wherein the display device is an organic EL display device.

(5)画素電極と画素用TFTがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用TFTを含む駆動回路が形成された表示装置であって、前記画素用TFTはチャネル部がa−Si層で形成されたボトムゲート型TFTであり、前記駆動回路用TFTはボトムゲート型TFTであり、前記駆動回路用TFTは、チャネル部にpoly−Si層が形成され、前記poly−Si層を覆ってa−Si層が形成され、前記a−Si層の上にはn+Si層が形成され、前記n+Si層の上にはSD電極が形成されており、前記poly−Si層の表面はエッチングされた面であることを特徴とする表示装置。   (5) A display device in which a display area in which pixel electrodes and pixel TFTs are formed in a matrix and a drive circuit including a drive circuit TFT in the periphery of the display area are formed, the pixel TFT being a channel A bottom gate type TFT having a portion formed of an a-Si layer, the driving circuit TFT is a bottom gate type TFT, and the driving circuit TFT has a poly-Si layer formed in a channel portion; An a-Si layer is formed to cover the -Si layer, an n + Si layer is formed on the a-Si layer, an SD electrode is formed on the n + Si layer, and the poly-Si layer A display device, wherein the surface is an etched surface.

(6)前記poly−Si層の側部は前記a−Si層によって覆われていることを特徴とする(5)に記載の表示装置。   (6) The display device according to (5), wherein a side portion of the poly-Si layer is covered with the a-Si layer.

(7)前記poly−Si層は側部において、前記n+Si層と接触していることを特徴とする(5)に記載の表示装置。   (7) The display device according to (5), wherein the poly-Si layer is in contact with the n + Si layer at a side portion.

(8)前記表示装置は液晶表示装置であることを特徴とする(5)に記載の表示装置。   (8) The display device according to (5), wherein the display device is a liquid crystal display device.

(9)前記表示装置は有機EL表示装置であることを特徴とする(5)に記載の表示装置。   (9) The display device according to (5), wherein the display device is an organic EL display device.

本発明では、poly−Si層とa−Si層が積層されたボトムゲートタイプのTFTの製造工程において、poly−Si層のパターニングを、フォトリソグラフィ工程を使用せずに、レーザ照射とドライエッチングによって行うことが出来るので製造コストの低減が可能である。したがって、表示部にa−Si層をチャネルとするTFTを有し、駆動回路部にpoly−Si層をチャネルとするTFTを有する駆動回路内蔵型の表示装置の製造コストを低減することが出来る。   In the present invention, in the manufacturing process of a bottom gate type TFT in which a poly-Si layer and an a-Si layer are laminated, the poly-Si layer is patterned by laser irradiation and dry etching without using a photolithography process. Since it can be performed, the manufacturing cost can be reduced. Therefore, it is possible to reduce the manufacturing cost of a display device with a built-in driver circuit having a TFT having an a-Si layer as a channel in the display portion and a TFT having a poly-Si layer as a channel in the driver circuit portion.

実施例にしたがって、本発明の詳細な内容を開示する。   The detailed contents of the present invention will be disclosed according to the embodiments.

図1は本発明によって製造されたTFTの構成を示す断面模式図である。図1において、左側のTFTはpoly−Si層107とa−Si層108が積層された駆動回路部に使用されるTFTである。右側のTFTは画素部に使用されるTFTである。画素部のTFTのさらに右側には端子部が形成されている。図1においては、対比し易くするために駆動部TFT、画素部TFT、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。   FIG. 1 is a schematic sectional view showing the structure of a TFT manufactured according to the present invention. In FIG. 1, the left TFT is a TFT used in a drive circuit portion in which a poly-Si layer 107 and an a-Si layer 108 are stacked. The right TFT is a TFT used in the pixel portion. A terminal portion is formed on the right side of the TFT in the pixel portion. In FIG. 1, the drive unit TFT, the pixel unit TFT, and the terminal unit are shown adjacent to each other for easy comparison. However, in an actual display device, each element is formed at a distant place.

図1において、TFT基板101上には下地膜102が形成される。本実施例では下地膜102はSiN膜1層であるが、SiNおよびSiOの2層膜で形成される場合もある。下地膜102の上にはゲート電極103が形成され、ゲート電極103を覆ってゲート絶縁膜104が形成されている。図1における左側の駆動回路部用のTFTでは、ゲート絶縁膜104の上にpoly−Si層107が形成される。このpoly−Si層107がTFTのチャネル部になる。poly−Si層107の膜厚は50nm程度である。poly−Si層107を覆ってa−Si層108が形成される。a−Si層108の膜厚は150nm程度である。a−Si層108の上にはn+Si層109が形成され、n+Si層109はSD電極113とコンタクトする。 In FIG. 1, a base film 102 is formed on the TFT substrate 101. In this embodiment, the base film 102 is a single layer of SiN film, but may be formed of a two-layer film of SiN and SiO 2 . A gate electrode 103 is formed on the base film 102, and a gate insulating film 104 is formed to cover the gate electrode 103. In the TFT for the left drive circuit portion in FIG. 1, a poly-Si layer 107 is formed on the gate insulating film 104. This poly-Si layer 107 becomes the channel portion of the TFT. The film thickness of the poly-Si layer 107 is about 50 nm. An a-Si layer 108 is formed so as to cover the poly-Si layer 107. The film thickness of the a-Si layer 108 is about 150 nm. An n + Si layer 109 is formed on the a-Si layer 108, and the n + Si layer 109 is in contact with the SD electrode 113.

SD電極113はMoによるバリアメタル110、Al層111、Moによるキャップメタル112から構成されている。TFT全体をSiNによるパッシベーション膜116によって保護する。パッシベーション膜116の上には有機膜による平坦化膜117が形成され、画素電極が形成される部分を平坦化する。   The SD electrode 113 includes a barrier metal 110 made of Mo, an Al layer 111, and a cap metal 112 made of Mo. The entire TFT is protected by a passivation film 116 made of SiN. A planarizing film 117 made of an organic film is formed on the passivation film 116, and a portion where the pixel electrode is formed is planarized.

図1において、駆動回路部用のTFTの右側には画素部に使用されるTFTが記載されている。画素部のTFTはチャネル部にpoly−Si層107が形成されていない他は駆動回路部用TFTと同じ構造である。駆動回路部用のTFTは高速動作が必要なために、電子移動度の大きいpoly−Siをチャネル部に使用している。一方、画素部は駆動回路部ほどの高速動作は必要としないので、a−Siがチャネル部に用いられている。   In FIG. 1, TFTs used in the pixel portion are shown on the right side of the TFT for the driving circuit portion. The TFT in the pixel portion has the same structure as the TFT for the driver circuit portion except that the poly-Si layer 107 is not formed in the channel portion. Since the TFT for the driver circuit portion needs to operate at high speed, poly-Si having a high electron mobility is used for the channel portion. On the other hand, since the pixel portion does not need to operate as fast as the drive circuit portion, a-Si is used for the channel portion.

画素部のTFTのSD電極113は画素電極と導通しており、データ信号を画素部に供給する。すなわち、画素部TFTを覆うパッシベーション膜116および平坦化膜117による平坦化膜117にスルーホールを形成し、このスルーホールを通して画素電極とSD電極113が導通する。画素電極は透明導電膜であるITO119によって形成される。   The SD electrode 113 of the TFT in the pixel portion is electrically connected to the pixel electrode and supplies a data signal to the pixel portion. That is, a through hole is formed in the planarization film 117 formed by the passivation film 116 and the planarization film 117 covering the pixel portion TFT, and the pixel electrode and the SD electrode 113 are electrically connected through the through hole. The pixel electrode is formed of ITO 119 which is a transparent conductive film.

図1において、画素部用TFTのさらに右側には端子部が記載されている。図1における端子部配線130はゲート電極103と同層で形成される。すなわち、ゲート電極103と同じ材料でゲート電極103と同時に形成される。端子部配線130はパッシベーション膜116、および平坦化膜117によって保護されている。端子部においては、外部の回路と接続するためにパッシベーション膜および平坦化膜117に端子部コンタクトホール118が形成されている。   In FIG. 1, a terminal portion is shown on the right side of the pixel portion TFT. The terminal wiring 130 in FIG. 1 is formed in the same layer as the gate electrode 103. That is, the gate electrode 103 is formed at the same time as the gate electrode 103 with the same material. The terminal wiring 130 is protected by a passivation film 116 and a planarizing film 117. In the terminal portion, a terminal portion contact hole 118 is formed in the passivation film and the planarizing film 117 for connection to an external circuit.

端子部配線130は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線130の腐蝕を防止するために、透明導電膜であるITO119によって端子部を覆う。ITO119は金属酸化物なので、化学的に安定である。端子部のITOは画素電極のITO119と同時に形成される。   Since the terminal wiring 130 is made of metal, it is easily corroded by the external environment. In order to prevent corrosion of the terminal portion wiring 130, the terminal portion is covered with ITO 119 which is a transparent conductive film. Since ITO 119 is a metal oxide, it is chemically stable. The ITO of the terminal portion is formed simultaneously with the ITO 119 of the pixel electrode.

図2〜図12は本実施例における、図1に示す駆動回路部用TFTのPoly−Si層107およびa−Si層108の製造プロセスを示すものである。図2〜図12では、図を簡単化して見やすくするためにゲート電極103およびゲート絶縁膜104は省略されている。図2において、TFT基板101の上にはSiNからなる下地膜102が形成されている。下地膜102の上にはa−Si層108がCVDによって堆積される。   2 to 12 show the manufacturing process of the Poly-Si layer 107 and the a-Si layer 108 of the driving circuit portion TFT shown in FIG. 1 in this embodiment. 2 to 12, the gate electrode 103 and the gate insulating film 104 are omitted in order to simplify the drawing and make it easy to see. In FIG. 2, a base film 102 made of SiN is formed on the TFT substrate 101. An a-Si layer 108 is deposited on the base film 102 by CVD.

図3および図4に示すように、a−Si層108の必要な部分に固体レーザ106によって、レーザ1061を照射し、a−Si層108をpoly−Si層107に変換する。このとき、レーザ1061の照射条件によって、通常のpoly−Si層107を形成することもできるし、レーザ1061の走査方向に結晶の長く成長したいわゆるSELAXを形成することも出来る。   As shown in FIGS. 3 and 4, a necessary part of the a-Si layer 108 is irradiated with a laser 1061 by a solid-state laser 106 to convert the a-Si layer 108 into a poly-Si layer 107. At this time, a normal poly-Si layer 107 can be formed depending on the irradiation condition of the laser 1061, or so-called SELAX in which a crystal grows long in the scanning direction of the laser 1061 can be formed.

このようにして、ある部分にはpoly−Si層107が形成され、他の部分はa−Si層108のままである半導体層に対して、フッ素を含有するガスを用いて生成したプラズマ200によってドライエッチングをする。プラズマ200によってa−Si層108、poly−Si層107ともにエッチングされるが、図6に示すように、a−Si層108のほうがpoly−Si層107よりもエッチング速度が速い。   In this way, the poly-Si layer 107 is formed in a part, and the other part remains in the a-Si layer 108 by the plasma 200 generated using a gas containing fluorine. Perform dry etching. Although both the a-Si layer 108 and the poly-Si layer 107 are etched by the plasma 200, the etching rate of the a-Si layer 108 is faster than that of the poly-Si layer 107 as shown in FIG.

ドライエッチングを進め、図7に示すように、a−Si層108がエッチングによって消失すると、poly−Si層107のみが選択的に残留する。したがって、フォトリソグラフィを用いなくともpoly−Si層107をパンターニングすることが出来る。図8は本実施例のドライエッチングのように、エッチングガスに六フッ化硫黄(SF6)と酸素の混合ガスを用いてエッチングした場合のa−Si層108とpoly−Si層107のエッチング量の比較である。   When dry etching is advanced and the a-Si layer 108 disappears by etching as shown in FIG. 7, only the poly-Si layer 107 remains selectively. Therefore, the poly-Si layer 107 can be panned without using photolithography. FIG. 8 shows the etching amounts of the a-Si layer 108 and the poly-Si layer 107 when etching is performed using a mixed gas of sulfur hexafluoride (SF6) and oxygen as the etching gas as in the dry etching of this embodiment. It is a comparison.

図8において、縦軸はドライエッチングによるエッチング量、横軸はエッチング時間である。図8からわかるように、最終的に残したいpoly−Si層107の膜厚にしたがって、当初のa−Si層108の膜厚を決めておけばよい。なお、poly−Si層107の最終的な膜厚はエッチング時間によって制御される。   In FIG. 8, the vertical axis represents the etching amount by dry etching, and the horizontal axis represents the etching time. As can be seen from FIG. 8, the initial film thickness of the a-Si layer 108 may be determined according to the film thickness of the poly-Si layer 107 to be finally left. Note that the final film thickness of the poly-Si layer 107 is controlled by the etching time.

その後、図9に示すように、poly−Si層107を覆って再びa−Si層108を堆積し、その上にリンをドープしたn+Si層109を堆積する。図10に示すように、n+Si層109の上にフォトリソグラフィによってレジスト300をパターニングする。その後、図11に示すように、レジスト300をマスクとしてフッ素を含有したガスを用いて生成したプラズマ200によってドライエッチングをする。   Thereafter, as shown in FIG. 9, an a-Si layer 108 is deposited again so as to cover the poly-Si layer 107, and an n + Si layer 109 doped with phosphorus is deposited thereon. As shown in FIG. 10, a resist 300 is patterned on the n + Si layer 109 by photolithography. After that, as shown in FIG. 11, dry etching is performed with plasma 200 generated using a gas containing fluorine using resist 300 as a mask.

その後レジスト300を除去することによって、poly−Si層107、a−Si層108、n+Si層109の積層構造が形成される。その後、n+Si層109の上にバリアメタル層110、Al層111、キャップメタル層112からなるSD電極113を形成し、このSD電極113をマスクとしてチャネルエチングを行う。そしてTFT全体をパッシベーション膜116で覆い、その上を平坦化膜117で覆う。以上説明したように、本発明においては、poly−Si層107およびa−Si層108の積層構造は一回のフォトリソグラフィ工程によって形成することが出来、製造コストを低減することが出来る。   After that, by removing the resist 300, a stacked structure of the poly-Si layer 107, the a-Si layer 108, and the n + Si layer 109 is formed. Thereafter, an SD electrode 113 including a barrier metal layer 110, an Al layer 111, and a cap metal layer 112 is formed on the n + Si layer 109, and channel etching is performed using the SD electrode 113 as a mask. Then, the entire TFT is covered with a passivation film 116, and the flattening film 117 is covered thereon. As described above, in the present invention, the stacked structure of the poly-Si layer 107 and the a-Si layer 108 can be formed by a single photolithography process, and the manufacturing cost can be reduced.

図13〜図16は本実施例における、図1に示す駆動回路部用TFTのPoly−Si層107およびa−Si層108の実施例1とは異なる製造プロセスを示すものである。図13〜図16では、図を簡単化して見やすくするためにゲート電極103およびゲート絶縁膜104は省略されている。図13において、実施例1と同様、TFT基板101の上にはSiNからなる下地膜102が形成されている。図13に示すように、固体レーザ106によるレーザ1061をa−Si層108に照射することによってa−Si層108の一部をpoly−Si層107に転換する。この時、レーザ照射を酸素雰囲気中で行うことによって、poly−Si層107の表面に酸化膜1071を形成する。   FIG. 13 to FIG. 16 show a manufacturing process different from that of the first embodiment of the Poly-Si layer 107 and the a-Si layer 108 of the driving circuit portion TFT shown in FIG. In FIG. 13 to FIG. 16, the gate electrode 103 and the gate insulating film 104 are omitted in order to simplify the drawing and make it easy to see. In FIG. 13, as in the first embodiment, a base film 102 made of SiN is formed on the TFT substrate 101. As shown in FIG. 13, a part of the a-Si layer 108 is converted into a poly-Si layer 107 by irradiating the a-Si layer 108 with a laser 1061 by a solid-state laser 106. At this time, an oxide film 1071 is formed on the surface of the poly-Si layer 107 by performing laser irradiation in an oxygen atmosphere.

その後、図14に示すように、フッ素を含有したガスを用いて生成したプラズマ200によって、a−Si層108および表面に酸化膜1071が形成されたpoly−Si層107をドライエッチングする。酸化膜1071はa−Si層108に比べてエッチング速度が極端に遅いために、poly−Si層107のエッチングが開始されるタイミングが遅れる。図15は、エッチングガスに六フッ化硫黄(SF6)と酸素の混合ガスを用いた場合のa−Si層108とpoly−Si層107のエッチング速度の差を示すものである。   After that, as shown in FIG. 14, the a-Si layer 108 and the poly-Si layer 107 with the oxide film 1071 formed on the surface are dry-etched by plasma 200 generated using a gas containing fluorine. Since the oxide film 1071 has an extremely low etching rate as compared with the a-Si layer 108, the timing at which the etching of the poly-Si layer 107 is started is delayed. FIG. 15 shows a difference in etching rate between the a-Si layer 108 and the poly-Si layer 107 when a mixed gas of sulfur hexafluoride (SF6) and oxygen is used as the etching gas.

図15において、縦軸はエッチング量、横軸はエッチング時間である。図15において、poly−Si層107のエッチングはa−Si層108のエッチングよりも時間tだけ遅れて開始する。これはpoly−Si層107の表面に酸化膜1071が形成されており、この酸化膜1071がエッチングによって除去されるまで、poly−Si層107にエッチングが開始されないからである。   In FIG. 15, the vertical axis represents the etching amount, and the horizontal axis represents the etching time. In FIG. 15, the etching of the poly-Si layer 107 starts with a time t later than the etching of the a-Si layer 108. This is because an oxide film 1071 is formed on the surface of the poly-Si layer 107, and etching of the poly-Si layer 107 is not started until the oxide film 1071 is removed by etching.

図16はこのようなドライエッチングによってa−Si層108が除去されてpoly−Si層107のみが残留した状態を示す。このように、本実施例によれば、フォトリソグラフィを行わなくとも、poly−Si層107をパターニングすることが出来る。また、本実施例によれば、実施例1の場合よりもpoly−Si層107をより厚く残留させることが出来る。   FIG. 16 shows a state where the a-Si layer 108 is removed by such dry etching and only the poly-Si layer 107 remains. Thus, according to the present embodiment, the poly-Si layer 107 can be patterned without performing photolithography. Further, according to the present embodiment, the poly-Si layer 107 can be left thicker than in the case of the first embodiment.

実施例1および実施例2は図1に示す駆動回路用TFTの、特にpoly−Si層107およびa−Si層108付近の形成方法を示すものである。ところで、図1の構成は、poly−Si層107とSD電極のバリアメタル層110が直接コンタクトする構成となっている。この場合は、バリアメタル層110とpoly−Si層107との間にp−n接合が形成されていない。このために、ゲート電極103に負の電圧を印加してTFTをOFFさせようとしたときに、逆電流が流れ、TFTがOFFしない現象が観察されることがある。   Example 1 and Example 2 show a method of forming the TFT for the drive circuit shown in FIG. 1, particularly in the vicinity of the poly-Si layer 107 and the a-Si layer 108. Incidentally, the configuration of FIG. 1 is a configuration in which the poly-Si layer 107 and the barrier metal layer 110 of the SD electrode are in direct contact. In this case, no pn junction is formed between the barrier metal layer 110 and the poly-Si layer 107. For this reason, when a negative voltage is applied to the gate electrode 103 to turn off the TFT, a reverse current flows and a phenomenon in which the TFT does not turn off may be observed.

これは次のように考えられる。すなわち、ゲート電極103に負の電圧を印加するとチャネルであるpoly−Si層107に正電荷であるホールが誘起される。このホールがドレイン電圧によって流れようとしても、p−n接合が存在すれば、p−n接合によってブロックされ、流れることが出来ない。しかし、poly−Si層107とバリアメタル層110との間のように、p−n接合が形成されていないとホールはpoly−Si層107からバリアメタル層110に向かって流れ、大きなリーク電流が流れてTFTがOFFしなくなる。   This is considered as follows. That is, when a negative voltage is applied to the gate electrode 103, positive holes are induced in the poly-Si layer 107 which is a channel. Even if this hole tries to flow due to the drain voltage, if a pn junction exists, the hole is blocked by the pn junction and cannot flow. However, if a pn junction is not formed as between the poly-Si layer 107 and the barrier metal layer 110, holes flow from the poly-Si layer 107 toward the barrier metal layer 110, and a large leakage current is generated. It will flow and the TFT will not turn off.

図17はこの現象を防止し、リーク電流を小さく抑える構成を示す。図17において、左側の駆動回路用TFTの構成の他は図1と同様である。17の駆動用TFTにおいて、poly−Si層107はその上部のみでなく、側部もa−Si層108によって覆われている。このような構成で、ゲート電圧に負の電圧を印加した場合、チャネルであるpoly−Si層107には正電荷であるホールが誘起する。ドレイン電圧によってホールが移動しようとした場合、ホールはa−Si層108を通過しなければならない。ところが、a−Si層108にはホールはほとんど存在することが出来ないために、チャネル層に誘起したホールはSD電極のバリアメタル層110に到達することが出来ない。したがって、TFTのリーク電流は小さくおさえられ、TFTをOFFさせることが出来る。   FIG. 17 shows a configuration that prevents this phenomenon and suppresses the leakage current. 17 is the same as FIG. 1 except for the configuration of the left drive circuit TFT. In the 17 driving TFTs, the poly-Si layer 107 is covered not only by the upper portion but also by the a-Si layer 108. In such a configuration, when a negative voltage is applied to the gate voltage, positive charge holes are induced in the poly-Si layer 107 which is a channel. When holes are about to move due to the drain voltage, the holes must pass through the a-Si layer 108. However, since almost no holes can exist in the a-Si layer 108, holes induced in the channel layer cannot reach the barrier metal layer 110 of the SD electrode. Accordingly, the leakage current of the TFT is kept small, and the TFT can be turned off.

図17のような構成のTFTも本発明のプロセスによって製造することが出来る。図18〜図20は本発明によって図17のTFTを製造する場合のプロセス図である。図18〜図20では、図を簡単化して見やすくするためにゲート電極103およびゲート絶縁膜104は省略されている。図18において、実施例1または実施例2の方法によってpoly−Si層107が島状に形成されている。   A TFT configured as shown in FIG. 17 can also be manufactured by the process of the present invention. 18 to 20 are process diagrams in the case of manufacturing the TFT of FIG. 17 according to the present invention. 18 to 20, the gate electrode 103 and the gate insulating film 104 are omitted in order to simplify the drawing and make it easy to see. In FIG. 18, the poly-Si layer 107 is formed in an island shape by the method of Example 1 or Example 2.

poly−Si層107を覆って、a−Si層108をCVDによって堆積し、その上にn+Si層109を堆積する。その後、図18に示すように、poly−Si層107よりも大きな面積のレジスト300をフォトリソグラフィによってパターニングする。その後、図19に示すように、フッ素ガスを含有したガスによって生成したプラズマ200によってドライエッチングする。エッチング後、レジスト300を除去することによって図20に示すように、poly−Si層107の上部および側部をa−Si層108で覆った構成を得ることが出来る。また、この方法によれば、n+Si層109をa−Si層108の上方に形成することが出来る。   Covering the poly-Si layer 107, an a-Si layer 108 is deposited by CVD, and an n + Si layer 109 is deposited thereon. Thereafter, as shown in FIG. 18, a resist 300 having a larger area than the poly-Si layer 107 is patterned by photolithography. Thereafter, as shown in FIG. 19, dry etching is performed by plasma 200 generated by a gas containing fluorine gas. After etching, the resist 300 is removed to obtain a configuration in which the upper and side portions of the poly-Si layer 107 are covered with the a-Si layer 108 as shown in FIG. Further, according to this method, the n + Si layer 109 can be formed above the a-Si layer 108.

このように、本実施例によれば、一回のフォトリソグラフィによって、poly−Si層107、a−Si層108、n+Si層109のパターニングを行うことが出来る。本実施例によれば、リーク電流の小さい、poly−Si層107とa−Si層108とが積層されたボトムゲートのTFTを、製造コストを抑えて実現することが出来る。   Thus, according to the present embodiment, the poly-Si layer 107, the a-Si layer 108, and the n + Si layer 109 can be patterned by one photolithography. According to this embodiment, a bottom-gate TFT in which the poly-Si layer 107 and the a-Si layer 108 are stacked with a small leakage current can be realized at a low manufacturing cost.

図21は実施例3で述べた、poly−Si層107とSD電極のバリアメタル層110が接触することによってリーク電流が増大し、TFTがOFFしなくなる現象を対策する他の方法である。図21において、左側の駆動回路用TFTの構成の他は図1と同様である。図21の駆動用TFTにおいて、図1と異なるところは、n+Si層109がa−Si層108の上のみでなく、a−Si層108の側部、poly−Si層107の側部にも形成されていることである。したがって、poly−Si層107とSD電極のバリアメタル層110とは直接接触していない。   FIG. 21 shows another method for dealing with the phenomenon described in the third embodiment in which the leakage current increases due to the contact between the poly-Si layer 107 and the barrier metal layer 110 of the SD electrode, and the TFT does not turn off. 21 is the same as FIG. 1 except for the configuration of the left drive circuit TFT. 21 is different from FIG. 1 in that the n + Si layer 109 is formed not only on the a-Si layer 108 but also on the side of the a-Si layer 108 and on the side of the poly-Si layer 107. It has been done. Therefore, the poly-Si layer 107 and the barrier metal layer 110 of the SD electrode are not in direct contact.

poly−Si層107の側部では、poly−Si層107とn+Si層109が接触しているが、この部分にはp−n接合が形成されている。この場合、ゲート電極103に負の電圧を印加してpoly−Si層107に正電荷であるホールが誘起されたとする。このホールがドレイン電圧によってSD電極のバリアメタル層110に移動しようとしてもpoly−Si層107とn+Si層109との間に形成された空乏層にブロックされてSD電極113に到達することが出来ない。したがって、リーク電流は抑えられ、TFTをOFFさせることが出来る。   The poly-Si layer 107 and the n + Si layer 109 are in contact with each other on the side of the poly-Si layer 107, and a pn junction is formed in this portion. In this case, it is assumed that a positive voltage is applied to the gate electrode 103 and a positive hole is induced in the poly-Si layer 107. Even if this hole tries to move to the barrier metal layer 110 of the SD electrode due to the drain voltage, it cannot be reached by the depletion layer formed between the poly-Si layer 107 and the n + Si layer 109 and reach the SD electrode 113. . Therefore, the leakage current is suppressed and the TFT can be turned off.

図21のような構成のTFTも本発明のプロセスによって製造することが出来る。図22〜図26は本発明によって図21のTFTを製造する場合のプロセス図である。図22〜図26では、図を簡単化して見やすくするためにゲート電極103およびゲート絶縁膜104は省略されている。図22において、実施例1または実施例2の方法によってpoly−Si層107が島状に形成されている。島状のpoly−Si層107の上にa−Si層108がCVDによって堆積されている。   A TFT configured as shown in FIG. 21 can also be manufactured by the process of the present invention. 22 to 26 are process diagrams for manufacturing the TFT of FIG. 21 according to the present invention. 22 to 26, the gate electrode 103 and the gate insulating film 104 are omitted in order to simplify the drawing and make it easy to see. In FIG. 22, a poly-Si layer 107 is formed in an island shape by the method of Example 1 or Example 2. An a-Si layer 108 is deposited on the island-shaped poly-Si layer 107 by CVD.

図23に示すように、a−Si層108の上に、フォトリソグラフィによってレジスト300をパターニングする。その後、図24に示すように、フッ素ガスを含有したガスによって生成したプラズマ200によってドライエッチングする。エッチング後、レジスト300を除去したあと、図25に示すように、a−Si層108の上部のみでなく、a−Si層108の側部およびpoly−Si層107の側部を含む全面にn+Si層109を被着する。その後、その後、バリアメタル層110、Al層111、キャップメタル層112を成膜し、パターニングすることによってSD電極113を形成する。   As shown in FIG. 23, a resist 300 is patterned on the a-Si layer 108 by photolithography. Thereafter, as shown in FIG. 24, dry etching is performed by plasma 200 generated by a gas containing fluorine gas. After the etching, after removing the resist 300, as shown in FIG. 25, not only the upper part of the a-Si layer 108 but also the entire surface including the side part of the a-Si layer 108 and the side part of the poly-Si layer 107 is n + Si. Layer 109 is deposited. Thereafter, a barrier metal layer 110, an Al layer 111, and a cap metal layer 112 are formed and patterned to form the SD electrode 113.

SD電極113をマスクとして、n+Si層109をドライエッチングすると図26に示すように、SD電極113の下部にn+Si層109が形成される。n+Si層109はpoly−Si層107の側部においても形成されるために、poly−Si層107とn+Si層109とでp−n接合を形成することが出来る。このp−n接合によって、ホールはブロックされ、リーク電流を抑制することが出来る。   When the n + Si layer 109 is dry-etched using the SD electrode 113 as a mask, an n + Si layer 109 is formed below the SD electrode 113 as shown in FIG. Since the n + Si layer 109 is also formed on the side portion of the poly-Si layer 107, a pn junction can be formed by the poly-Si layer 107 and the n + Si layer 109. By this pn junction, holes are blocked and leakage current can be suppressed.

以上のように、本実施例によって、一回のフォトリソグラフィによって、poly−Si層107、a−Si層108のパターニングを行うことが出来る。そして、本実施例によれば、リーク電流の小さい、poly−Si層107とa−Si層108とが積層されたボトムゲートのTFTを、製造コストを抑えて実現することが出来る。   As described above, according to this embodiment, the poly-Si layer 107 and the a-Si layer 108 can be patterned by one photolithography. According to this embodiment, a bottom gate TFT in which the poly-Si layer 107 and the a-Si layer 108 are stacked with a small leakage current can be realized at a low manufacturing cost.

以上は液晶表示装置を例にとって説明した。しかし、表示領域の画素用TFTと表示領域の周辺に形成された駆動回路用のTFTをボトムゲートで製作することによってプロセスを簡略化して、駆動回路を内蔵した表示装置を実現したいという要求は液晶表示装置に限らない。例えば、有機EL表示装置でも画素部のTFTと周辺回路部のTFTをボトムゲートで製造することによってTFTの製造プロセスを簡略化することが出来る。そして、駆動回路用TFTに対して本発明を適用することが出来ることは言うまでもない。   The liquid crystal display device has been described above as an example. However, the demand for realizing a display device with a built-in drive circuit by simplifying the process by manufacturing a TFT for a pixel in the display area and a TFT for a drive circuit formed around the display area with a bottom gate is a liquid crystal display. It is not limited to a display device. For example, even in an organic EL display device, a TFT manufacturing process can be simplified by manufacturing a TFT in a pixel portion and a TFT in a peripheral circuit portion with a bottom gate. Needless to say, the present invention can be applied to TFTs for driving circuits.

ここで、有機EL表示装置では液晶表示装置の場合の画素電極に対応するものとして、複数層から成る有機EL層が対応し、有機EL層を駆動するためのTFTは画素部に複数形成されている。この画素部のTFTをa−Si層108をチャネルとしたTFTによって形成することが出来る。一方、表示領域の周辺に形成された駆動回路用のTFTに対しては、実施例1から実施例4に説明したような、チャネル部にpoly−Si層107を用いるボトムゲート型のTFTを用いることが出来る。   Here, in the organic EL display device, a plurality of organic EL layers correspond to the pixel electrodes in the case of a liquid crystal display device, and a plurality of TFTs for driving the organic EL layer are formed in the pixel portion. Yes. The TFT of this pixel portion can be formed by a TFT using the a-Si layer 108 as a channel. On the other hand, for the TFT for the driver circuit formed in the periphery of the display region, a bottom gate type TFT using the poly-Si layer 107 in the channel portion as described in the first to fourth embodiments is used. I can do it.

実施例1の表示装置の断面図である。3 is a cross-sectional view of the display device of Example 1. FIG. poly−Siに変換前のa−Siを被着した断面図である。It is sectional drawing which applied a-Si before conversion to poly-Si. a−Si層にレーザ照射をしている模式図である。It is a schematic diagram which is irradiating the laser to an a-Si layer. a−Si層にレーザ照射をしている他の模式図である。It is another schematic diagram which is irradiating the a-Si layer with a laser. 半導体層をドライエッチングする模式図である。It is a schematic diagram which dry-etches a semiconductor layer. ドライエッチングが進行している模式図である。It is a schematic diagram in which dry etching is progressing. ドライエッチングが終了した図である。It is the figure which dry etching ended. a−Si層とpoly−Si層のエッチング時間の比較図である。It is a comparison figure of the etching time of an a-Si layer and a poly-Si layer. a−Si層とn+Si層を被着した図である。It is the figure which adhered the a-Si layer and the n + Si layer. n+Si層にレジストを形成した図である。It is the figure which formed the resist in the n + Si layer. ドライエッチングによってパターニングをした模式図である。It is the schematic diagram patterned by dry etching. レジストを除去した図である。It is the figure which removed the resist. 実施例2によるa−Siをpoly−Siに変換する模式図である。It is a schematic diagram which converts a-Si by Example 2 into poly-Si. 実施例2による半導体層のエッチングの模式図である。6 is a schematic diagram of etching of a semiconductor layer according to Example 2. FIG. a−Si層とpoly−Si層のエッチング時間の比較図である。It is a comparison figure of the etching time of an a-Si layer and a poly-Si layer. 実施例2によって形成されたpoly−Si層である。3 is a poly-Si layer formed according to Example 2. FIG. 実施例3の表示装置の断面図である。6 is a cross-sectional view of a display device according to Example 3. FIG. 実施例3のa−Si層のレジストのパターニングである。FIG. 6 is a resist patterning of an a-Si layer in Example 3. FIG. 実施例3のa−Si層のドライエッチングの模式図である。6 is a schematic diagram of dry etching of an a-Si layer in Example 3. FIG. 実施例3のa−Si層のパターニング終了図である。It is the completion | finish figure of patterning of the a-Si layer of Example 3. 実施例4の表示装置の断面図である。6 is a cross-sectional view of a display device of Example 4. FIG. poly−Si層にa−Si層を被着した図である。It is the figure which adhered the a-Si layer to the poly-Si layer. a−Si層上にレジストを形成した図である。It is the figure which formed the resist on the a-Si layer. a−Si層をエッチングした模式図である。It is the schematic diagram which etched the a-Si layer. a−Si層とpoly−Si層にn+Si層を被着した図である。It is the figure which adhered the n + Si layer to the a-Si layer and the poly-Si layer. n+Si層の上にSD電極を形成した図である。It is the figure which formed the SD electrode on the n + Si layer. 従来例による製造方法によるTFTの断面図である。It is sectional drawing of TFT by the manufacturing method by a prior art example. 従来プロセスによるpoly−Si層形成の例である。It is an example of poly-Si layer formation by a conventional process. 図28に続く工程である。It is a process following FIG. 図29に続く工程である。It is a process following FIG. 図30に続く工程である。It is a process following FIG. 図31に続く工程である。It is a process following FIG. 図32に続く工程である。It is a process following FIG. 図33に続く工程である。It is a process following FIG.

符号の説明Explanation of symbols

101…TFT基板、 102…下地膜、 103…ゲート電極、 104…ゲート絶縁膜、 106…固体レーザ、 107…poly−Si層、 108…a−Si層、 109…n+Si層、 110…バリアメタル層、 111…Al層、 112…キャップメタル層、 113…SD電極、 116…パッシベーション膜、 117…平坦化膜、 118…端子部コンタクトホール、 119…ITO、 130…端子部配線、 200…プラズマ、 300…レジスト、 1061…レーザ、 1071…酸化膜。   DESCRIPTION OF SYMBOLS 101 ... TFT substrate, 102 ... Base film, 103 ... Gate electrode, 104 ... Gate insulating film, 106 ... Solid laser, 107 ... Poly-Si layer, 108 ... a-Si layer, 109 ... n + Si layer, 110 ... Barrier metal layer 111 ... Al layer, 112 ... cap metal layer, 113 ... SD electrode, 116 ... passivation film, 117 ... flattening film, 118 ... contact hole for terminal part, 119 ... ITO, 130 ... wiring for terminal part, 200 ... plasma, 300 ... resist, 1061 ... laser, 1071 ... oxide film.

Claims (9)

画素電極と画素用TFTがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用TFTを含む駆動回路が形成され、
前記画素用TFTはチャネル部がa−Si層で形成されたボトムゲート型TFTであり、
前記駆動回路用TFTはボトムゲート型TFTであり、前記駆動回路用TFTは、チャネル部にpoly−Si層が形成され、前記poly−Si層を覆ってa−Si層が形成され、前記a−Si層の上にはn+Si層が形成され、前記n+Si層の上にはソース電極およびドレイン電極が形成されている表示装置の製造方法であって、
前記poly−Si層は第2のa−Si層の一部をレーザ照射によって第2のpoly−Si層に変換し、前記第2のa−Si層と前記第2のpoly−Si層を同時にエッチングすることによって形成されていることを特徴とする表示装置の製造方法。
A display area in which pixel electrodes and pixel TFTs are formed in a matrix, and a drive circuit including drive circuit TFTs around the display area are formed.
The pixel TFT is a bottom gate type TFT having a channel portion formed of an a-Si layer,
The driving circuit TFT is a bottom gate TFT, and the driving circuit TFT has a poly-Si layer formed in a channel portion, an a-Si layer is formed to cover the poly-Si layer, and the a- An n + Si layer is formed on a Si layer, and a source electrode and a drain electrode are formed on the n + Si layer.
The poly-Si layer converts a part of the second a-Si layer into a second poly-Si layer by laser irradiation, and the second a-Si layer and the second poly-Si layer are simultaneously formed. A method for manufacturing a display device, characterized by being formed by etching.
前記第2のa−Si層の一部をレーザ照射によって第2のpoly−Si層に変換する際、前記第2のpoly−Si層の表面に酸化膜を形成し、前記第2のa−Si層と表面に酸化膜が形成された前記第2のpoly−Si層を同時にエッチングすることによって形成されていることを特徴とする請求項1に記載の表示装置の製造方法。   When a part of the second a-Si layer is converted into a second poly-Si layer by laser irradiation, an oxide film is formed on the surface of the second poly-Si layer, and the second a-Si layer is formed. 2. The method for manufacturing a display device according to claim 1, wherein the Si layer and the second poly-Si layer having an oxide film formed on the surface thereof are simultaneously etched. 前記表示装置は液晶表示装置であることを特徴とする請求項1に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 1, wherein the display device is a liquid crystal display device. 前記表示装置は有機EL表示装置であることを特徴とする請求項1に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 1, wherein the display device is an organic EL display device. 画素電極と画素用TFTがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用TFTを含む駆動回路が形成された表示装置であって、
前記画素用TFTはチャネル部がa−Si層で形成されたボトムゲート型TFTであり、
前記駆動回路用TFTはボトムゲート型TFTであり、前記駆動回路用TFTは、チャネル部にpoly−Si層が形成され、前記poly−Si層を覆ってa−Si層が形成され、前記a−Si層の上にはn+Si層が形成され、前記n+Si層の上にはソース電極およびドレイン電極が形成されており、
前記poly−Si層の表面はエッチングされた面であることを特徴とする表示装置。
A display device in which a pixel electrode and a pixel TFT are formed in a matrix, and a drive circuit including a drive circuit TFT is formed around the display region,
The pixel TFT is a bottom gate type TFT having a channel portion formed of an a-Si layer,
The driving circuit TFT is a bottom gate TFT, and the driving circuit TFT has a poly-Si layer formed in a channel portion, an a-Si layer is formed to cover the poly-Si layer, and the a- An n + Si layer is formed on the Si layer, and a source electrode and a drain electrode are formed on the n + Si layer,
The display device, wherein the surface of the poly-Si layer is an etched surface.
前記poly−Si層の側部は前記a−Si層によって覆われていることを特徴とする請求項5に記載の表示装置。   The display device according to claim 5, wherein a side portion of the poly-Si layer is covered with the a-Si layer. 前記poly−Si層は側部において、前記n+Si層と接触していることを特徴とする請求項5に記載の表示装置。   The display device according to claim 5, wherein the poly-Si layer is in contact with the n + Si layer at a side portion. 前記表示装置は液晶表示装置であることを特徴とする請求項5に記載の表示装置。   The display device according to claim 5, wherein the display device is a liquid crystal display device. 前記表示装置は有機EL表示装置であることを特徴とする請求項5に記載の表示装置。   The display device according to claim 5, wherein the display device is an organic EL display device.
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