JP5243310B2

JP5243310B2 - Liquid crystal display panel and manufacturing method thereof

Info

Publication number: JP5243310B2
Application number: JP2009054561A
Authority: JP
Inventors: 聡石田
Original assignee: 株式会社ジャパンディスプレイウェスト
Priority date: 2009-03-09
Filing date: 2009-03-09
Publication date: 2013-07-24
Anticipated expiration: 2029-03-09
Also published as: JP2010210732A

Description

本発明は、スイッチング素子としてトップゲート式の薄膜トランジスター（ＴＦＴ：Th
in Film Transistor）とこれを迷光等から遮光するための遮光膜とが設けられた液晶表示
パネル及びその製造方法に関する。詳しくは、本発明は、遮光膜の材料としてモリブデン
（Ｍｏ）を採用すると共に、遮光膜と上層配線との電気的接続を図るために遮光膜を被覆
する絶縁層にドライエッチング法によってコンタクトホールを設ける際、オーバーエッチ
ングによる遮光膜の消失を抑制するようにした液晶表示パネル及びその製造方法に関する
。 The present invention provides a top gate type thin film transistor (TFT: Th) as a switching element.
In Film Transistor) and a liquid crystal display panel provided with a light-shielding film for shielding this from stray light and the like, and a method for manufacturing the same. Specifically, the present invention employs molybdenum (Mo) as a material of the light shielding film, and in order to electrically connect the light shielding film and the upper layer wiring, a contact hole is formed on the insulating layer covering the light shielding film by a dry etching method. The present invention relates to a liquid crystal display panel that suppresses disappearance of a light-shielding film due to overetching and a method for manufacturing the same.

液晶表示パネルの画素駆動用スイッチング素子としてのＴＦＴは、半導体層としてアモ
ルファスシリコン（以下、「ａ−Ｓｉ」という。）を用いたものと、ポリシリコン（以下
、「ｐ−Ｓｉ」という。）を用いたものとが知られている。また、ｐ−Ｓｉを用いたＴＦ
Ｔには、高温下で製造されるものと、低温下で製造されるものとがある。 TFTs as switching elements for driving pixels of a liquid crystal display panel include those using amorphous silicon (hereinafter referred to as “a-Si”) as a semiconductor layer and polysilicon (hereinafter referred to as “p-Si”). The one used is known. Also, TF using p-Si
There are T manufactured at a high temperature and T manufactured at a low temperature.

低温下で製造されたｐ−Ｓｉを用いたＴＦＴ（以下、「ＬＴＰＳ−ＴＦＴ」という。下
記特許文献１参照。）は、透明ガラス基板上に成膜したアモルファスシリコンをエキシマ
レーザーアニール（ＥＬＡ）等により多結晶化（ｐ−Ｓｉ化）して製造されるものである
。このＬＴＰＳ−ＴＦＴは、４００℃〜６００℃という低温下で製造できるので、ガラス
基板上に液晶を駆動するためのドライバー回路等を同時に作り込めるため、狭額縁化が可
能であり、しかもｐ−Ｓｉがａ−Ｓｉに比してキャリア移動度が高いという性質を有する
ので、小型化を図りつつ高応答速度、高解像度、高輝度の画質が得られるというメリット
を有する。 A TFT using p-Si manufactured at a low temperature (hereinafter referred to as “LTPS-TFT”, see Patent Document 1 below) is an excimer laser anneal (ELA) or the like made of amorphous silicon formed on a transparent glass substrate. Is produced by polycrystallization (p-Si). Since this LTPS-TFT can be manufactured at a low temperature of 400 ° C. to 600 ° C., a driver circuit for driving a liquid crystal can be formed on a glass substrate at the same time, so that the frame can be narrowed and p-Si Has a property that carrier mobility is higher than that of a-Si, and thus has an advantage that image quality with high response speed, high resolution and high luminance can be obtained while downsizing.

大型液晶表示パネルには半導体層の製造容易性等からもっぱらａ−Ｓｉが採用されるが
、液晶プロジェクタや車載用ヘッドアップディスプレイ（ＨＵＤ：Head Up display）等
の小型の液晶表示パネルには、上述のような理由から、ＬＴＰＳ−ＴＦＴが多く採用され
ている。 Although a-Si is exclusively used for large liquid crystal display panels due to the ease of manufacturing of semiconductor layers, small liquid crystal display panels such as liquid crystal projectors and in-vehicle head up displays (HUDs) have the above-mentioned features. For this reason, LTPS-TFTs are often used.

ＬＴＰＳ−ＴＦＴは、その構造からトップゲート型とボトムゲート型とに大別されるが
、半導体層への不純物注入によるソース・ドレイン領域の自己整合が容易である等の理由
から、トップゲート型のものが主流となっている。このようなトップゲート型のＬＴＰＳ
−ＴＦＴを液晶表示パネルのスイッチング素子として採用した場合には、バックライト光
や逆入射される太陽光等の迷光により半導体層の光電変換作用が促されて漏れ電流が発生
するため、回路誤動作や表示異常を発生しやすいことが知られている。このため、特に液
晶プロジェクタやＨＵＤ等のように強照度のライトバルブ等が用いられる装置に適用され
る場合には、通常、半導体層の下層の透明基板側に、金属薄膜からなる遮光膜が設けられ
る。かかる遮光膜の必要性は、スイッチング素子としてトップゲート型のａ−Ｓｉ−ＴＦ
Ｔを採用した場合も同様である。 The LTPS-TFT is roughly classified into a top gate type and a bottom gate type because of its structure. For reasons such as easy self-alignment of the source / drain regions by impurity implantation into the semiconductor layer, the top gate type is used. Things have become mainstream. Such a top gate type LTPS
-When the TFT is used as a switching element of a liquid crystal display panel, the photoelectric conversion action of the semiconductor layer is promoted by stray light such as backlight light or back-entered sunlight, and leakage current is generated. It is known that display abnormality is likely to occur. For this reason, particularly when applied to a device using a light valve with high illuminance such as a liquid crystal projector or HUD, a light shielding film made of a metal thin film is usually provided on the transparent substrate side below the semiconductor layer. It is done. The necessity of such a light shielding film is that a top gate type a-Si-TF is used as a switching element.
The same applies when T is adopted.

ここで従来のＬＴＰＳ−ＴＦＴを用いた液晶表示パネルの例を図７を用いて説明する。
なお、図７Ａは第１の従来例のＬＴＰＳ−ＴＦＴを用いた液晶表示パネルのアレイ基板の
１サブ画素分の表示領域と周縁領域の概略断面図であり、図７Ｂは同じく第２の従来例に
おける概略断面図である。なお、図７Ａ及び図７Ｂにおいては、同一の構成部分には同一
の参照符号を付与して説明することとする。 Here, an example of a liquid crystal display panel using a conventional LTPS-TFT will be described with reference to FIG.
FIG. 7A is a schematic cross-sectional view of a display area and a peripheral area of one subpixel of an array substrate of a liquid crystal display panel using the LTPS-TFT of the first conventional example, and FIG. 7B is a second conventional example. FIG. In FIG. 7A and FIG. 7B, the same components will be described with the same reference numerals.

従来例の液晶表示パネル１００Ａないし１００Ｂのアレイ基板は、透明基板１０１と、
透明基板１０１の表面において表示領域の全ＬＴＰＳ−ＴＦＴの直下に形成された遮光膜
１０２と、遮光膜１０２及び透明基板１０１の露出された表面を被覆するバッファ絶縁膜
１０３と、このバッファ絶縁膜１０３の表面に形成されたＬＴＰＳ−ＴＦＴを構成する半
導体層１０４と、この半導体層１０４及びバッファ絶縁膜１０３の表面を被覆するゲート
絶縁膜１０５と、このゲート絶縁膜１０５の表面に形成されたＬＴＰＳ−ＴＦＴを構成す
る一対のゲート電極Ｇと、ＬＴＰＳ−ＴＦＴにより駆動される画素電極１０６と、を有し
ている。 The array substrate of the conventional liquid crystal display panels 100A to 100B includes a transparent substrate 101,
A light shielding film 102 formed immediately below all LTPS-TFTs in the display region on the surface of the transparent substrate 101, a buffer insulating film 103 covering the light shielding film 102 and the exposed surface of the transparent substrate 101, and the buffer insulating film 103 The semiconductor layer 104 constituting the LTPS-TFT formed on the surface of the semiconductor layer 104, the gate insulating film 105 covering the surfaces of the semiconductor layer 104 and the buffer insulating film 103, and the LTPS- formed on the surface of the gate insulating film 105 It has a pair of gate electrodes G constituting a TFT and a pixel electrode 106 driven by an LTPS-TFT.

一対のゲート電極Ｇ及び露出しているゲート絶縁膜１０５の表面は層間絶縁膜１０７で
被覆されており、この層間絶縁膜１０７及びゲート絶縁膜１０５には、半導体層１０４の
ソース領域及びドレイン領域を露出させるコンタクトホール１０８及び１０９が形成され
ている。このコンタクトホール１０８を経て半導体層１０４のソース領域と接続された導
電部材がソース電極Ｓを構成し、コンタクトホール１０９を経て半導体層１０４のドレイ
ン領域と接続された導電部材がドレイン電極Ｄを構成している。また、ソース電極Ｓは信
号線（図示省略）と、ドレイン電極Ｄは画素電極１０６とそれぞれ電気的に接続されてい
る。 The surface of the pair of gate electrodes G and the exposed gate insulating film 105 is covered with an interlayer insulating film 107, and the interlayer insulating film 107 and the gate insulating film 105 include a source region and a drain region of the semiconductor layer 104. Contact holes 108 and 109 to be exposed are formed. A conductive member connected to the source region of the semiconductor layer 104 via the contact hole 108 constitutes the source electrode S, and a conductive member connected to the drain region of the semiconductor layer 104 via the contact hole 109 constitutes the drain electrode D. ing. The source electrode S is electrically connected to a signal line (not shown), and the drain electrode D is electrically connected to the pixel electrode 106.

ソース電極Ｓ、ドレイン電極Ｄ及び層間絶縁膜１０７の表面は更にパッシベーション膜
１１２で被覆され、このパッシベーション膜１１２は更に例えば感光性樹脂等からなる平
坦化膜１１３で覆われている。画素電極１０６は、平坦化膜１１３の表面に形成されると
共に、平坦化膜１１３及びパッシベーション膜１１２に形成されたコンタクトホール１１
４を経てドレイン電極Ｄとの電気的接続が図られている。なお、符号１１５は、ゲート電
極Ｇと同層に形成された補助容量線１１５である。 The surfaces of the source electrode S, the drain electrode D, and the interlayer insulating film 107 are further covered with a passivation film 112, and the passivation film 112 is further covered with a planarizing film 113 made of, for example, a photosensitive resin. The pixel electrode 106 is formed on the surface of the planarization film 113 and the contact hole 11 formed in the planarization film 113 and the passivation film 112.
4 is electrically connected to the drain electrode D. Reference numeral 115 denotes an auxiliary capacitance line 115 formed in the same layer as the gate electrode G.

そして、遮光膜１０２は、周縁領域において、信号線と同層に同時に形成された引き回
し配線１１６との電気的接続が図られており、これにより遮光膜１０２への帯電防止が図
られている。かかる電気的接続は、引き回し配線１１６をバッファ絶縁膜１０３、ゲート
絶縁膜１０５及び層間絶縁膜１０７を貫通するように設けられたコンタクトホール１１７
を経て遮光膜１０２と電気的に接続することによって行われている。このコンタクトホー
ル１１７は、ソース電極Ｓ及びドレイン電極Ｄが形成されるコンタクトホール１０８及び
１０９と同一のドライエッチング処理により形成される。なお、ウェットエッチングより
もドライエッチングが採用されるのは、液晶表示パネル１００の高精細化が要求されるた
めである。 In the peripheral region, the light shielding film 102 is electrically connected to the routing wiring 116 formed simultaneously in the same layer as the signal line, thereby preventing the light shielding film 102 from being charged. Such electrical connection is achieved by a contact hole 117 provided so that the lead wiring 116 penetrates the buffer insulating film 103, the gate insulating film 105, and the interlayer insulating film 107.
This is performed by being electrically connected to the light shielding film 102 through the above. The contact hole 117 is formed by the same dry etching process as the contact holes 108 and 109 in which the source electrode S and the drain electrode D are formed. The reason why dry etching is adopted rather than wet etching is that high definition of the liquid crystal display panel 100 is required.

従来のバッファ絶縁膜１０３、ゲート絶縁膜１０５及び層間絶縁膜１０７を貫通するコ
ンタクトホール１１７の形成方法には２通りが知られている。第１の従来例のエッチング
方法は、図７Ａに示す第１の従来例の液晶表示パネル１００Ａで採用されているように、
コンタクトホール１１７を上記コンタクトホール１０８及び１０９と同時に１工程で形成
する方法である。 There are two known methods for forming the contact hole 117 that penetrates the buffer insulating film 103, the gate insulating film 105, and the interlayer insulating film 107. The etching method of the first conventional example is adopted in the liquid crystal display panel 100A of the first conventional example shown in FIG.
In this method, the contact hole 117 is formed simultaneously with the contact holes 108 and 109 in one step.

第２の従来例のエッチング方法は、図７Ｂに示す第２の従来例の液晶表示パネル１００
Ｂで採用されているように、まず、第１工程で層間絶縁膜１０７及びゲート絶縁膜１０５
を貫通する第１コンタクトホール１１７Ａを上記コンタクトホール１０８及び１０９と同
時に形成し、これに引き続いて、第２工程でバッファ絶縁膜１０３を貫通する第１コンタ
クトホール１１７Ａよりも小径の第２コンタクトホール１１７Ｂを形成するものである。 The second conventional etching method is a liquid crystal display panel 100 of the second conventional example shown in FIG. 7B.
As employed in B, first, in the first step, the interlayer insulating film 107 and the gate insulating film 105
A first contact hole 117A penetrating through the buffer insulating film 103 is formed simultaneously with the contact holes 108 and 109, and subsequently, a second contact hole 117B having a smaller diameter than the first contact hole 117A penetrating through the buffer insulating film 103 in the second step. Is formed.

なお、このような従来の液晶表示パネル１００Ａ及び１００Ｂにおいては、バッファ絶
縁膜１０３の膜厚は約３０００〜５０００Å、ゲート絶縁膜１０５の膜厚は約１０００〜
１５００Åとされ、更に、層間絶縁膜１０７の膜厚は約６０００〜７０００Åとされる。
このような第１の絶縁膜１０３の膜厚は、遮光膜１０２に帯電された電荷によるＴＦＴの
特性劣化防止や、遮光膜１０２の形成箇所と非形成箇所とで上層部のＥＬＡ時における熱
伝導率の差によってｐ−Ｓｉの粒径に差異が生じ、ＴＦＴの特性にばらつきが生じるのを
防止するため、比較的厚膜なものとする必要があることから定められている。また、ゲー
ト絶縁膜１０５及び層間絶縁膜１０７の膜厚は、アレイ基板に対する負荷の軽減を図りつ
つ、ＴＦＴの特性を所望のものにするための設計上の理由により定められている。 In such conventional liquid crystal display panels 100A and 100B, the buffer insulating film 103 has a thickness of about 3000 to 5000 mm, and the gate insulating film 105 has a thickness of about 1000 to 1000.
Further, the thickness of the interlayer insulating film 107 is about 6000 to 7000 mm.
The film thickness of the first insulating film 103 is such that the TFT characteristics are prevented from deteriorating due to the electric charge charged in the light shielding film 102, and the heat conduction during ELA of the upper layer portion between the formation place and the non-formation place of the light shielding film 102 is achieved. In order to prevent differences in the p-Si grain size due to the difference in rate and variations in TFT characteristics, it is determined that the film needs to be relatively thick. The film thicknesses of the gate insulating film 105 and the interlayer insulating film 107 are determined for design reasons for making the characteristics of the TFT desirable while reducing the load on the array substrate.

これに対し、遮光膜１０２の膜厚は約１０００〜１５００Åとされている。このような
遮光膜１０２の膜厚は、遮光に必要な膜厚を確保する一方、遮光膜１０２の形成箇所と非
形成箇所との間に段差が形成されることによる絶縁膜等のカバレッジ不良の発生防止や、
ＥＬＡ時におけるｐ−Ｓｉからなる半導体層１０４の段切れ防止のために、薄く制限され
ている。 On the other hand, the thickness of the light shielding film 102 is about 1000 to 1500 mm. The film thickness of such a light shielding film 102 ensures a film thickness necessary for light shielding, while preventing a coverage defect such as an insulating film due to the formation of a step between the location where the light shielding film 102 is formed and the location where the light shielding film 102 is not formed. Prevention,
In order to prevent the semiconductor layer 104 made of p-Si from being broken during ELA, the thickness is limited.

特開２００７−１５６４４２号公報JP 2007-156442 A

上述のような遮光膜の素材としては、従来は一般にクロム（Ｃｒ）が採用されてきた。
しかしながら、昨今の環境問題や、Ｃｒ専用エッチング設備の管理負担軽減、或いはバッ
ファ絶縁膜のカバレッジ不良発生防止等のために遮光膜の端部をテーパ形状とする必要性
から、代替材料としてＭｏが注目されている。遮光膜にＭｏを適用できれば、液晶表示パ
ネルにおける各種配線にはアルミニウム（Ａｌ）ないしＡｌ合金の表面をＭｏ層で被覆し
たものが汎用的に使用されていることから、製造面やコスト面でも有利となる。 Conventionally, chromium (Cr) has been generally used as the material of the light shielding film as described above.
However, Mo has attracted attention as an alternative material because of the recent environmental problems, the need to make the end of the light-shielding film tapered to reduce the management burden of the Cr-dedicated etching facility, or to prevent the occurrence of poor coverage of the buffer insulating film. Has been. If Mo can be applied to the light-shielding film, various wirings in the liquid crystal display panel are generally used because the surface of aluminum (Al) or Al alloy is covered with a Mo layer, which is advantageous in terms of manufacturing and cost. It becomes.

しかしながら、発明者等の実験によると、遮光膜にＭｏを採用すると、コンタクトホー
ル形成のためのドライエッチング処理時にオーバーエッチングによる遮光膜消失現象が発
生し、引き回し配線等の上層配線と遮光膜との間に正常な電気的接続が図れない場合があ
ることが見出された。 However, according to experiments by the inventors, when Mo is used for the light shielding film, a phenomenon of disappearance of the light shielding film due to overetching occurs during the dry etching process for forming the contact hole, and the upper layer wiring such as the lead wiring and the light shielding film It has been found that normal electrical connection may not be achieved in the meantime.

これは、ＭｏはＣｒに比べると反応性に富んでいるため、窒化ケイ素膜、酸化ケイ素膜
等からなる絶縁膜に対するドライエッチング法によるコンタクトホール形成時にＭｏまで
もが比較的容易にエッチングされてしまうことによる。すなわち、各エッチング箇所の膜
厚や表面起伏等にはばらつきがあるため、エッチングによって除去すべき絶縁膜の膜厚総
計が大きくなると、同一の層をエッチングする場合であっても場所によってエッチングが
終了するまでの時間にバラツキが生じる。そのため、最もエッチングが遅い場所に最適化
されている場合、早めにエッチングが終了した場所では、一旦エッチングが終了しても、
最もエッチングが遅い場所のエッチングが終了するまでエッチング雰囲気に露出された状
態となるので、過剰にエッチングされてしまうことになるわけである。 This is because Mo is more reactive than Cr, so even when forming a contact hole by dry etching on an insulating film made of a silicon nitride film, a silicon oxide film, etc., even Mo is relatively easily etched. It depends. In other words, since the film thickness and surface undulation at each etching location vary, if the total thickness of the insulating film to be removed by etching increases, the etching ends depending on the location even when etching the same layer. Variations occur in the time until completion. Therefore, if it is optimized in the place where the etching is slowest, in the place where the etching is finished earlier, even if the etching is once finished,
Since the etching atmosphere is exposed until the etching at the slowest etching is completed, the etching is excessively performed.

例えば、上記の第１の従来例の液晶表示パネル１００Ａの場合、エッチングによって除
去すべき絶縁膜の膜厚総計は１００００Å以上もある。結果として、全てのコンタクトホ
ールをエッチングによって同時に形成しようとすると、場所によってはオーバーエッチン
グが生じてしまい、下地層となるＭｏの消失が生じるのである。 For example, in the case of the liquid crystal display panel 100A of the first conventional example, the total thickness of the insulating film to be removed by etching is 10000 mm or more. As a result, if all the contact holes are formed simultaneously by etching, over-etching occurs depending on the location, and Mo as an underlayer disappears.

本願発明は、上述のような問題点に鑑みてなされたものであり、その目的は、スイッチ
ング素子としてのトップゲート式ＴＦＴと、前記ＴＦＴを遮光するための遮光膜とが設け
られた液晶表示パネルにおいて、遮光膜の材料としてＭｏを採用し、遮光膜の被覆絶縁層
にエッチング処理を施してＭｏの表面を露出させる場合にも、オーバーエッチングによる
遮光膜の消失を防げるようにした液晶表示パネル及びその製造方法を提供することにある
。 The present invention has been made in view of the above-mentioned problems, and its purpose is a liquid crystal display panel provided with a top gate type TFT as a switching element and a light shielding film for shielding the TFT. In the liquid crystal display panel in which Mo is used as the material of the light shielding film and the surface of the Mo is exposed by etching the coating insulating layer of the light shielding film, and the loss of the light shielding film due to overetching can be prevented. It is in providing the manufacturing method.

上記目的を達成するために、本発明の液晶表示パネルは、液晶層を挟持する一対の透明基板を有し、前記一対の透明基板の一方側の表面に予め定めた所定パターンに形成された金属薄膜よりなる遮光膜と、前記遮光膜の表面及び露出している前記一対の透明基板の表面に形成された第１絶縁膜と、前記第１絶縁膜の表面の前記遮光膜に対応する位置に形成された半導体層と、前記半導体層の表面及び露出している前記第１絶縁膜の表面を被覆する第２絶縁膜と、前記第２絶縁膜の前記半導体層に対応する位置に形成されたゲート電極と、前記ゲート電極の表面及び露出している前記第２絶縁膜の表面を被覆する第３絶縁膜と、前記第３絶縁膜の表面に形成された金属配線及び前記第３絶縁膜に形成されたコンタクトホールを経て前記半導体層と電気的に接続されたドレイン電極及びソース電極と、前記金属配線、前記ドレイン電極、前記ソース電極及び露出している前記第３絶縁膜の表面を形成する第４絶縁膜と、前記第４絶縁膜より上層に形成され、前記ドレイン電極と電気的に接続された画素電極とを備え、少なくとも前記第１、第２及び第３絶縁膜に形成されたコンタクトホールを経て、前記遮光膜と前記金属配線とが電気的に接続された液晶表示パネルであって、前記遮光膜がＭｏからなり、かつ前記遮光膜と前記金属配線との間の電気的接続が、前記第１及び第２絶縁膜に形成された第１コンタクトホールを経て前記遮光膜と電気的に接続されていると共に前記第３絶縁膜によって被覆された第１導電部材と、前記第３絶縁膜に形成された第２コンタクトホールを経て前記第１導電部材と電気的に接続された第２導電部材とによって行われ、前記第１導電部材は前記ゲート電極と同じ材料からなり、前記第２導電部材は前記金属配線、前記ドレイン電極及び前記ソース電極と同じ材料からなる。 To achieve the above object, a liquid crystal display panel of the present invention includes a pair of transparent substrates sandwiching the liquid crystal layer, formed in a predetermined prescribed pattern on one side of the surface of the transparent substrate before Symbol a pair Corresponding to a light-shielding film made of a thin metal film, a surface of the light-shielding film and a first insulating film formed on the exposed surfaces of the pair of transparent substrates, and the light-shielding film on the surface of the first insulating film A semiconductor layer formed at a position, a second insulating film covering the surface of the semiconductor layer and the exposed surface of the first insulating film , and a position corresponding to the semiconductor layer of the second insulating film. The formed gate electrode, the third insulating film covering the surface of the gate electrode and the exposed surface of the second insulating film, the metal wiring formed on the surface of the third insulating film, and the third The semiconductor layer through a contact hole formed in the insulating film Electrically connected to the drain electrode and the source electrode, the metal wiring, the drain electrode, and a fourth insulating film to form a surface of the third insulating film, wherein are a source electrode and exposed, said fourth insulating film A pixel electrode electrically connected to the drain electrode and formed in an upper layer, and the light shielding film and the metal wiring through at least contact holes formed in the first, second and third insulating films Are electrically connected to each other, wherein the light shielding film is made of Mo, and electrical connection between the light shielding film and the metal wiring is formed in the first and second insulating films. A first conductive member electrically connected to the light-shielding film through the first contact hole and covered with the third insulating film, and a second contact hole formed in the third insulating film. Previous Performed by the second conductive member connected first conductive member and electrically, the first conductive member is made of the same material as the gate electrode, the second conductive member is a metal wire, the drain electrode and the Made of the same material as the source electrode .

本発明の液晶表示パネルにおいては、遮光膜と金属配線との間の電気的接続を、第１及
び第２絶縁膜に形成された第１コンタクトホールを経て前記遮光膜と電気的に接続されて
いると共に第３絶縁膜によって被覆された第１導電部材と、前記第３絶縁膜に形成された
第２コンタクトホールを経て前記第１導電部材と電気的に接続された第２導電部材とを経
て行うようにしている。そのため、遮光膜は２つの導電部材により引き回し配線等の上層
配線との電気的接続を図ることができる。 In the liquid crystal display panel of the present invention, the electrical connection between the light shielding film and the metal wiring is electrically connected to the light shielding film through the first contact holes formed in the first and second insulating films. And a first conductive member covered with a third insulating film and a second conductive member electrically connected to the first conductive member through a second contact hole formed in the third insulating film. Like to do. Therefore, the light shielding film can be electrically connected to the upper layer wiring such as the lead wiring by the two conductive members.

そして、第１コンタクトホールは、従来例のように第１〜第３絶縁膜を一気に貫通する
ものではないので、複数箇所のコンタクトホール形成に必要な時間のばらつきを抑えるこ
とができるため、Ｍｏからなる遮光膜の消失を最小限に抑えることができる。その結果、
本発明の液晶表示パネルによれば、遮光膜にＭｏを使用しても、遮光膜と金属配線との間
の良好な電気的接続を図ることができ、遮光膜の帯電による種々の不具合を良好に防ぐこ
とができるようになる。 And since the 1st contact hole does not penetrate the 1st-3rd insulating film at a stretch like the conventional example, since the variation in time required for contact hole formation of a plurality of places can be suppressed, from Mo It is possible to minimize the disappearance of the light shielding film. as a result,
According to the liquid crystal display panel of the present invention, even when Mo is used for the light shielding film, it is possible to achieve a good electrical connection between the light shielding film and the metal wiring, and various problems due to charging of the light shielding film are good. Will be able to prevent.

加えて、遮光膜としてＭｏを適用したので、Ｃｒに対する環境問題への対策ともなり、
Ｃｒ除去設備等にかかる費用を削減することができるという付随的効果も得られる。更に
は、ＭｏはＣｒに比して反応性が高いため、パターニング時に遮光膜の端部に形成される
テーパ角を大きくすることができるので、この遮光膜を被覆する第１絶縁膜のカバレッジ
不良の発生を抑制することができるようになる。 In addition, since Mo is applied as a light-shielding film, it is a countermeasure to environmental problems against Cr,
The incidental effect that the cost required for the Cr removal equipment and the like can be reduced is also obtained. Furthermore, since Mo is more reactive than Cr, the taper angle formed at the end of the light shielding film during patterning can be increased, so that the first insulating film covering the light shielding film has poor coverage. Can be suppressed.

本発明の液晶表示パネルにおいては、前記第１導電部材は前記ゲート電極と同じ材料からなり、前記第２導電部材は前記金属配線、前記ドレイン電極及び前記ソース電極と同じ材料からなる。 In the liquid crystal display panels of the present invention, the first conductive member is made of same material as the gate electrode, the second conductive member is a metal wire, ing from the same material as said drain electrode and said source electrode.

このような態様の液晶表示パネルにおいては、第１導電部材は、ゲート電極と同じ材料
からなるため、第１コンタクトホールの形成後に、第２絶縁膜表面に形成されるゲート電
極と同一工程で同時に形成することができる。そして、第２コンタクトホールは半導体層
のソース領域を露出させるためのコンタクトホールと同時に形成することができる。なお
ソース領域を露出させるためのコンタクトホールは第２及び第３絶縁膜を貫通するもので
あるのに対し、第２コンタクトホールは第３絶縁膜のみを貫通するものであるが、第２コ
ンタクトホールは第１導電部材がストッパー層となるため、同時形成が可能となる。また
、この第２コンタクトホールを経て信号線及びソース電極を同時形成して半導体層のソー
ス領域と信号線とを電気的に接続すると同時に、第１導電部材と上層の金属配線とを第２
導電部材によって電気的に接続することができる。したがって、このような態様の液晶表
示パネルによれば、従来の液晶表示用パネルの製造工程に、第１コンタクトホール形成工
程という１工程を追加するだけで上記効果を奏することができるようになる。 In the liquid crystal display panel of such an embodiment, since the first conductive member is made of the same material as the gate electrode, it is simultaneously formed in the same process as the gate electrode formed on the surface of the second insulating film after the formation of the first contact hole. Can be formed. The second contact hole can be formed simultaneously with the contact hole for exposing the source region of the semiconductor layer. The contact hole for exposing the source region penetrates the second and third insulating films, whereas the second contact hole penetrates only the third insulating film. Since the first conductive member serves as a stopper layer, simultaneous formation is possible. Further, the signal line and the source electrode are simultaneously formed through the second contact hole to electrically connect the source region of the semiconductor layer and the signal line, and at the same time, the first conductive member and the upper metal wiring are connected to the second layer.
It can be electrically connected by a conductive member. Therefore, according to the liquid crystal display panel of such an embodiment, the above-described effect can be obtained by adding only one step, which is a first contact hole forming step, to the manufacturing process of the conventional liquid crystal display panel.

また、本発明の液晶表示パネルにおいては、前記ゲート電極、ドレイン電極、ソース電
極、金属配線、第１導電部材及び第２導電部材は、少なくともＭｏが用いられていること
が好ましい。 In the liquid crystal display panel of the present invention, it is preferable that at least Mo is used for the gate electrode, the drain electrode, the source electrode, the metal wiring, the first conductive member, and the second conductive member.

このような態様の液晶表示パネルによれば、特に遮光膜の形成のための材料としてのＭ
ｏを新たに用意しなくても済むので、製造コストを抑えることができる。また、遮光膜や
ゲート電極、ドレイン電極、ソース電極及び金属配線をＭｏ薄膜でパターニング形成する
場合には、同様の製造設備を兼用することも可能となる。 According to the liquid crystal display panel of such an embodiment, M as a material for forming a light shielding film in particular.
Since it is not necessary to newly prepare o, the manufacturing cost can be suppressed. In addition, when the light shielding film, the gate electrode, the drain electrode, the source electrode, and the metal wiring are formed by patterning with a Mo thin film, it is possible to use the same manufacturing equipment.

本発明の液晶表示パネルにおいては、前記半導体層はＬＴＰＳからなることが好ましい
。 In the liquid crystal display panel of the present invention, the semiconductor layer is preferably made of LTPS.

本発明は、トップゲート型のａ−Ｓｉ或いはＬＴＰＳ−ＴＦＴのいずれを採用した液晶
表示パネルにも適用することができる。しかしながら、半導体層としてＬＴＰＳを使用し
たＬＴＰＳ−ＴＦＴを用いると、液晶表示パネルを低温下で作製することができるため、
透明基板上に液晶を駆動するためのドライバー回路等を同時に作り込むことができ、狭額
縁化が可能となる。また、ＬＴＰＳ−ＴＦＴの半導体層におけるキャリア移動度はａ−Ｓ
ｉに比べて極めて高いため、ＴＦＴを小型化することができ、ａ−Ｓｉを用いたものより
開口率が向上する。したがって、このような態様の液晶表示パネルによれば、液晶プロジ
ェクタやＨＵＤ等に最適な小型で高精細度の液晶表示パネルを得ることができるようにな
る。 The present invention can be applied to a liquid crystal display panel employing either a top gate type a-Si or LTPS-TFT. However, when LTPS-TFT using LTPS is used as the semiconductor layer, a liquid crystal display panel can be manufactured at a low temperature.
A driver circuit or the like for driving the liquid crystal can be formed on the transparent substrate at the same time, and the frame can be narrowed. The carrier mobility in the semiconductor layer of the LTPS-TFT is aS.
Since it is extremely higher than i, the TFT can be reduced in size, and the aperture ratio is improved as compared with that using a-Si. Therefore, according to the liquid crystal display panel of this aspect, a small and high-definition liquid crystal display panel that is optimal for a liquid crystal projector, a HUD, or the like can be obtained.

更に、上記目的を達成するため、本発明の液晶表示パネルの製造方法は、以下の工程（
１）〜（９）を経て製造されることを特徴とする。
（１）液晶層を狭持する一対の透明基板のうちの一方の透明基板の表面に、予め定めた所
定パターンに形成されたＭｏからなる遮光膜と、この遮光膜及び露出している前記透明基
板の表面を被覆する第１絶縁膜と、この第１絶縁膜の表面に形成されたＴＦＴ用の半導体
層と、この半導体層及び露出している前記第１絶縁膜の表面を被覆する第２絶縁膜とを有
する基板を用意する工程、
（２）前記工程で得られた基板の前記第１絶縁膜と前記第２絶縁膜に第１コンタクトホー
ルをドライエッチング法により形成して前記遮光膜の表面を露出させる工程、
（３）前記第２絶縁膜の表面に、前記第１コンタクトホールを経て前記遮光膜と電気的に
接続された第１導電性部材を形成すると共に、前記半導体層に対応する位置にゲート電極
を形成する工程、
（４）前記ゲート電極、前記第１導電性部材及び露出している前記第１コンタクトホール
の表面を第３絶縁膜で被覆する工程、
（５）前記第３絶縁膜に、前記第１導電部材の表面を露出させる第２コンタクトホールと
、前記半導体層に対応する位置にソース領域及びドレイン領域をそれぞれ露出させるコン
タクトホールを、同時にドライエッチング法により形成する工程、
（６）前記第３絶縁膜の表面に、前記第２コンタクトホールを経て前記第１導電性部材と
電気的に接続された第２導電部材と、前記ソース領域及びドレイン領域とそれぞれ電気的
に接続されたソース電極及びドレイン電極と、各種配線とを同時に形成する工程、
（７）前記第２導電性部材、ソース電極、ドレイン電極、各種配線の表面及び露出してい
る第３絶縁膜の表面を被覆する第４絶縁膜を形成する工程、
（８）前記ドレイン電極に対応する位置の前記第４絶縁膜にコンタクトホール形成する工
程、
（９）少なくとも前記第４絶縁膜の上層に、前記第４絶縁膜に形成されたコンタクトホー
ルを経て、前記ドレイン電極と電気的に接続された画素電極を形成する工程。 Furthermore, in order to achieve the said objective, the manufacturing method of the liquid crystal display panel of this invention has the following processes (
It is manufactured through 1) to (9).
(1) A light-shielding film made of Mo formed in a predetermined pattern on the surface of one of the pair of transparent substrates holding the liquid crystal layer, and the light-shielding film and the exposed transparent material A first insulating film covering the surface of the substrate, a semiconductor layer for TFT formed on the surface of the first insulating film, and a second covering the surface of the semiconductor layer and the exposed first insulating film. Preparing a substrate having an insulating film;
(2) forming a first contact hole in the first insulating film and the second insulating film of the substrate obtained in the step by a dry etching method to expose a surface of the light shielding film;
(3) forming a first conductive member electrically connected to the light shielding film through the first contact hole on the surface of the second insulating film, and forming a gate electrode at a position corresponding to the semiconductor layer; Forming step,
(4) covering the surface of the gate electrode, the first conductive member, and the exposed first contact hole with a third insulating film;
(5) Simultaneously dry-etching the second contact hole exposing the surface of the first conductive member and the contact hole exposing the source region and the drain region at positions corresponding to the semiconductor layer in the third insulating film. Forming by the method,
(6) The second conductive member electrically connected to the first conductive member via the second contact hole and the source region and the drain region are electrically connected to the surface of the third insulating film, respectively. Forming the source and drain electrodes and the various wirings simultaneously,
(7) forming a fourth insulating film covering the surface of the second conductive member, the source electrode, the drain electrode, various wirings and the exposed surface of the third insulating film;
(8) forming a contact hole in the fourth insulating film at a position corresponding to the drain electrode;
(9) A step of forming a pixel electrode electrically connected to the drain electrode through a contact hole formed in the fourth insulating film at least on the fourth insulating film.

本発明の液晶表示パネルの製造方法によれば、前記効果を奏することができる液晶表示
パネルを製造することができるようになる。 According to the method for manufacturing a liquid crystal display panel of the present invention, it is possible to manufacture a liquid crystal display panel that can achieve the above-described effects.

本実施形態にかかる液晶表示パネルの概略構成をカラーフィルター基板を省略して示す平面図である。It is a top view which abbreviate | omits a color filter board | substrate and shows schematic structure of the liquid crystal display panel concerning this embodiment. 図１のII−II線の概略断面図である。It is a schematic sectional drawing of the II-II line | wire of FIG. なお、図３は周縁領域と隣接する１サブ画素分の要部断面図である。FIG. 3 is a cross-sectional view of the main part of one subpixel adjacent to the peripheral area. 図３に示したアレイ基板の製造工程を順を追って示した断面図である。FIG. 4 is a cross-sectional view sequentially showing manufacturing steps of the array substrate shown in FIG. 3. 図４に引き続くアレイ基板の製造工程を順を追って示した断面図である。FIG. 5 is a cross-sectional view sequentially showing the manufacturing process of the array substrate subsequent to FIG. 4. 図５に引き続くアレイ基板の製造工程を順を追って示した断面図である。FIG. 6 is a cross-sectional view sequentially illustrating the manufacturing process of the array substrate subsequent to FIG. 5. 図７Ａは第１の従来例のＬＴＰＳ−ＴＦＴを用いた液晶表示パネルのアレイ基板の１サブ画素分の表示領域と周縁領域の概略断面図であり、図７Ｂは同じく第２の従来例における概略断面図である。FIG. 7A is a schematic cross-sectional view of a display region and a peripheral region for one subpixel of an array substrate of a liquid crystal display panel using the LTPS-TFT of the first conventional example, and FIG. It is sectional drawing.

以下、実施形態及び図面を参照して本発明の実施形態を、デュアルゲート型のＬＴＰＳ
−ＴＦＴを用いた縦電界方式の液晶表示パネルの場合を例にとり説明するが、以下に示す
実施形態は本発明をここに記載したものに限定することを意図するものではない。本発明
は、特許請求の範囲に示した技術的思想を逸脱することがない限り、シングルゲート型の
ポリシリコンＴＦＴを用いた液晶表示パネルや、更には横電界方式の液晶表示パネルにも
適用し得るものである。なお、この明細書における説明のために用いられた各図面におい
ては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮
尺を異ならせて表示しており、必ずしも実際の寸法に比例して表示されているものではな
い。 Hereinafter, an embodiment of the present invention will be described with reference to the embodiments and drawings.
A case of a vertical electric field type liquid crystal display panel using a TFT will be described as an example, but the embodiments described below are not intended to limit the present invention to those described herein. The present invention can be applied to a liquid crystal display panel using a single gate type polysilicon TFT and further to a horizontal electric field type liquid crystal display panel, as long as it does not depart from the technical idea shown in the claims. To get. In each drawing used for the description in this specification, each layer and each member are displayed in different scales so that each layer and each member can be recognized on the drawing. However, it is not necessarily displayed in proportion to the actual dimensions.

この実施形態の液晶表示パネル１は、デュアルトップゲート型のＬＴＰＳ−ＴＦＴを用
いたＴＮモードの透過型液晶表示パネルであり、その要部構成を図１及び図２を用いて説
明する。 The liquid crystal display panel 1 of this embodiment is a TN mode transmissive liquid crystal display panel using dual top gate LTPS-TFTs, and the configuration of the main part thereof will be described with reference to FIGS.

液晶表示パネル１は、図１及び図２に示すように、アレイ基板ＡＲ及びカラーフィルタ
ー基板ＣＦで液晶層ＬＣを狭持している。アレイ基板ＡＲは、図１に示すように、第１透
明基板２の表面に、画素電極やＴＦＴ等が形成された表示領域３と、表示領域３の周囲に
引き回し配線が形成された周縁領域４と、図１において第１透明基板２の表面の上・左・
右端部にそれぞれ周辺回路が形成された回路形成領域５と、第１透明基板２の下端部に形
成された外部回路実装用端子領域６とを有している。 As shown in FIGS. 1 and 2, the liquid crystal display panel 1 has a liquid crystal layer LC sandwiched between an array substrate AR and a color filter substrate CF. As shown in FIG. 1, the array substrate AR includes a display region 3 in which pixel electrodes, TFTs, and the like are formed on the surface of the first transparent substrate 2, and a peripheral region 4 in which routing wiring is formed around the display region 3. 1 on the surface of the first transparent substrate 2 in FIG.
A circuit forming region 5 in which peripheral circuits are formed at the right end portion and an external circuit mounting terminal region 6 formed at the lower end portion of the first transparent substrate 2 are provided.

表示領域３には、マトリクス状に配置されて表示領域３を各サブ画素に区画する複数本
の走査線及び信号線と、走査線と信号線の交差部近傍に配置されたスイッチング素子とし
てのデュアルトップゲート型のＬＴＰＳ−ＴＦＴと、このＴＦＴと電気的に接続された画
素電極と、ＴＦＴの下層に形成された遮光膜等とが積層配置されている。これら積層構造
物については後述するが、図２ではこれらを模式的に第１構造物７として示してある。 In the display area 3, a plurality of scanning lines and signal lines arranged in a matrix and partitioning the display area 3 into sub-pixels, and dual as switching elements arranged in the vicinity of the intersection of the scanning lines and the signal lines A top gate LTPS-TFT, a pixel electrode electrically connected to the TFT, a light shielding film formed under the TFT, and the like are stacked. Although these laminated structures will be described later, in FIG. 2, these are schematically shown as first structures 7.

また、周縁領域４には走査線や信号線を回路形成領域５に形成されるゲートドライバー
回路等に接続するための引き回し配線が形成されており、この周縁領域４において、引き
回し配線と周縁領域４の下方にまで延在されている遮光膜との電気的接続が図られている
。 In the peripheral region 4, lead wirings for connecting scanning lines and signal lines to a gate driver circuit or the like formed in the circuit forming region 5 are formed. In the peripheral region 4, the lead wirings and the peripheral region 4 are formed. The electrical connection with the light shielding film extended to the lower side of this is achieved.

一方、カラーフィルター基板ＣＦは、図２に示すように、ガラス等の透明材料からなる
第２透明基板８の上にカラーフィルター層とブラックマトリクス等の遮光部材を有してい
る。カラーフィルター層には各サブ画素に対応した着色層が設けられており、アレイ基板
ＡＲの画素電極と対向するように配置されている。遮光部材は少なくともアレイ基板ＡＲ
のＴＦＴ、走査線及び信号線に対応する位置に配置されている。第２透明基板８には更に
ＩＴＯ（Indium Thin Oxide）ないしＩＺＯ（Indium Zinc Oxide）等の透明導電性材料か
らなる対向電極（共通電極）がアレイ基板ＡＲの表示領域３と対面するように配置されて
いる。これらカラーフィルター層等の具体的な構成は省略するが、図２ではこれらを模式
的に第２構造物９として示してある。 On the other hand, the color filter substrate CF has a color filter layer and a light blocking member such as a black matrix on the second transparent substrate 8 made of a transparent material such as glass, as shown in FIG. The color filter layer is provided with a colored layer corresponding to each sub-pixel, and is disposed so as to face the pixel electrode of the array substrate AR. The light shielding member is at least the array substrate AR.
The TFTs are arranged at positions corresponding to the scanning lines and signal lines. The second transparent substrate 8 is further provided with a counter electrode (common electrode) made of a transparent conductive material such as ITO (Indium Thin Oxide) or IZO (Indium Zinc Oxide) so as to face the display region 3 of the array substrate AR. ing. Although specific configurations of these color filter layers and the like are omitted, these are schematically shown as the second structure 9 in FIG.

そして、アレイ基板ＡＲとカラーフィルター基板ＣＦとを、例えばエポキシ樹脂等の熱
硬化性樹脂や光硬化性樹脂等からなるシール材１０で貼り合わせ、液晶注入口（図示省略
）から両基板間に液晶を注入することで液晶表示パネル１が構成されている。 Then, the array substrate AR and the color filter substrate CF are bonded to each other with a sealing material 10 made of, for example, a thermosetting resin such as an epoxy resin or a photocurable resin, and a liquid crystal is supplied between the two substrates from a liquid crystal injection port (not shown). The liquid crystal display panel 1 is configured by injecting.

ここで、アレイ基板ＡＲの要部構成を図３を用いて説明する。なお、図３は周縁領域と
隣接する１サブ画素分の要部断面図である。アレイ基板ＡＲの表示領域３においては、全
てのＬＴＰＳ−ＴＦＴの直下を遮光するように、透明基板２の表面にパターニング形成さ
れたＭｏからなる遮光膜１１が形成されており、この遮光膜１１の表面及び露出している
透明基板２の表面はバッファ絶縁膜（本発明の第１絶縁膜に相当）１２によって被覆され
ている。また、バッファ絶縁膜１２の表面にはサブ画素毎に例えばＮｃｈ−ＴＦＴを構成
するＬＴＰＳからなる半導体層１３が形成されており、半導体層１３及び露出しているバ
ッファ絶縁膜１２の表面はゲート絶縁膜（本発明の第２絶縁膜に相当）１４で被覆されて
いる。 Here, the main configuration of the array substrate AR will be described with reference to FIG. FIG. 3 is a cross-sectional view of the main part of one subpixel adjacent to the peripheral area. In the display region 3 of the array substrate AR, a light-shielding film 11 made of Mo patterned on the surface of the transparent substrate 2 is formed so as to shield light directly below all LTPS-TFTs. The surface and the exposed surface of the transparent substrate 2 are covered with a buffer insulating film 12 (corresponding to the first insulating film of the present invention) 12. Further, a semiconductor layer 13 made of LTPS, for example, constituting an Nch-TFT is formed for each subpixel on the surface of the buffer insulating film 12, and the surface of the semiconductor layer 13 and the exposed buffer insulating film 12 is gate-insulated. A film (corresponding to the second insulating film of the present invention) 14 is covered.

そして、ゲート絶縁膜１４の表面には、デュアルゲート型のＬＴＰＳ−ＴＦＴの一対の
ゲート電極Ｇが形成されており、この一対のゲート電極Ｇとゲート絶縁膜１４の露出して
いる表面は層間絶縁膜（本発明の第３絶縁膜に相当）１６で被覆されている。この層間絶
縁膜１６には、半導体層１３のＮ^＋領域からなるソース領域を露出させるコンタクトホー
ル１７が設けられており、このコンタクトホール１７を経て形成されたソース導電部材が
ソース電極Ｓ（１９）を構成し、信号線（図示省略）と電気的に接続されている。このソ
ース電極Ｓ（１９）は、この例では層間絶縁膜１６の表面に形成される信号線と同じく、
ＭｏとＡｌとを含む材料からなり、信号線と同一工程で同時に一体形成される。詳細には
、例えば、Ｍｏ／Ａｌ／Ｍｏの３層構造からなる金属材料層の一部がコンタクトホール１
７内まで延在されてソース領域と電気的に接続されることによりソース電極Ｓ（１９）と
信号線とが形成されるものである。なお、コンタクトホール１７を始め、本実施形態で設
けられている種々のコンタクトホールはいずれもドライエッチング法により形成されてい
る。 A pair of gate electrodes G of a dual-gate LTPS-TFT is formed on the surface of the gate insulating film 14, and the exposed surfaces of the pair of gate electrodes G and the gate insulating film 14 are interlayer insulating. A film (corresponding to the third insulating film of the present invention) 16 is covered. The interlayer insulating film 16 is provided with a contact hole 17 that exposes a source region composed of an N ⁺ region of the semiconductor layer 13, and a source conductive member formed through the contact hole 17 is a source electrode S (19). And is electrically connected to a signal line (not shown). The source electrode S (19) is the same as the signal line formed on the surface of the interlayer insulating film 16 in this example,
It is made of a material containing Mo and Al and is integrally formed at the same time in the same process as the signal line. Specifically, for example, a part of the metal material layer having a three-layer structure of Mo / Al / Mo is formed in the contact hole 1.
7, the source electrode S (19) and the signal line are formed by being electrically connected to the source region. Note that the various contact holes provided in the present embodiment including the contact hole 17 are all formed by a dry etching method.

また、層間絶縁膜１６には、半導体層のＮ^＋領域からなるドレイン領域を露出させるコ
ンタクトホール１８が設けられている。このコンタクトホール１８を経て層間絶縁膜１６
の表面に形成されたＭｏ／Ａｌ／Ｍｏの３層構造からなる金属材料層がドレイン電極Ｄ（
２０）を構成し、このドレイン電極Ｄ（２０）は画素電極１５と電気的に接続されている
。このドレイン電極Ｄ（２０）も信号線等と同一工程で同時に形成される。 The interlayer insulating film 16 is provided with a contact hole 18 that exposes a drain region composed of an N ⁺ region of the semiconductor layer. The interlayer insulating film 16 passes through the contact hole 18.
A metal material layer having a three-layer structure of Mo / Al / Mo formed on the surface of the drain electrode D (
20), and the drain electrode D (20) is electrically connected to the pixel electrode 15. This drain electrode D (20) is also formed at the same time as the signal line and the like.

ソース電極Ｓ（１９）、ドレイン電極Ｄ（２０）及び露出している層間絶縁膜１６の表
面は更にパッシベーション膜（本発明の第４絶縁膜に相当）２１で被覆され、このパッシ
ベーション膜２１は更に例えば感光性樹脂等でなる平坦化膜２２で覆われている。画素電
極１５は、平坦化膜２２の表面に形成されると共に、その一部が平坦化膜２２及びパッシ
ベーション膜２１に形成されたコンタクトホール２３を経てドレイン電極Ｄ（２０）と電
気的に接続されている。 The surface of the source electrode S (19), the drain electrode D (20), and the exposed interlayer insulating film 16 is further covered with a passivation film (corresponding to the fourth insulating film of the present invention) 21, and the passivation film 21 is further covered. For example, it is covered with a planarizing film 22 made of a photosensitive resin or the like. The pixel electrode 15 is formed on the surface of the planarizing film 22, and a part of the pixel electrode 15 is electrically connected to the drain electrode D (20) through a contact hole 23 formed in the planarizing film 22 and the passivation film 21. ing.

なお、符号２４は、ゲート電極Ｇと同層に形成された補助容量線を示している。この補
助容量線２４は、ゲート絶縁膜１４の表面に形成されたゲート電極Ｇ、走査線（図示省略
）と同じく、例えばＭｏ／Ａｌ／Ｍｏの３層構造の金属材料層からなるものであり、ゲー
ト電極Ｇ等と同一工程で同時に形成される。 Reference numeral 24 indicates an auxiliary capacitance line formed in the same layer as the gate electrode G. The auxiliary capacitance line 24 is made of a metal material layer having a three-layer structure of, for example, Mo / Al / Mo, similarly to the gate electrode G and the scanning line (not shown) formed on the surface of the gate insulating film 14. The gate electrode G and the like are formed at the same time in the same process.

一方、アレイ基板ＡＲの周縁領域４においては、遮光膜１１が信号線と同一層に同一工
程で同時形成された引き回し配線（図示省略）との間で電気的接続が図られており、これ
により、遮光膜１１への帯電防止がなされている。この電気的接続は、第１導電部材２５
及び第２導電部材２６によって行われている。 On the other hand, in the peripheral region 4 of the array substrate AR, the light shielding film 11 is electrically connected to the lead wiring (not shown) formed simultaneously in the same process in the same layer as the signal line. The light shielding film 11 is prevented from being charged. This electrical connection is achieved by the first conductive member 25.
And the second conductive member 26.

第１コンタクトホール２７は、バッファ絶縁膜１２及びゲート絶縁膜１４を貫通してお
り、周縁領域４まで延在された遮光膜１１の端部表面を露出させている。第１導電部材２
５は、ゲート絶縁膜１４の表面に形成され、第１コンタクトホール２７を経て遮光膜１１
との間で電気的接続がなされている。この第１導電部材２５は、例えばＭｏ／Ａｌ／Ｍｏ
の３層構造の金属材料層からなり、走査線、ゲート電極Ｇ及び補助容量線２４と同一工程
により同時に形成されるが、それら金属部材とは電気的に接続されていないいわゆる「孤
立パターン」となっている。 The first contact hole 27 penetrates the buffer insulating film 12 and the gate insulating film 14 and exposes the end surface of the light shielding film 11 extending to the peripheral region 4. First conductive member 2
5 is formed on the surface of the gate insulating film 14, passes through the first contact hole 27, and the light shielding film 11.
Electrical connection is made between the two. The first conductive member 25 is, for example, Mo / Al / Mo
A so-called “isolated pattern” that is formed simultaneously with the scanning line, the gate electrode G, and the auxiliary capacitance line 24 in the same process, but is not electrically connected to these metal members. It has become.

一方、第２コンタクトホール２８は、ソース電極Ｓ（１９）及びドレイン電極Ｄ（２０）が形成されるコンタクトホール１７及び１８と同時にドライエッチングにより形成されたものであり、層間絶縁膜１６を貫通して第１導電部材２５の端部表面を露出させるためのものである。第２導電部材２６は、層間絶縁膜１６の表面に信号線及び引き回し配線と同時に形成され、第２コンタクトホール２８を経て第１導電部材２５との間で電気的導通がなされている。 On the other hand, the second contact hole 28 is formed by dry etching simultaneously with the contact holes 17 and 18 in which the source electrode S (19) and the drain electrode D (20) are formed, and penetrates through the interlayer insulating film 16. Thus, the end surface of the first conductive member 25 is exposed. The second conductive member 26 is formed on the surface of the interlayer insulating film 16 at the same time as the signal line and the routing wiring, and is electrically connected to the first conductive member 25 through the second contact hole 28.

次に、アレイ基板ＡＲの回路形成領域５においては、ゲートドライバー回路等の周辺回
路が形成されている。この実施形態における液晶表示パネル１では、図３では右寄り中央
に示される回路形成領域５Ａにおいて、表示領域３のＴＦＴと同じく、漏れ電流防止のた
めのＬＤＤ（Lightly Doped Drain）構造が採用されたＮｃｈ−ＴＦＴが形成されており
、同図右端に示される回路形成領域５ＢではＬＤＤ構造を有しないＰｃｈ−ＴＦＴが形成
されている。これらは、ＬＴＰＳ−ＴＦＴとして同時に形成されるものであり、詳細な構
造は以下に製造方法と共に説明する。 Next, peripheral circuits such as gate driver circuits are formed in the circuit formation region 5 of the array substrate AR. In the liquid crystal display panel 1 in this embodiment, in the circuit formation region 5A shown in the center on the right side in FIG. 3, the Nch in which an LDD (Lightly Doped Drain) structure for preventing leakage current is adopted as in the TFT of the display region 3. A TFT is formed, and a Pch-TFT having no LDD structure is formed in the circuit formation region 5B shown at the right end of the figure. These are formed simultaneously as LTPS-TFTs, and the detailed structure will be described below together with the manufacturing method.

次に、本実施形態にかかる液晶表示パネル１の製造方法について、図４〜図６を参照し
ながら説明する。 Next, a method for manufacturing the liquid crystal display panel 1 according to the present embodiment will be described with reference to FIGS.

まず、透明基板２の表面全面に、Ｍｏ又はＭｏＷ等のＭｏ合金からなる膜厚約５００Å
〜２０００Åの薄膜１１ａをスパッタリングにより成膜する（図４Ａ）。次いで、遮光膜
が、表示領域３の全ＬＴＰＳ−ＴＦＴの直下にそれぞれ配置され、かつ一端が周縁領域４
にまで延在されるように、遮光膜１１をドライエッチングによりパターニング形成する（
図４Ｂ）。このドライエッチングとしては、好ましくは、フッ化水素（ＳＦ_６）及び酸素
（Ｏ_２）をエッチングガスとした反応性イオンエッチング（ＲＩＥ：Reactive Ion Etchi
ng）が用いられる。この際、Ｍｏは、上層から異方性エッチングされるため、遮光膜１１
の端部のテーパ角を制御することができ、次の工程で形成される遮光膜１１を被覆するバ
ッファ絶縁膜１２のカバレッジ不良の発生を防止することができる。 First, a film thickness of about 500 mm made of Mo or Mo alloy such as MoW is formed on the entire surface of the transparent substrate 2.
A thin film 11a of ˜2000 mm is formed by sputtering (FIG. 4A). Next, a light shielding film is disposed immediately below all the LTPS-TFTs in the display area 3, and one end is in the peripheral area 4.
The light shielding film 11 is patterned by dry etching so as to extend to (
FIG. 4B). The dry etching is preferably reactive ion etching (RIE) using hydrogen fluoride (SF ₆ ) and oxygen (O ₂ ) as etching gases.
ng) is used. At this time, since Mo is anisotropically etched from the upper layer, the light shielding film 11
It is possible to control the taper angle of the end portion of the first and second layers, and to prevent the occurrence of poor coverage of the buffer insulating film 12 covering the light shielding film 11 formed in the next step.

次いで、この遮光膜１１及び透明基板２の露出された表面を、プラズマ化学気相成長（
ＣＶＤ：Chemical Vapor Deposition）法によって、酸化ケイ素からなる膜厚約３０００
〜５０００Åのバッファ絶縁膜１２で被覆する（図４Ｃ）。なお、バッファ絶縁膜１２は
窒化ケイ素単体或いは酸化ケイ素と窒化ケイ素からなる積層膜としてもよいが、ここでは
酸化ケイ素単体とした例を示した。 Next, the exposed surfaces of the light shielding film 11 and the transparent substrate 2 are formed on the plasma chemical vapor deposition (
Film thickness of about 3000 made of silicon oxide by CVD (Chemical Vapor Deposition) method
It is covered with a buffer insulating film 12 having a thickness of ˜5000 mm (FIG. 4C). The buffer insulating film 12 may be a single silicon nitride film or a laminated film made of silicon oxide and silicon nitride.

次いで、上記工程で得られた基板の表面全体に、ｐ−Ｓｉの出発材料となるａ−Ｓｉ層
をプラズマＣＶＤ法により成膜し、エキシマレーザーアニール（ＥＬＡ）により多結晶化
してｐ−Ｓｉからなる半導体薄膜１３ａを形成する（図４Ｄ）。その後、この半導体薄膜
１３ａをフォトリソグラフィ法によりパターニングして、表示領域３の半導体層１３と、
回路形成領域５Ａの半導体層２９と、回路形成領域５Ｂの半導体層３０とを形成する（図
４Ｅ）。 Next, an a-Si layer serving as a p-Si starting material is formed on the entire surface of the substrate obtained in the above step by plasma CVD, and is polycrystallized by excimer laser annealing (ELA). A semiconductor thin film 13a is formed (FIG. 4D). Thereafter, the semiconductor thin film 13a is patterned by a photolithography method, and the semiconductor layer 13 in the display region 3,
A semiconductor layer 29 in the circuit formation region 5A and a semiconductor layer 30 in the circuit formation region 5B are formed (FIG. 4E).

次に、ＬＴＰＳ−ＴＦＴの閾値を所望の値に制御するためにＮｃｈ−ＴＦＴが形成され
る表示領域３の半導体薄膜１３並びに回路形成領域５Ｂの半導体薄膜２９にボロン（Ｂ）
のドーピングを行う。なお、以下の例では、Ｎｃｈ−ＴＦＴのみ閾値制御を行うためのド
ーピング例を示すが、Ｐｃｈ−ＴＦＴのみ或いはＮｃｈ−ＴＦＴ及びＰｃｈ−ＴＦＴの双
方に対してチャネル閾値制御をすることも同様に可能である。 Next, in order to control the threshold value of the LTPS-TFT to a desired value, boron (B) is added to the semiconductor thin film 13 in the display region 3 where the Nch-TFT is formed and the semiconductor thin film 29 in the circuit forming region 5B.
Doping. In the following example, a doping example for performing threshold control only for the Nch-TFT is shown, but it is also possible to perform channel threshold control for only the Pch-TFT or for both the Nch-TFT and the Pch-TFT. It is.

半導体薄膜１３、２９へのＢのドーピング工程では、まず、Ｐｃｈ−ＴＦＴを形成する
回路形成領域５Ｂに形成された半導体薄膜３０を予めフォトレジスト３１で被覆する（図
４Ｆ）。次いで、イオンドーピング装置を用いて、基板表面に低加速・低ドーズ量でＢの
イオンドーピングを行う。また、フォトレジスト３１はイオンドーピング後に剥離除去さ
れる。なお、Ｂのドーズ量は、所望の制御閾値に応じて適宜調整される。 In the step of doping B into the semiconductor thin films 13 and 29, first, the semiconductor thin film 30 formed in the circuit forming region 5B for forming the Pch-TFT is previously covered with a photoresist 31 (FIG. 4F). Next, ion doping of B is performed on the substrate surface with low acceleration and low dose by using an ion doping apparatus. The photoresist 31 is peeled off after ion doping. Note that the dose amount of B is appropriately adjusted according to a desired control threshold.

次に、Ｎｃｈ−ＴＦＴのＮ^＋領域となる部分以外をフォトレジスト（表示領域３のフォ
トレジスト３２ａ、３２ｂ、回路形成領域５Ａのフォトレジスト３３、回路形成領域５Ｂ
のフォトレジスト３１）で被覆して、イオンドーピング装置を用いて基板表面に低加速・
高ドーズ量でリン（Ｐ）をイオンドーピングする。これにより、表示領域３の半導体層１
３、回路形成領域５Ａの半導体層２９にＮ^＋領域からなるソース領域及びドレイン領域が
形成される（図４Ｇ）。また、フォトレジスト３１、３２ａ、３２ｂ及び３３はイオンド
ーピング後に剥離除去される。 Next, photoresist (photoresist 32a, 32b in display region 3, photoresist 33 in circuit formation region 5A, circuit formation region 5B) other than the portion that becomes N ⁺ region of Nch-TFT
The substrate surface is coated with a photoresist 31) and the substrate surface is lightly accelerated using an ion doping apparatus.
Phosphorus (P) is ion-doped at a high dose. Thereby, the semiconductor layer 1 in the display area 3 is displayed.
3. A source region and a drain region composed of an N ⁺ region are formed in the semiconductor layer 29 in the circuit formation region 5A (FIG. 4G). Further, the photoresists 31, 32a, 32b and 33 are peeled off after ion doping.

次に、基板全面を被覆するように酸化ケイ素からなる膜厚約１０００〜１５００Åのゲ
ート絶縁膜１４をプラズマＣＶＤ法により形成する（図５Ａ）。その後、ドライエッチン
グによりバッファ絶縁膜１２及びゲート絶縁膜１４を貫通する第１コンタクトホール２７
を周縁領域４に形成する（図５Ｂ）。このドライエッチング法としては、例えば、ＳＦ_６
／ＣＨＦ_３（又はＣＨＦ系の高次ガスであるＣ_２ＨＦ_５等）又はＳＦ_６／Ｃ_４Ｆ_８＋Ｈ_２
を用いたＲＩＥ、ＩＣＰ（Inductive Coupled Plasma）−ＲＩＥ等が用いられる。これに
より、異方性エッチングが行われるため、第１コンタクトホール２７の側壁のテーパ角を
６０度以上とすることが可能となり、この第１コンタクトホール２７部分に形成する第１
導電部材２５のカバレッジ不良を低減することができるようになる。なお、第１コンタク
トホール２７の形成には、緩衝フッ化水素酸（ＢＨＦ）を用いたウェットエッチングで行
うことも可能である。 Next, a gate insulating film 14 made of silicon oxide and having a thickness of about 1000 to 1500 mm is formed by plasma CVD so as to cover the entire surface of the substrate (FIG. 5A). Thereafter, the first contact hole 27 penetrating the buffer insulating film 12 and the gate insulating film 14 by dry etching.
Are formed in the peripheral region 4 (FIG. 5B). As this dry etching method, for example, SF ₆
/ CHF ₃ (or C ₂ HF ₅ or the like, which is a CHF-based higher gas) or SF ₆ / C ₄ F ₈ + H ₂
RIE using ICP, ICP (Inductive Coupled Plasma) -RIE, etc. are used. Thereby, since anisotropic etching is performed, the taper angle of the side wall of the first contact hole 27 can be set to 60 degrees or more, and the first contact hole 27 is formed in the first contact hole 27 portion.
The coverage defect of the conductive member 25 can be reduced. The first contact hole 27 can be formed by wet etching using buffered hydrofluoric acid (BHF).

次に、上記工程により得られた基板全面に、Ｍｏ、ＭｏＷからなる単層、又はＭｏ／Ａ
ｌ／Ｍｏからなる積層構造の金属薄膜をスパッタリングにより成膜し、フォトリソグラフ
ィ法によって、表示領域３にはゲート電極Ｇ、補助容量線２４及び走査線（図示省略）を
、周縁領域４には孤立パターンの第１導電部材２５を、回路形成領域５Ａ及び５ＢにはＴ
ＦＴを構成するゲート電極Ｇをそれぞれパターニングする（図５Ｃ）。 Next, on the entire surface of the substrate obtained by the above process, a single layer made of Mo, MoW, or Mo / A
A metal thin film having a laminated structure of l / Mo is formed by sputtering, and the gate electrode G, the auxiliary capacitance line 24 and the scanning line (not shown) are isolated in the display region 3 and isolated in the peripheral region 4 by photolithography. The first conductive member 25 of the pattern is formed on the circuit forming regions 5A and 5B with T.
Each of the gate electrodes G constituting the FT is patterned (FIG. 5C).

次に、Ｎｃｈ−ＴＦＴが形成される表示領域３及び回路形成領域５ＡのそれぞれのＴＦ
Ｔ形成領域をフォトレジスト３４、３５でそれぞれ被覆し、基板表面に高加速・高ドーズ
量でＢをイオンドーピングする。これにより、Ｐｃｈ−ＴＦＴが形成される回路形成領域
５Ｂの半導体層３０には、ゲート電極Ｇがマスクとなって、後にソース電極又はドレイン
電極と接続されるソース領域及びドレイン領域となるＰ^＋領域が形成される（図５Ｄ）。
また、フォトレジスト３４、３５はイオンドーピング後に剥離除去される。 Next, each TF of the display region 3 where the Nch-TFT is formed and the circuit formation region 5A.
The T formation regions are covered with photoresists 34 and 35, respectively, and B is ion-doped on the substrate surface with high acceleration and high dose. Thereby, in the semiconductor layer 30 of the circuit formation region 5B where the Pch-TFT is formed, the gate electrode G is used as a mask, and a P ⁺ region that becomes a source region and a drain region to be connected to the source electrode or the drain electrode later. Is formed (FIG. 5D).
The photoresists 34 and 35 are peeled off after ion doping.

次に、基板表面にＰを高加速・低ドーズ量でイオンドーピングする。これにより、Ｎｃ
ｈ−ＴＦＴが形成される表示領域３及び回路形成領域５Ａのそれぞれの半導体層１３、２
９には、ゲート電極Ｇがマスクとなって、セルフアラインメントによりＬＤＤ領域が形成
される（図５Ｅ）。この際、回路形成領域５Ｂの半導体層３０に対してもＰがイオンドー
ピングされることとなるが、半導体層３０のＰ^＋領域においては、先の図５Ｄに示した工
程においてＢが高加速・高ドーズ量でイオンドーピングされているためにＢの占める割合
が極めて高くなっているため、Ｐがイオンドーピングされても維持されている。 Next, P is ion-doped on the substrate surface with high acceleration and low dose. As a result, Nc
Each of the semiconductor layers 13 and 2 in the display region 3 and the circuit formation region 5A where the h-TFT is formed.
9, an LDD region is formed by self-alignment using the gate electrode G as a mask (FIG. 5E). At this time, P is also ion-doped into the semiconductor layer 30 in the circuit formation region 5B. However, in the P ⁺ region of the semiconductor layer 30, B is highly accelerated in the process shown in FIG. Since the proportion of B is extremely high because it is ion-doped at a high dose, it is maintained even if P is ion-doped.

次に、上記工程で得られた基板全面を被覆する窒化ケイ素からなる膜厚約６０００〜７
０００Åの層間絶縁膜１６をプラズマＣＶＤ法により形成し、更に熱処理を加えることに
よって半導体層１３、２９、３０にイオンドーピングされた不純物であるＢ及びＰを電気
的に活性化させる（図５Ｆ）。 Next, a film thickness of about 6000-7 consisting of silicon nitride covering the entire surface of the substrate obtained in the above step.
An inter-layer insulating film 16 having a thickness of 000 nm is formed by plasma CVD, and further heat treatment is performed to electrically activate B and P, which are impurities doped in the semiconductor layers 13, 29, and 30 (FIG. 5F).

次に、層間絶縁膜１６に種々のコンタクトホールをドライエッチングにより形成する（
図６Ａ）。コンタクトホールには、表示領域３のＴＦＴのソース領域、ドレイン領域をそ
れぞれ露出させるコンタクトホール１７、１８と、周縁領域４の第１導電部材２５の端部
表面を露出させる第２コンタクトホール２８と、回路形成領域５Ａ、５Ｂのそれぞれの半
導体層２９、３０のソース領域、ドレイン領域を露出させるコンタクトホール３６ａ、３
６ｂ、３７ａ及び３８ｂが含まれる。なお、これらのコンタクトホールはゲート絶縁膜１
４及び層間絶縁膜１６を同時に貫通するものであり、周縁領域４の第２コンタクトホール
２８は層間絶縁膜１６のみを貫通するものであるが、第２コンタクトホール２８の形成時
には金属薄膜である第１導電部材２５がエッチングストッパーとなるため、これらの同時
形成が可能となる。この際、層間絶縁膜１６の膜厚は６０００〜７０００Å程度であって
かなり厚いが、層間絶縁膜１６の膜厚にばらつきがあっても、第１導電部材２５の膜厚を
厚くすることができるため、第１導電部材２５がドライエッチングにより消失する心配は
ない。 Next, various contact holes are formed in the interlayer insulating film 16 by dry etching (
FIG. 6A). The contact holes include contact holes 17 and 18 that expose the source region and drain region of the TFT in the display region 3, respectively, and a second contact hole 28 that exposes the end surface of the first conductive member 25 in the peripheral region 4; Contact holes 36a, 3a exposing the source and drain regions of the respective semiconductor layers 29, 30 in the circuit forming regions 5A, 5B.
6b, 37a and 38b are included. These contact holes are formed in the gate insulating film 1.
4 and the interlayer insulating film 16, and the second contact hole 28 in the peripheral region 4 penetrates only the interlayer insulating film 16. However, when the second contact hole 28 is formed, the second contact hole 28 is a metal thin film. Since one conductive member 25 serves as an etching stopper, these can be formed simultaneously. At this time, the film thickness of the interlayer insulating film 16 is about 6000 to 7000 mm and is quite thick. However, even if the film thickness of the interlayer insulating film 16 varies, the film thickness of the first conductive member 25 can be increased. Therefore, there is no concern that the first conductive member 25 disappears due to dry etching.

また、ここでのドライエッチングとしては、図５Ａで示した第１コンタクトホール２７
の形成と同じく例えば、ＳＦ_６／ＣＨＦ_３（又はＣＨＦ系の高次ガスであるＣ_２ＨＦ_５等
）又はＳＦ_６／Ｃ_４Ｆ_８＋Ｈ_２を用いたＲＩＥ、ＩＣＰ−ＲＩＥ等が用いられる。これに
より、これらのコンタクトホールの側壁のテーパ角も６０度以上に維持することが可能と
なる。 As the dry etching here, the first contact hole 27 shown in FIG. 5A is used.
For example, RIE or ICP-RIE using SF ₆ / CHF ₃ (or C ₂ HF ₅ which is a CHF-based higher gas) or SF ₆ / C ₄ F ₈ + H ₂ is used. As a result, the taper angle of the side walls of these contact holes can be maintained at 60 degrees or more.

次に、Ｍｏ／Ａｌ／Ｍｏからなる３層構造の金属膜を基板表面にスパッタリングにより
形成し、これをフォトリソグラフィ法によりパターニング形成する（図６Ｂ）。これによ
り、信号線や引き回し配線と同時に、表示領域３においてはコンタクトホール１７を経て
信号線と電気的に接続されたソース電極Ｓ（１９）及びコンタクトホール１８を経てドレ
イン領域と電気的に接続されたドレイン電極Ｄ（２０）が形成され、周縁領域４において
は第２コンタクトホール２８を経て第１導電部材２５及び引き回し配線と電気的に接続さ
れた第２導電部材２６が形成される。そのため、遮光膜１１と引き回し配線とが電気的に
接続されているので、遮光膜１１への帯電が抑制されるようになる。併せて、回路形成領
域５Ａ、５Ｂにおいては、各コンタクトホール３６ａ、３６ｂ、３７ａ及び３７ｂを経て
それぞれソース領域及びドレイン領域と電気的に接続されるＴＦＴのソース電極Ｓ、ドレ
イン電極Ｄが形成される（図６Ｂ）。 Next, a metal film having a three-layer structure made of Mo / Al / Mo is formed on the substrate surface by sputtering, and this is patterned by photolithography (FIG. 6B). Thus, simultaneously with the signal line and the lead-out wiring, in the display region 3, the source electrode S (19) electrically connected to the signal line through the contact hole 17 and the drain region through the contact hole 18 are electrically connected. The drain electrode D (20) is formed, and in the peripheral region 4, the second conductive member 26 electrically connected to the first conductive member 25 and the lead wiring through the second contact hole 28 is formed. Therefore, since the light shielding film 11 and the routing wiring are electrically connected, charging to the light shielding film 11 is suppressed. In addition, in the circuit forming regions 5A and 5B, the source electrode S and the drain electrode D of the TFT electrically connected to the source region and the drain region are formed through the contact holes 36a, 36b, 37a and 37b, respectively. (FIG. 6B).

次に、上述の層間絶縁膜１６の表面に形成された信号線等や第２導電部材２６等の導電
部材と共に層間絶縁膜１６の全面を被覆する窒化ケイ素からなるパッシベーション膜２１
をプラズマＣＶＤ法により形成し、更に、表示領域３のドレイン電極Ｄ（２０）の表面を
露出させるコンタクトホール２３ａを、ＲＩＥ、ＩＣＰ等のドライエッチングにより形成
する（図６Ｃ）。次いで、このコンタクトホール２３ａを被覆しないようにコンタクトホ
ール２３ｂが設けられた平坦化膜２２が形成される（図６Ｄ）。これにより、画素電極接
続用のコンタクトホール２３が形成される。なお、平坦化膜２２のコンタクトホール２３
ｂはアクリル樹脂やシロキサン等の感光性樹脂を露光することにより形成される。 Next, the passivation film 21 made of silicon nitride that covers the entire surface of the interlayer insulating film 16 together with the signal line formed on the surface of the interlayer insulating film 16 and the conductive member such as the second conductive member 26.
Then, a contact hole 23a exposing the surface of the drain electrode D (20) in the display region 3 is formed by dry etching such as RIE or ICP (FIG. 6C). Next, a planarizing film 22 provided with contact holes 23b so as not to cover the contact holes 23a is formed (FIG. 6D). Thereby, a contact hole 23 for connecting the pixel electrode is formed. The contact hole 23 of the planarizing film 22
b is formed by exposing a photosensitive resin such as an acrylic resin or siloxane.

更に、表示領域３において、ＩＴＯないしＩＺＯ等の透明導電性材料からなる画素電極
１５を平坦化膜２２の表面にスパッタリングにより形成する。これにより、画素電極１５
はコンタクトホール２３を経て表示領域３のドレイン電極Ｄ（２０）と電気的に接続され
、本発明に係る液晶表示パネルのアレイ基板ＡＲが完成する。 Further, in the display region 3, a pixel electrode 15 made of a transparent conductive material such as ITO or IZO is formed on the surface of the planarizing film 22 by sputtering. Thus, the pixel electrode 15
Is electrically connected to the drain electrode D (20) of the display region 3 through the contact hole 23, and the array substrate AR of the liquid crystal display panel according to the present invention is completed.

上記実施形態の液晶表示パネル１が、図７Ａ及び図７Ｂに示した従来の液晶表示パネル
１００Ａないし１００Ｂよりも優れた点は以下のとおりである。すなわち、本実施形態の
液晶表示パネル１においても、従来の液晶表示パネル１００Ａないし１００Ｂにおいても
、遮光膜１１ないし１０２と引き回し配線との間には、バッファ絶縁膜１２ないし１０３
、ゲート絶縁膜１４ないし１０５及び層間絶縁膜１６ないし１０７が介在されており、そ
の膜厚総計は１００００Å超となっている。図７Ａ及び図７Ｂに示した従来の液晶表示パ
ネル１００Ａないし１００Ｂにおいては、遮光膜１０２の真上には１００００Å超の深さ
のコンタクトホール１１７が形成されている。しかしながら、本実施形態の液晶表示パネ
ル１においては、遮光膜１１の真上に設けられるコンタクトホール２７は、膜厚３０００
〜５０００Åのバッファ絶縁膜１２と膜厚約１０００〜１５００Åのゲート絶縁膜１４の
合計４５００〜６５００Åの膜を貫通していればよいものである。 The liquid crystal display panel 1 of the above embodiment is superior to the conventional liquid crystal display panels 100A to 100B shown in FIGS. 7A and 7B as follows. That is, in both the liquid crystal display panel 1 of the present embodiment and the conventional liquid crystal display panels 100A to 100B, the buffer insulating films 12 to 103 are provided between the light shielding films 11 to 102 and the lead wiring.
The gate insulating films 14 to 105 and the interlayer insulating films 16 to 107 are interposed, and the total film thickness is over 10,000 mm. In the conventional liquid crystal display panels 100A to 100B shown in FIGS. 7A and 7B, a contact hole 117 having a depth of more than 10,000 mm is formed immediately above the light shielding film. However, in the liquid crystal display panel 1 of this embodiment, the contact hole 27 provided immediately above the light shielding film 11 has a film thickness of 3000.
It suffices to pass through a total of 4500 to 6500 の of the buffer insulating film 12 of ˜5000 と and the gate insulating film 14 of about 1000 to 1500 膜厚.

したがって、本実施形態の液晶表示パネル１においては、遮光膜１１としてＣｒよりも
反応性に富むＭｏを用いて形成しても、コンタクトホールのドライエッチング法による形
成の際に、下地層となる遮光膜１１が従来のもののように容易に消滅するといった事態を
抑制することができる。これにより、昨今のＣｒ環境問題や、Ｃｒ専用エッチング設備の
管理負担軽減、或いは遮光膜の端部がテーパ形状となることによるバッファ絶縁膜のカバ
レッジ不良発生防止等が可能となり、高詳細かつ遮光膜への帯電が良好に抑制された液晶
表示パネルを実現することが可能となる。そのため、本発明の液晶表示パネルは、トップ
ゲート型のＴＦＴが用いられた液晶プロジェクタや車載用ＨＵＤ等の小型の、高精細化さ
れた表示装置として最適なものとなる。 Therefore, in the liquid crystal display panel 1 of the present embodiment, even if the light shielding film 11 is formed using Mo, which is more reactive than Cr, the light shielding film serving as an underlayer when the contact hole is formed by the dry etching method. A situation in which the film 11 disappears easily as in the conventional case can be suppressed. As a result, it is possible to reduce the management burden of the recent Cr environmental problem, Cr dedicated etching equipment, or to prevent coverage failure of the buffer insulating film due to the end of the light shielding film having a tapered shape. It is possible to realize a liquid crystal display panel in which the charging to the substrate is satisfactorily suppressed. Therefore, the liquid crystal display panel of the present invention is optimal as a small, high-definition display device such as a liquid crystal projector using a top gate type TFT or an in-vehicle HUD.

１…液晶表示パネル２…第１透明基板３…表示領域４…周縁領域５…回路形成
領域６…外部回路実装用端子領域７…第１構造物８…第２透明基板９…第２構造
物１０…シール材１１…遮光膜１２…バッファ絶縁膜（第１絶縁膜）１３、２９
、３０…半導体層１４…ゲート絶縁膜（第２絶縁膜）１５…画素電極１６…層間絶
縁膜（第３絶縁膜）１７、１８、２３、３６、３７…コンタクトホール１９…ソース
電極Ｓ２０…ドレイン電極Ｄ２１…パッシベーション膜（第４絶縁膜）２２…平坦
化膜２４…補助容量線２５…第１導電部材２６…第２導電部材２７…第１コンタ
クトホール２８…第２コンタクトホール DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display panel 2 ... 1st transparent substrate 3 ... Display area 4 ... Peripheral area 5 ... Circuit formation area 6 ... External circuit mounting terminal area 7 ... 1st structure 8 ... 2nd transparent substrate 9 ... 2nd structure DESCRIPTION OF SYMBOLS 10 ... Sealing material 11 ... Light shielding film 12 ... Buffer insulating film (1st insulating film) 13, 29
30 ... Semiconductor layer 14 ... Gate insulating film (second insulating film) 15 ... Pixel electrode 16 ... Interlayer insulating film (third insulating film) 17, 18, 23, 36, 37 ... Contact hole 19 ... Source electrode S20 ... Drain electrode D21 ... Passivation film (fourth insulating film) 22 ... Flattening film 24 ... Auxiliary capacitance line 25 ... First conductive member 26 ... Second conductive member 27 ... First contact hole 28 ... Second contact hole

Claims

A pair of transparent substrates sandwiching the liquid crystal layer,
A light shielding film made of a metal thin film which is formed in a predetermined pattern determined in advance on one side of the surface of the transparent substrate before Symbol a pair,
A first insulating film formed on the surface of the light shielding film and the exposed surface of the pair of transparent substrates;
A semiconductor layer formed at a position corresponding to the light shielding film on the surface of the first insulating film;
A second insulating film covering the surface of the semiconductor layer and the exposed surface of the first insulating film ;
A gate electrode formed at a position corresponding to the semiconductor layer of the second insulating film;
A third insulating film covering the surface of the gate electrode and the exposed surface of the second insulating film;
A drain electrode and a source electrode electrically connected to the semiconductor layer through a metal wiring formed on the surface of the third insulating film and a contact hole formed in the third insulating film;
A fourth insulating film for forming the metal wiring, the drain electrode, a surface of the third insulating film, wherein are a source electrode and exposed,
A pixel electrode formed in an upper layer than the fourth insulating film and electrically connected to the drain electrode;
A liquid crystal display panel in which the light-shielding film and the metal wiring are electrically connected through at least contact holes formed in the first, second and third insulating films;
The light shielding film is made of molybdenum, and an electrical connection between the light shielding film and the metal wiring is electrically connected to the light shielding film through first contact holes formed in the first and second insulating films. A first conductive member connected and covered by the third insulating film, and a second conductive member electrically connected to the first conductive member through a second contact hole formed in the third insulating film Made by the member ,
The first conductive member is made of the same material as the gate electrode,
The liquid crystal display panel , wherein the second conductive member is made of the same material as the metal wiring, the drain electrode, and the source electrode .

The liquid crystal display panel according to claim 1, wherein at least molybdenum is used for the gate electrode, the drain electrode, the source electrode, the metal wiring, the first conductive member, and the second conductive member.

The liquid crystal display panel according to claim 1, wherein the semiconductor layer is made of low-temperature polysilicon.

  The manufacturing method of the liquid crystal display panel manufactured through the process of the following (1)-(9).
  (1) A light shielding film made of molybdenum formed in a predetermined pattern on the surface of one of the pair of transparent substrates sandwiching the liquid crystal layer, and the light shielding film and the exposed transparent substrate A first insulating film covering the surface of the first insulating film, a semiconductor layer for TFT formed on the surface of the first insulating film, and a second insulating film covering the surface of the semiconductor layer and the exposed first insulating film. Preparing a substrate having a film;
  (2) forming a first contact hole in the first insulating film and the second insulating film of the substrate obtained in the step by a dry etching method to expose a surface of the light shielding film;
  (3) forming a first conductive member electrically connected to the light shielding film through the first contact hole on the surface of the second insulating film, and forming a gate electrode at a position corresponding to the semiconductor layer; The process of
  (4) a step of covering a surface of the gate electrode, the first conductive member and the exposed first contact hole with a third insulating film;
  (5) Simultaneously dry-etching the second contact hole exposing the surface of the first conductive member and the contact hole exposing the source region and the drain region at positions corresponding to the semiconductor layer in the third insulating film. Forming by the method,
  (6) The second conductive member electrically connected to the first conductive member through the second contact hole and the source region and the drain region are electrically connected to the surface of the third insulating film, respectively. Forming source and drain electrodes and various wirings simultaneously,
  (7) forming a fourth insulating film that covers the surface of the second conductive member, the source electrode, the drain electrode, various wirings, and the exposed surface of the third insulating film;
  (8) forming a contact hole in the fourth insulating film at a position corresponding to the drain electrode;
  (9) A step of forming a pixel electrode electrically connected to the drain electrode through a contact hole formed in the fourth insulating film at least on the fourth insulating film.