JP4529170B2

JP4529170B2 - Thin film transistor, TFT substrate, and liquid crystal display device

Info

Publication number: JP4529170B2
Application number: JP2004027171A
Authority: JP
Inventors: 和美平田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-02-03
Filing date: 2004-02-03
Publication date: 2010-08-25
Anticipated expiration: 2024-02-03
Also published as: JP2005223015A

Description

本発明は、薄膜半導体デバイス、液晶表示装置、及び、それらの製造方法に関し、特に、薄膜半導体デバイスのリーク電流を低減できる薄膜半導体デバイスおよび液晶表示装置に関する。 The present invention relates to a thin film semiconductor device, a liquid crystal display device, and manufacturing methods thereof, and more particularly, to a thin film semiconductor device and a liquid crystal display device that can reduce leakage current of the thin film semiconductor device.

近年、ＯＡ（Office Automation）機器用表示装置として、液晶表示装置を用いた各種の表示装置の開発が行われている。各種の液晶表示装置のなかでも、能動素子である薄膜トランジスタ（ＴＦＴ）をスイッチング素子として使用するアクティブマトリクス型液晶表示装置では、走査線数が増加した場合であっても、コントラストや応答速度があまり低下しないという利点がある。このため、高品位のＯＡ機器用表示装置やハイビジョンＴＶ用表示装置には、アクティブマトリクス型液晶表示装置が用いられることが多い。また、アクティブマトリクス型液晶表示装置を、プロジェクタ等の投射型表示装置のライトバルブとして使用した場合には、大画面表示が容易に得られるという利点がある。 In recent years, various display devices using liquid crystal display devices have been developed as display devices for OA (Office Automation) devices. Among various liquid crystal display devices, in an active matrix liquid crystal display device using a thin film transistor (TFT), which is an active element, as a switching element, the contrast and response speed are greatly reduced even when the number of scanning lines is increased. There is an advantage of not. For this reason, active matrix liquid crystal display devices are often used for high-quality OA equipment display devices and high-definition TV display devices. Further, when the active matrix type liquid crystal display device is used as a light valve of a projection type display device such as a projector, there is an advantage that a large screen display can be easily obtained.

液晶表示装置を、投射型表示装置のライトバルブとして使用する場合には、液晶表示装置は、光源と、光源からの光を投射する光学系との間に配置される。このとき、液晶表示装置は、光源が液晶表示装置の対向基板側に、光学系が液晶表示装置の薄膜半導体デバイス・アレイ基板（ＴＦＴ基板）側になるように配置される。液晶表示装置は、光源から入射する比較的高輝度の光のうち、光学系側に透過する光の強度を、画面情報に基づいて制御する。より詳細には、液晶表示装置は、薄膜トランジスタをスイッチング駆動し、画素ごとに液晶層に印加する電界を制御して各画素の透過率を変化させることで、透過光の強度を調整する。液晶表示装置を通過した光は、レンズなどで構成された投影用の光学系を介して拡大投影される。 When the liquid crystal display device is used as a light valve of a projection display device, the liquid crystal display device is disposed between a light source and an optical system that projects light from the light source. At this time, the liquid crystal display device is arranged such that the light source is on the counter substrate side of the liquid crystal display device and the optical system is on the thin film semiconductor device array substrate (TFT substrate) side of the liquid crystal display device. The liquid crystal display device controls the intensity of light transmitted to the optical system side out of relatively high-luminance light incident from the light source based on the screen information. More specifically, the liquid crystal display device adjusts the intensity of transmitted light by switching the thin film transistor and controlling the electric field applied to the liquid crystal layer for each pixel to change the transmittance of each pixel. The light that has passed through the liquid crystal display device is magnified and projected through a projection optical system that includes a lens or the like.

通常、アクティブマトリクス型液晶表示装置では、アモルファスシリコン（amorphous silicon）や多結晶シリコンなどの半導体層が、薄膜トランジスタの活性層として使用される。この活性層に光が入射すると、光励起によるリーク電流（光リーク電流）が発生し、コントラストの低下などによって、液晶表示装置の表示性能が低下する。特に、アクティブマトリクス型液晶表示装置を、投影型表示装置のライトバルブとして用いる場合には、液晶表示装置には高輝度の光が入射するため、発生する光リーク電流による影響が大きくなる。また、この場合、液晶表示装置には、光源からの光だけでなく、投影用の光学系で反射した光も薄膜トランジスタの活性層に入射するため、光リーク電流による影響は一層大きくなる。近年では、投射型表示装置の小型化や高輝度化が進んでおり、ライトバルブとして使用される液晶表示装置に入射する光の輝度が増加する傾向にある。このため、光リーク電流の問題はより深刻なものとなっている。 Normally, in an active matrix liquid crystal display device, a semiconductor layer such as amorphous silicon or polycrystalline silicon is used as an active layer of a thin film transistor. When light is incident on the active layer, a leak current (light leak current) is generated by photoexcitation, and the display performance of the liquid crystal display device is degraded due to a decrease in contrast. In particular, when an active matrix type liquid crystal display device is used as a light valve of a projection type display device, high-intensity light is incident on the liquid crystal display device, so that the influence of the generated light leakage current is increased. In this case, not only the light from the light source but also the light reflected by the projection optical system is incident on the active layer of the thin film transistor, so that the influence of the light leakage current is further increased. In recent years, projection-type display devices have become smaller and have higher brightness, and the brightness of light incident on a liquid crystal display device used as a light valve tends to increase. For this reason, the problem of light leakage current has become more serious.

光リーク電流による影響を低減する技術として、例えば、特開２０００−３３８９０３号公報では、薄膜半導体デバイス・アレイ基板（ＴＦＴ基板）上に遮蔽膜を設けた構造において、
また、特開２００１−０３３７７１号公報、特開平０６−１６０８９９号公報、特開平１１−０８４４２２号公報に、薄膜トランジスタに入射する戻り光を遮光して、その光量を低減する技術が記載されている。 As a technique for reducing the influence of light leakage current, for example, in Japanese Patent Laid-Open No. 2000-338903, in a structure in which a shielding film is provided on a thin film semiconductor device array substrate (TFT substrate),
Japanese Patent Laid-Open Nos. 2001-033771, JP-A 06-160899, and JP-A 11-084422 describe techniques for shielding the return light incident on the thin film transistor and reducing the amount of light.

また、特願２００３−０２４４７３においては、光リークの低減のためには光の回り込みを抑制するために遮光膜と薄膜トランジスタの距離が短い方が良く、一方、遮光膜によるバックゲート効果の影響を避けるためには遮光膜と薄膜トランジスタの距離が長い方が良い、という、相反する案件に対する解決案として、以下のような提案がなされている。 In Japanese Patent Application No. 2003-024473, in order to reduce light leakage, it is preferable that the distance between the light shielding film and the thin film transistor is short in order to suppress the wraparound of light, while avoiding the influence of the back gate effect due to the light shielding film. For this purpose, the following proposal has been made as a solution to the conflicting case that a longer distance between the light shielding film and the thin film transistor is better.

タングステンシリサイド膜からなる第１遮光膜と、薄膜トランジスタの活性層との間に、アモルファスシリコン膜からなる光透過性を有しない第２遮光膜を配置し、その第２遮光膜の薄膜トランジスタの活性層に対向する表面部分のキャリア濃度を１０^１７atoms/cm³以下に設定することで、
（１）第２遮光膜と活性層の距離を短くして、第２遮光膜と活性層の間に入り込む光の量を減らし、また、入った光の一部はアモルファスシリコン膜で吸収して、活性に到達する光量を低減する
（２）薄膜トランジスタの活性層に対向する第２遮光膜の表面部分のキャリア濃度を１０^１７atoms/cm³以下と低く設定することで第１遮光膜および第２遮光膜によるバックゲート効果を低減させることにより、リーク電流を低く抑えることができ、かつ、遮光膜によるバックゲート効果を抑制して、薄膜トランジスタのスイッチング特性を良好にできる。 A non-light-transmitting second light-shielding film made of an amorphous silicon film is disposed between the first light-shielding film made of a tungsten silicide film and the active layer of the thin film transistor, and the second light-shielding film has an active layer of the thin film transistor. By setting the carrier concentration of the opposing surface portion to 10 ¹⁷ atoms / cm ³ or less,
(1) The distance between the second light-shielding film and the active layer is shortened to reduce the amount of light entering between the second light-shielding film and the active layer, and a part of the incident light is absorbed by the amorphous silicon film. (2) By setting the carrier concentration of the surface portion of the second light-shielding film facing the active layer of the thin film transistor to be as low as 10 ¹⁷ atoms / cm ³ or less, the first light-shielding film and the second light-shielding film By reducing the back gate effect due to the light shielding film, the leakage current can be kept low, and the back gate effect due to the light shielding film can be suppressed to improve the switching characteristics of the thin film transistor.

図５は、従来例の一実施形態例の液晶表示装置の薄膜トランジスタ付近を平面図として示し、図６は、図５のＡ−Ａ′断面を示している。以下、図５及び図６を参照して、アクティブマトリクス型液晶表示装置を構成する薄膜トランジスタ・アレイ基板（ＴＦＴ基板）３２の構造について詳述する。なお、図５及び図６では、ＴＦＴ基板３２に含まれる複数の薄膜トランジスタのうちの１つを示している。 FIG. 5 shows a plan view of the vicinity of a thin film transistor of a liquid crystal display device according to an embodiment of the prior art, and FIG. 6 shows a cross section taken along the line AA ′ of FIG. Hereinafter, the structure of the thin film transistor array substrate (TFT substrate) 32 constituting the active matrix liquid crystal display device will be described in detail with reference to FIGS. 5 and 6 show one of a plurality of thin film transistors included in the TFT substrate 32. FIG.

図５に示すように、ＴＦＴ基板３２は、マトリクス状に配置される複数の薄膜トランジスタ３３を有し、各薄膜トランジスタ３３は、互いに平行にＹ方向に沿って延びる複数のデータ線２８ａと、互いに平行にＸ方向に沿って延びる複数のゲート線２６ａとの交点付近に形成される。ゲート線２６ａは、キャリアがドープされたポリシリコン膜やシリサイド膜などからなり、データ線２８ａは、アルミニウム膜などからなる。ブラックマトリクス３４は、遮光性を有するクロム膜などからなり、ゲート線２６ａ、データ線２８ａ、及び、薄膜トランジスタ３３に空間的に重なるように形成される。画素領域３１は、ゲート線２６ａとデータ線２８ａとによって（ブラックマトリクス３４によって）区画され、画素領域３１には、透明電極からなる、ほぼ矩形状の画素電極２３が配置される。 As shown in FIG. 5, the TFT substrate 32 has a plurality of thin film transistors 33 arranged in a matrix. Each thin film transistor 33 is parallel to a plurality of data lines 28a extending in the Y direction in parallel to each other. It is formed in the vicinity of the intersection with a plurality of gate lines 26a extending along the X direction. The gate line 26a is made of a polysilicon film doped with carriers, a silicide film, or the like, and the data line 28a is made of an aluminum film or the like. The black matrix 34 is made of a chromium film having a light shielding property or the like, and is formed so as to spatially overlap the gate line 26 a, the data line 28 a, and the thin film transistor 33. The pixel region 31 is partitioned by the gate line 26a and the data line 28a (by the black matrix 34), and the substantially rectangular pixel electrode 23 made of a transparent electrode is disposed in the pixel region 31.

図６に示すように、ＴＦＴ基板３２は、下層側から順次に積層された基板１、下地絶縁膜２、第１遮光膜３、第２遮光膜５、第２絶縁膜６、及び、活性層７を有する。また、活性層７の上層側に、ゲート絶縁膜１０と、ゲート電極１３と、第１層間絶縁膜１４と、ソース電極１５と、ドレイン電極１６と、第２層間絶縁膜１７と、下部電極１８と、容量絶縁膜１９と、上部電極２０と、第３層間絶縁膜２１と、平坦化膜２２と、画素電極２３とが形成される。 As shown in FIG. 6, the TFT substrate 32 includes a substrate 1, a base insulating film 2, a first light shielding film 3, a second light shielding film 5, a second insulating film 6, and an active layer that are sequentially stacked from the lower layer side. 7 Further, on the upper layer side of the active layer 7, the gate insulating film 10, the gate electrode 13, the first interlayer insulating film 14, the source electrode 15, the drain electrode 16, the second interlayer insulating film 17, and the lower electrode 18. Then, the capacitor insulating film 19, the upper electrode 20, the third interlayer insulating film 21, the planarizing film 22, and the pixel electrode 23 are formed.

下地絶縁膜２は、酸化シリコンからなり、高歪点ガラス基板からなる基板１上の全面に形成される。第１遮光膜３は、導電性を有し、光を反射するタングステンシリサイドからなり、基板１側から入射する光を遮断する。第１遮光膜３は、図５に示すように、データ線２８ａに対応する領域３ａ、ゲート線２６ａに対応する領域３ｂ、及び、薄膜トランジスタ３３に対応する領域３ｃに形成される。第１遮光膜３は、薄膜トランジスタ３３に対応する領域３ｃの下層側では、Ｘ方向に関して活性層７に重なる領域に、或いは、活性層７よりも少し広めの領域に形成される。 The base insulating film 2 is made of silicon oxide and is formed on the entire surface of the substrate 1 made of a high strain point glass substrate. The first light shielding film 3 has conductivity and is made of tungsten silicide that reflects light, and blocks light incident from the substrate 1 side. As shown in FIG. 5, the first light-shielding film 3 is formed in a region 3a corresponding to the data line 28a, a region 3b corresponding to the gate line 26a, and a region 3c corresponding to the thin film transistor 33. The first light-shielding film 3 is formed on the lower layer side of the region 3 c corresponding to the thin film transistor 33 in a region overlapping with the active layer 7 in the X direction or a region slightly wider than the active layer 7.

第２遮光膜５は、非光透過性を有し、光の吸収が可能なアモルファスシリコンからなり、図５に示すように、ゲート線２６ａに対応する領域５ａ、及び、薄膜トランジスタ３３に対応する領域５ｂに形成される。第２遮光膜５は、薄膜トランジスタ３３に対応する領域の下層側では、Ｘ方向に関して活性層７に重なる領域に、或いは、活性層７よりも少し広めの領域に形成される。また、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度は、１０^１７atoms/cm³以下に設定される。第２遮光膜５は、第１遮光膜３と空間的に重なるように、或いは、第１遮光膜３よりも内側に入るように配置される。第２絶縁膜６は、酸化シリコンからなり、第２遮光膜５と活性層７との間に、１５０ｎｍ程度の膜厚で形成される。 The second light-shielding film 5 is made of amorphous silicon that is non-light transmissive and capable of absorbing light, and as shown in FIG. 5, a region 5a corresponding to the gate line 26a and a region corresponding to the thin film transistor 33 5b. On the lower layer side of the region corresponding to the thin film transistor 33, the second light shielding film 5 is formed in a region overlapping the active layer 7 in the X direction or a region slightly wider than the active layer 7. Further, the carrier concentration of the surface portion of the second light shielding film 5 facing the active layer 7 is set to 10 ¹⁷ atoms / cm ³ or less. The second light shielding film 5 is disposed so as to spatially overlap the first light shielding film 3 or to enter inside the first light shielding film 3. The second insulating film 6 is made of silicon oxide and is formed between the second light shielding film 5 and the active layer 7 with a film thickness of about 150 nm.

活性層７は、第２絶縁膜６上に形成され、薄膜トランジスタ３３（図５）の活性層を構成する。活性層７のＸ方向の両端では、中央部に比して、Ｙ方向の幅が広く形成される。活性層７のＸ方向の一端付近には、キャリア濃度が高く設定されるソース領域８が形成され、Ｘ方向の他端付近には、キャリア濃度が高く設定されるドレイン領域９が形成される。ソース領域８は、第１データ線２８ａと空間的に重なるように配置され（図５）、アルミニウムシリコンからなるソース電極１５（コンタクトホール２９ａ）を介して、第１データ線２８ａと接続する。ドレイン領域９は、第２データ線２８ｂと空間的に重なるように配置され（図５）、アルミニウムシリコンからなるドレイン電極１６（コンタクトホール２９ｂ）を介して、第２データ線２８ｂと接続する。 The active layer 7 is formed on the second insulating film 6 and constitutes an active layer of the thin film transistor 33 (FIG. 5). At both ends in the X direction of the active layer 7, the width in the Y direction is wider than that in the center. A source region 8 having a high carrier concentration is formed near one end of the active layer 7 in the X direction, and a drain region 9 having a high carrier concentration is formed near the other end in the X direction. The source region 8 is disposed so as to spatially overlap the first data line 28a (FIG. 5), and is connected to the first data line 28a through the source electrode 15 (contact hole 29a) made of aluminum silicon. The drain region 9 is disposed so as to spatially overlap the second data line 28b (FIG. 5), and is connected to the second data line 28b via the drain electrode 16 (contact hole 29b) made of aluminum silicon.

活性層７上には、酸化シリコンからなるゲート絶縁膜１０が形成され、ゲート絶縁膜１０上には、活性層７のＸ方向に関して中央付近に、タングステンシリサイドからなるゲート電極１３が形成される。ソース領域８とゲート電極の直下のチャネル領域２７との間には低濃度キャリア領域１１が形成され、ドレイン領域９とチャネル領域２７との間には別の低濃度キャリア領域１２が形成される。チャネル領域２７は、ゲート線２６ａから突き出した配線２６ｂと空間的に重なるように配置され（図５）、ゲート電極１３とゲート線２６（２６ａおよび２６b）とは、コンタクトホールを介して接続される。ゲート絶縁膜１０上及びゲート電極１３上には、酸化シリコンからなる第１層間絶縁膜１４が形成される。 A gate insulating film 10 made of silicon oxide is formed on the active layer 7, and a gate electrode 13 made of tungsten silicide is formed on the gate insulating film 10 near the center in the X direction of the active layer 7. A low concentration carrier region 11 is formed between the source region 8 and the channel region 27 immediately below the gate electrode, and another low concentration carrier region 12 is formed between the drain region 9 and the channel region 27. The channel region 27 is disposed so as to spatially overlap the wiring 26b protruding from the gate line 26a (FIG. 5), and the gate electrode 13 and the gate lines 26 (26a and 26b) are connected via a contact hole. . A first interlayer insulating film 14 made of silicon oxide is formed on the gate insulating film 10 and the gate electrode 13.

第２層間絶縁膜１７は、窒化シリコンからなり、第１層間絶縁膜１４、ソース電極１５、及び、ドレイン電極１６上に形成される。第２層間絶縁膜１７上には、クロムと微結晶化シリコンとの積層からなる下部電極１８が形成される。下部電極１８の上部には、窒化シリコンからなる容量絶縁膜１９が形成され、その容量絶縁膜１９上には、チタン、アルミニウムシリコン、及び、微結晶化シリコンの積層からなる上部電極２０が形成される。上部電極２０は、第２データ線２８ｂ（図５）を介してドレイン電極１６に接続される。上部電極１０と下部電極１８とは、容量絶縁膜１９を挟んで対向し、画素容量を構成する。上部電極２０上には、窒化シリコンからなる第３層間絶縁膜２１が形成される。 The second interlayer insulating film 17 is made of silicon nitride and is formed on the first interlayer insulating film 14, the source electrode 15, and the drain electrode 16. On the second interlayer insulating film 17, a lower electrode 18 made of a laminate of chromium and microcrystalline silicon is formed. A capacitive insulating film 19 made of silicon nitride is formed on the lower electrode 18, and an upper electrode 20 made of a laminate of titanium, aluminum silicon, and microcrystalline silicon is formed on the capacitive insulating film 19. The The upper electrode 20 is connected to the drain electrode 16 via the second data line 28b (FIG. 5). The upper electrode 10 and the lower electrode 18 are opposed to each other with the capacitor insulating film 19 interposed therebetween, and constitute a pixel capacitor. A third interlayer insulating film 21 made of silicon nitride is formed on the upper electrode 20.

平坦化膜２２は、アクリル樹脂からなり、第３層間絶縁膜２１上に形成される。平坦化膜２２は、薄膜半導体デバイス・アレイ基板３２の表面の平坦性を高める。 The planarizing film 22 is made of acrylic resin and is formed on the third interlayer insulating film 21. The planarization film 22 improves the flatness of the surface of the thin film semiconductor device array substrate 32.

画素電極２３は、ＩＴＯ（インジウム−錫酸化物）からなり、画素領域３１（図５）に形成される透明電極として構成される。画素電極２３は、平坦化膜２２上に形成され、コンタクトホールを介して上部電極２０と接続する。液晶表示装置では、図示しない液晶に印加される電界を、画素電極２３に与える電位を変化させることで制御し、基板１側（光源側）からの光の透過量が制御される。 The pixel electrode 23 is made of ITO (indium-tin oxide) and is configured as a transparent electrode formed in the pixel region 31 (FIG. 5). The pixel electrode 23 is formed on the planarizing film 22 and is connected to the upper electrode 20 through a contact hole. In the liquid crystal display device, the electric field applied to the liquid crystal (not shown) is controlled by changing the potential applied to the pixel electrode 23, and the amount of light transmitted from the substrate 1 side (light source side) is controlled.

また、このような構造の薄膜トランジスタを作製する上では、第１遮光膜３の電位を制御するために電気的な接続が必要であり、模式的には図７に示すような構造になる。即ち、活性層７から離れた位置で第１遮光膜３と遮光電極７３が遮光コンタクトホール７０を介して接続される。なお、遮光コンタクトホール７０は複数の薄膜トランジスタに対して共用されるものであって、例えば、図５において１画素が示されているが、実際には隣り合う画素により、第１遮光膜３はＸ方向に延びており、画素アレイの終端部において遮光コンタクトホール７０が１箇所形成され、このＸ方向の１ラインがＹ方向に繰り返される。 In order to manufacture the thin film transistor having such a structure, electrical connection is necessary to control the potential of the first light-shielding film 3, and the structure schematically shown in FIG. That is, the first light shielding film 3 and the light shielding electrode 73 are connected via the light shielding contact hole 70 at a position away from the active layer 7. Note that the light shielding contact hole 70 is shared by a plurality of thin film transistors. For example, one pixel is shown in FIG. 5, but the first light shielding film 3 is actually made of X by an adjacent pixel. One light shielding contact hole 70 is formed at the end of the pixel array, and one line in the X direction is repeated in the Y direction.

このような構造において、第１遮光膜３と遮光電極７３とを接続する方法としては、例えば図８のような方法がとられる。図８には第１遮光膜３と遮光電極７３が接続されるまでの工程を示す。 In such a structure, as a method of connecting the first light shielding film 3 and the light shielding electrode 73, for example, a method as shown in FIG. FIG. 8 shows a process until the first light shielding film 3 and the light shielding electrode 73 are connected.

まず、図８（ａ）に示すように、透明絶縁物からなる基板１に下地絶縁膜２、第１遮光膜３および第２遮光膜５が形成され、続いて第２絶縁膜６、活性層７およびゲート絶縁膜１０が形成され、さらにゲート電極１３が形成され、図示しないソース領域１５およびドレイン領域１６が形成され、続いて第１層間膜１４が形成された後に、フォトレジスト９１をマスクに第１層間膜１４、ゲート絶縁膜１０および第２絶縁膜６をエッチングし、続いて第２遮光膜５をエッチングして第１遮光膜３の界面までエッチングすることで遮光コンタクトホール７０が形成される。 First, as shown in FIG. 8A, a base insulating film 2, a first light shielding film 3, and a second light shielding film 5 are formed on a substrate 1 made of a transparent insulator, followed by a second insulating film 6, an active layer. 7 and the gate insulating film 10 are formed, the gate electrode 13 is formed, the source region 15 and the drain region 16 (not shown) are formed, and then the first interlayer film 14 is formed, and then the photoresist 91 is used as a mask. The first interlayer film 14, the gate insulating film 10 and the second insulating film 6 are etched, and then the second light shielding film 5 is etched to the interface of the first light shielding film 3, thereby forming the light shielding contact hole 70. The

次に、図８（ｂ）に示すように、例えばアルミニウムを５００ｎｍ厚に成膜した後、フォトリフォグラフィおよびエッチングを用いて遮光電極７３が形成される。 Next, as shown in FIG. 8B, for example, aluminum is deposited to a thickness of 500 nm, and then a light-shielding electrode 73 is formed using photolithography and etching.

しかしながら、このような構造においては、遮光コンタクトホール７０を形成する際に、第２遮光膜５をエッチングして第１遮光膜３との界面でエッチングを停止させることが難しく、第１遮光膜３の電位を安定させることが困難になるという問題がある。 However, in such a structure, when the light shielding contact hole 70 is formed, it is difficult to etch the second light shielding film 5 and stop the etching at the interface with the first light shielding film 3. There is a problem that it becomes difficult to stabilize the potential of the first electrode.

これは、第２遮光膜５がキャリア濃度を１０^１７atoms/cm³以下とするため高抵抗アモルファスシリコンからなり、第１遮光膜３が約８０％のシリコンを含むタングステンシリサイド膜からなっていることに起因している。遮光コンタクトホール７０を形成する場合においては、第１遮光膜３と第２遮光膜５のそれぞれの膜に含まれるシリコン量の比率が近いため、例えば、ＣＦ₄とＯ_２のガス比を４：１とし、ガス圧を６Ｐａ、エッチングパワーを５００ｗとしてエッチングを行うと、選択比が約１となって、図９に示すように、第１遮光膜３の表面で止まらずに、第１遮光膜３の底部までエッチングされやすい。このため、遮光コンタクトホール直下に安定して第１遮光膜３を残すことができず、第１遮光膜３の電位を安定させることが困難になるという問題がある。 This is because the second light-shielding film 5 is made of high-resistance amorphous silicon because the carrier concentration is 10 ¹⁷ atoms / cm ³ or less, and the first light-shielding film 3 is made of a tungsten silicide film containing about 80% silicon. Due to In the case of forming the light shielding contact hole 70, since the ratio of the silicon amount contained in each of the first light shielding film 3 and the second light shielding film 5 is close, for example, the gas ratio of CF ₄ and O ₂ is set to 4: When the etching is performed with a gas pressure of 6 Pa and an etching power of 500 w, the selectivity is about 1, and the first light shielding film does not stop on the surface of the first light shielding film 3 as shown in FIG. 3 is easily etched to the bottom. For this reason, there is a problem that the first light shielding film 3 cannot be stably left immediately below the light shielding contact hole, and it becomes difficult to stabilize the potential of the first light shielding film 3.

また、通常エッチング装置内では、場所によりエッチングレートのばらつきが存在するため、エッチングする基板の面内方向でのエッチング量がばらつき、このために第１遮光膜３が完全に除去されてしまうという不良が発生しやすいという問題もある。 Further, in the normal etching apparatus, since there is a variation in etching rate depending on the location, the amount of etching in the in-plane direction of the substrate to be etched varies, so that the first light shielding film 3 is completely removed. There is also a problem that is likely to occur.

特開２０００−３３８９０３号公報JP 2000-338903 A 特開２００１−０３３７７１号公報JP 2001-033771 A 特開平０６−１６０８９９号公報Japanese Patent Laid-Open No. 06-160899 特開平１１−０８４４２２号公報Japanese Patent Laid-Open No. 11-084422 特願２００３−０２４４７３号公報Japanese Patent Application No. 2003-024473

本発明は、薄膜トランジスタのチャネル領域に入射する光を抑えるための第１遮光膜および第２遮光膜からなる積層遮光膜を用いた薄膜トランジスタにおいて、第１遮光膜に良好な電気的接続が得られるコンタクト構造を提供して、薄膜トランジスタの光リーク電流を低減でき、かつ、遮光膜によるバックゲート効果が薄膜トランジスタに与える影響を低く抑えることができる薄膜トランジスタ、ＴＦＴ基板、及び、液晶表示装置を提供することを目的とする。 The present invention relates to a thin film transistor using a laminated light-shielding film composed of a first light-shielding film and a second light-shielding film for suppressing light incident on a channel region of the thin-film transistor, and a contact capable of obtaining good electrical connection to the first light-shielding film. An object is to provide a thin film transistor, a TFT substrate, and a liquid crystal display device that can reduce the light leakage current of the thin film transistor and suppress the influence of the back gate effect due to the light shielding film on the thin film transistor by providing the structure. And

以下に、［発明を実施するための最良の形態］で使用する符号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problems will be described using the reference numerals used in [Best Mode for Carrying Out the Invention] in parentheses. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and the description of [Best Mode for Carrying Out the Invention]. It should not be used to interpret the technical scope of the invention described in “

本発明の薄膜トランジスタは、導電性の第１遮光膜（３）によって遮光される活性層（７）を有し、第１遮光膜（３）と活性層（７）との間に第１遮光膜（３）に接して第２遮光膜（５）を有し、第２遮光膜（５）の活性層（７）に対向する表面部分のキャリア濃度が１０^１７atoms/cm³以下であることを特徴とする薄膜トランジスタであって、第１遮光膜（３）と電気的接続をするための低抵抗層（５１）を第２遮光膜（５）の一部に有し、低抵抗層（５１）の上部に遮光コンタクトホール（７０）を有していることを特徴とする薄膜トランジスタ。 The thin film transistor of the present invention has an active layer (7) shielded by the conductive first light shielding film (3), and the first light shielding film between the first light shielding film (3) and the active layer (7). (2) having a second light-shielding film (5) in contact with it, and the carrier concentration of the surface portion of the second light-shielding film (5) facing the active layer (7) being 10 ¹⁷ atoms / cm ³ or less. A thin film transistor characterized by having a low resistance layer (51) for electrical connection with the first light shielding film (3) as a part of the second light shielding film (5), and the low resistance layer (51) A thin film transistor having a light-shielding contact hole (70) on the top of the thin film transistor.

また、本発明の薄膜トランジスタは、導電性の第１遮光膜（３）によって遮光される活性層（７）を有し、第１遮光膜（３）と活性層（７）との間に第２遮光膜（５）を有し、第１遮光膜（３）と電気的接続をするための低抵抗層（５１）を第２遮光膜（５）の一部に有し、低抵抗層（５１）の上部に遮光コンタクトホール（７０）を有し、該第２遮光膜（５）の活性層（７）に対向する表面部分の電界強度が、第１遮光膜（３）に対向する表面部分の電界強度の８０％以下としたことを特徴とする。 In addition, the thin film transistor of the present invention has an active layer (7) shielded by the conductive first light-shielding film (3), and a second layer between the first light-shielding film (3) and the active layer (7). The light-shielding film (5) has a low-resistance layer (51) for electrical connection with the first light-shielding film (3) as part of the second light-shielding film (5), and the low-resistance layer (51 ) Has a light shielding contact hole (70) above the surface portion of the second light shielding film (5) facing the active layer (7) and the electric field strength of the surface portion facing the first light shielding film (3). It is characterized by being 80% or less of the electric field strength.

また、本発明の薄膜トランジスタは、第２遮光膜（５）と活性層（７）との間の距離が１００〜３５０ｎｍであることを特徴とする、請求項２に記載の薄膜トランジスタ。 The thin film transistor according to claim 2, wherein the distance between the second light-shielding film (5) and the active layer (7) is 100 to 350 nm.

また、本発明の薄膜トランジスタは、活性層（７）は、ソース領域（８）とチャネル領域（２７）との間、及び、ドレイン領域（９）とチャネル領域（２７）との間に、ソース領域（８）及びドレイン領域（９）と同じ導電型で且つソース領域（８）及びドレイン領域（９）よりも不純物濃度が低い低濃度キャリア領域（１１），（１２）を有し、第２遮光膜（５）は、チャネル領域（２７）及び低濃度キャリア領域（１１），（１２）と、平面的に重なり合う部分を有することを特徴とする、請求項１から３の何れかに記載の薄膜トランジスタ。 In the thin film transistor of the present invention, the active layer (7) has a source region between the source region (8) and the channel region (27) and between the drain region (9) and the channel region (27). (8) and drain region (9) having the same conductivity type and having a lower concentration carrier region (11), (12) having a lower impurity concentration than the source region (8) and drain region (9), The thin film transistor according to any one of claims 1 to 3, characterized in that the film (5) has a channel region (27) and low-concentration carrier regions (11), (12) and a portion overlapping in a plane. .

また、本発明の薄膜トランジスタは、第２遮光膜（５）が、半導体膜であることを特徴とする、請求項１から４の何れかに記載の薄膜トランジスタ。 5. The thin film transistor according to claim 1, wherein the second light-shielding film (5) is a semiconductor film.

また、本発明の薄膜トランジスタは、第２遮光膜（５）が光吸収性を有することを特徴とする、請求項１から４の何れかに記載の薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 4, wherein the second light-shielding film (5) has light absorption.

また、本発明のＴＦＴ基板は、光透過性の基板（１）と、基板上に形成された複数の薄膜トランジスタから成るトランジスタアレイと、基板（１）と薄膜トランジスタとの間に配設された導電性の第１遮光膜（３）とを備えるＴＦＴ基板において、第１遮光膜（３）によって遮光される活性層（７）を有し、第１遮光膜（３）と活性層（７）との間に第１遮光膜（３）に接して第２遮光膜（５）を有し、第２遮光膜（５）の、活性層（７）に対向する表面部分のキャリア濃度が１０^１７atoms/cm³以下であって、第１遮光膜（３）と電気的接続をするための低抵抗層（５１）を第２遮光膜（５）の一部に有し、低抵抗層（５１）の上部に遮光コンタクトホール（７０）を有していることを特徴とする。 The TFT substrate of the present invention includes a light-transmitting substrate (1), a transistor array composed of a plurality of thin film transistors formed on the substrate, and a conductive material disposed between the substrate (1) and the thin film transistors. The TFT substrate having the first light-shielding film (3) has an active layer (7) shielded by the first light-shielding film (3), and includes the first light-shielding film (3) and the active layer (7). There is a second light-shielding film (5) in contact with the first light-shielding film (3) between them, and the carrier concentration of the surface portion of the second light-shielding film (5) facing the active layer (7) is 10 ¹⁷ atoms / a cm ^{3 or} less, a low-resistance layer to the first light-shielding film and (3) electrical connections (51) to a portion of the second light-shielding film (5), the low-resistance layer (51) The light-shielding contact hole (70) is provided on the upper part.

また、本発明のＴＦＴ基板は、複数の薄膜トランジスタのそれぞれに対応して画素電極（２３）を備え、画素電極（２３）は対応する薄膜トランジスタによって駆動されることを特徴とする、請求項７に記載のＴＦＴ基板。 The TFT substrate of the present invention includes a pixel electrode (23) corresponding to each of the plurality of thin film transistors, and the pixel electrode (23) is driven by the corresponding thin film transistor. TFT substrate.

また、本発明のＴＦＴ基板は、画素電極（２３）に並列に画素容量が接続されることを特徴とする、請求項８に記載のＴＦＴ基板。 9. The TFT substrate according to claim 8, wherein the TFT substrate of the present invention has a pixel capacitor connected in parallel to the pixel electrode (23).

また、本発明のＴＦＴ基板は、複数の薄膜トランジスタとは別の薄膜トランジスタを備え、該別の薄膜トランジスタには第１遮光膜（３）及び第２遮光膜（５）の何れもが配設されないことを特徴とする請求項７又は８に記載のＴＦＴ基板。 Further, the TFT substrate of the present invention includes a thin film transistor different from the plurality of thin film transistors, and neither the first light shielding film (3) nor the second light shielding film (5) is disposed on the other thin film transistor. The TFT substrate according to claim 7 or 8, characterized in that

また、本発明の液晶表示装置は、請求項７〜１０の何れかに記載のＴＦＴ基板と、該ＴＦＴ基板に対向して配設される対向基板と、ＴＦＴ基板と対向基板との間に配設された液晶層とを備えることを特徴とする。 A liquid crystal display device according to the present invention is disposed between the TFT substrate according to any one of claims 7 to 10, a counter substrate disposed to face the TFT substrate, and the TFT substrate and the counter substrate. And a liquid crystal layer provided.

このようにして作製された液晶ディスプレイ用ＴＦＴ基板であれば、
タングステンシリサイドからなる第１遮光膜の上部にアモルファスシリコンからなる第２遮光膜積層された遮光膜においても、第２遮光膜をエッチングする工程が無いため、従来例の第２遮光膜のエッチングの際に第１遮光膜もエッチングされるという問題が解消され、第１遮光膜の電気的接続も第２遮光膜の低抵抗層を介することで容易に行うことができる。従って、第１遮光膜によりＴＦＴ基板の外部からの遮光が図れ、かつ、第２遮光膜と薄膜トランジスタ底部の距離を適切に設定することで、ＴＦＴ基板内に進入した光の低減が図れるので、光リークが低減した薄膜トランジスタを得ることができる。また、第２遮光膜と薄膜トランジスタ底部の距離を適切に設定することで、遮光膜によるバックゲート効果の影響を低く抑えることができ、スイッチング特性が良好な薄膜トランジスタを作製できる。 If it is a TFT substrate for a liquid crystal display manufactured in this way,
Even in the light shielding film in which the second light shielding film made of amorphous silicon is stacked on the first light shielding film made of tungsten silicide, there is no step of etching the second light shielding film. In addition, the problem that the first light-shielding film is also etched is solved, and electrical connection of the first light-shielding film can be easily performed through the low resistance layer of the second light-shielding film. Therefore, light from the outside of the TFT substrate can be shielded by the first light shielding film, and light entering the TFT substrate can be reduced by appropriately setting the distance between the second light shielding film and the bottom of the thin film transistor. A thin film transistor with reduced leakage can be obtained. Further, by appropriately setting the distance between the second light-shielding film and the bottom of the thin film transistor, the influence of the back gate effect by the light-shielding film can be suppressed low, and a thin film transistor with favorable switching characteristics can be manufactured.

従来の問題を解消するために、本発明においては、第２遮光膜をエッチングする工程を行わず、かつ、第２遮光膜に低抵抗層を有することで第１遮光膜と電気的接続を図ることを特徴とする。 In order to solve the conventional problem, in the present invention, the step of etching the second light shielding film is not performed, and a low resistance layer is provided in the second light shielding film, thereby achieving electrical connection with the first light shielding film. It is characterized by that.

以下、図面を参照し、本発明の実施形態に基づいて、本発明を更に詳細に説明する。 Hereinafter, the present invention will be described in more detail based on embodiments of the present invention with reference to the drawings.

（第１の実施の形態）
まず、図１Ａに示すように、透明絶縁物からなる基板１に例えば膜厚２００ｎｍの酸化シリコンを成膜して下地絶縁膜２を形成し、続いて例えば１００ｎｍ膜厚のタングステンシリサイド（ＷＳｉ）膜および５０ｎｍ膜厚のアモルファスシリコン（ａ−Ｓｉ）膜を連続して成膜した後、フォトリソグラフィおよびエッチングにより第１遮光膜３および第２遮光膜５を形成する。 (First embodiment)
First, as shown in FIG. 1A, for example, a silicon oxide film having a thickness of 200 nm is formed on a substrate 1 made of a transparent insulator to form a base insulating film 2, and then a tungsten silicide (WSi) film having a thickness of 100 nm, for example. After the amorphous silicon (a-Si) film having a thickness of 50 nm is continuously formed, the first light shielding film 3 and the second light shielding film 5 are formed by photolithography and etching.

次に、図１Ｂに示すように、フォトリソグラフィおよびイオンドーピングを用いて、第２遮光膜５に例えば不純物４０としてリンを用い、１×１０^１５／ｃｍ^２の注入量で第２遮光膜５に注入して低抵抗層５１を形成する。 Next, as shown in FIG. 1B, by using photolithography and ion doping, for example, phosphorus is used as the impurity 40 in the second light-shielding film 5 and the second light-shielding film 5 is implanted at an injection amount of 1 × 10 ¹⁵ / cm ^2. The low resistance layer 51 is formed by implantation.

続いて、図１Ｃに示すように、第２絶縁膜６を２００ｎｍで成膜した後、５０ｎｍ膜厚のシリコン層および２０ｎｍ膜厚の絶縁膜を連続して成膜した後、フォトリソグラフィおよびエッチングを用いて活性層７およびゲート絶縁膜１０を形成する。 Subsequently, as shown in FIG. 1C, after the second insulating film 6 is formed at a thickness of 200 nm, a silicon layer having a thickness of 50 nm and an insulating film having a thickness of 20 nm are successively formed, and then photolithography and etching are performed. The active layer 7 and the gate insulating film 10 are formed using them.

続いて、図１Ｄに示すようにフォトリソグラフィおよびイオンドーピングを用いて活性層７に例えば不純物４１としてリンを用い、１×１０^１５／ｃｍ^２の注入量で活性層７に注入してソース領域８およびドレイン領域９を形成する。 Subsequently, as shown in FIG. 1D, for example, phosphorus is used as the impurity 41 in the active layer 7 using photolithography and ion doping, and the source region 8 is implanted into the active layer 7 with an implantation amount of 1 × 10 ¹⁵ / cm ^2. And the drain region 9 is formed.

続いて、図１Ｅに示すように、例えば２０ｎｍ膜厚の第２ゲート絶縁膜６１を成膜する。さらに続けて例えば１５０ｎｍ膜厚のＷＳｉを成膜した後、フォトリフォグラフィおよびエッチングを用いてゲート電極１３を形成する。 Subsequently, as shown in FIG. 1E, a second gate insulating film 61 of, eg, a 20 nm-thickness is formed. Further, after, for example, a WSi film having a thickness of 150 nm is formed, the gate electrode 13 is formed using photolithography and etching.

続いて、図１Ｆに示すように、例えば４００ｎｍ膜厚の第１層間絶縁膜１４を成膜してフォトリフォグラフィおよびエッチングを用いて第１コンタクトホール７１および遮光コンタクトホール７０を形成する。 Subsequently, as shown in FIG. 1F, for example, a first interlayer insulating film 14 having a thickness of 400 nm is formed, and a first contact hole 71 and a light shielding contact hole 70 are formed by using photolithography and etching.

続いて、図１Ｇに示すように、アルミニウムを０．３μｍ厚に成膜して、フォトリフォグラフィおよびエッチングを用いてソース電極１５、ドレイン電極１６および遮光電極７３を形成する。 Subsequently, as shown in FIG. 1G, aluminum is formed to a thickness of 0.3 μm, and the source electrode 15, the drain electrode 16, and the light shielding electrode 73 are formed using photolithography and etching.

続いて、図１Ｈに示すように、例えば膜厚４００ｎｍの窒化シリコンを成膜して第３層間絶縁膜２１を成膜した後、例えば最も薄い部分が２００ｎｍとなるように平坦化膜２２を成膜し、フォトリフォグラフィおよびエッチングを用いて第２コンタクトホール７２を形成した後、１００ｎｍ膜厚のＩＴＯを成膜して、フォトリフォグラフィおよびエッチングを用いて画素電極２３を形成して液晶ディスプレイ用ＴＦＴ基板を作製できる。 Subsequently, as shown in FIG. 1H, for example, a silicon nitride film having a thickness of 400 nm is formed and the third interlayer insulating film 21 is formed, and then, for example, the planarizing film 22 is formed so that the thinnest portion is 200 nm. After forming the second contact hole 72 using photolithography and etching, an ITO film having a thickness of 100 nm is formed, and the pixel electrode 23 is formed using photolithography and etching to form a liquid crystal display. A TFT substrate can be produced.

このようにして作製した薄膜トランジスタであれば、従来の方式でアモルファスシリコン層からなる第２遮光膜５とタングステンシリサイドからなる第１遮光膜３が積層している場合に、第１遮光膜３と電気的接続をとるために遮光コンタクトホール７０越しに第２遮光膜５をエッチングする必要が無く、第１遮光膜３のオーバーエッチングの問題が解消され、また、遮光コンタクトホール７０直下の第２遮光膜が低抵抗層５１で形成されているためにコンタクト抵抗の増大という問題も解消される。 In the case of the thin film transistor manufactured as described above, when the second light-shielding film 5 made of an amorphous silicon layer and the first light-shielding film 3 made of tungsten silicide are laminated in the conventional manner, It is not necessary to etch the second light-shielding film 5 through the light-shielding contact hole 70 in order to establish a general connection, and the problem of over-etching of the first light-shielding film 3 is solved, and the second light-shielding film immediately below the light-shielding contact hole 70 Is formed of the low resistance layer 51, the problem of increased contact resistance is also eliminated.

（第２の実施の形態）
以下、図面を参照し、本発明の第２の実施形態を詳細に説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described in detail with reference to the drawings.

まず、図２Ａに示すように、透明絶縁物からなる基板１に例えば膜厚２００ｎｍの酸化シリコンを成膜して下地絶縁膜２を形成し、続いて例えば膜厚１００ｎｍのタングステンシリサイド（ＷＳｉ）膜および膜厚５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を連続して成膜した後、フォトリソグラフィおよびエッチングにより第１遮光膜３および第２遮光膜５を形成する。 First, as shown in FIG. 2A, for example, a silicon oxide film having a thickness of 200 nm is formed on a substrate 1 made of a transparent insulator to form a base insulating film 2, and then a tungsten silicide (WSi) film having a film thickness of 100 nm, for example. After the amorphous silicon (a-Si) film having a thickness of 50 nm is continuously formed, the first light shielding film 3 and the second light shielding film 5 are formed by photolithography and etching.

次に、図２Ｂに示すように、例えば膜厚２００ｎｍの第２絶縁膜６を成膜した後、例えば膜厚５０ｎｍのシリコン層および膜厚２０ｎｍの絶縁膜を連続して成膜した後、フォトリソグラフィおよびエッチングを用いて活性層７およびゲート絶縁膜１０を形成する。 Next, as shown in FIG. 2B, for example, after the second insulating film 6 having a film thickness of 200 nm is formed, for example, a silicon layer having a film thickness of 50 nm and an insulating film having a film thickness of 20 nm are successively formed. The active layer 7 and the gate insulating film 10 are formed using lithography and etching.

続いて、図２Ｃに示すように、フォトリソグラフィおよびエッチングを用いて第２絶縁膜６に第１遮光コンタクトホール７６を形成する。 Subsequently, as shown in FIG. 2C, a first light shielding contact hole 76 is formed in the second insulating film 6 using photolithography and etching.

続いて、図２Ｄに示すようにフォトリソグラフィおよびイオンドーピングを用いて活性層７に例えば不純物４０としてリンを用い、１×１０^１５／ｃｍ^２の注入量で導入して活性層７にソース領域８およびドレイン領域９を、また同時に、第２遮光膜に低抵抗層５１を形成する。 Subsequently, as shown in FIG. 2D, for example, phosphorus is used as the impurity 40 in the active layer 7 using photolithography and ion doping, and is introduced at an implantation amount of 1 × 10 ¹⁵ / cm ² , and the source region 8 is introduced into the active layer 7. At the same time, the low resistance layer 51 is formed on the second light shielding film.

続いて、図２Ｅに示すように、例えば膜厚２０ｎｍの第２ゲート絶縁膜６１を成膜し、さらに続けて例えば膜厚１５０ｎｍのタングステンシリサイドを成膜した後、フォトリフォグラフィおよびエッチングを用いてゲート電極１３を形成する。 Subsequently, as shown in FIG. 2E, a second gate insulating film 61 of, eg, a 20 nm-thickness is formed, and subsequently, a tungsten silicide of, eg, a thickness of 150 nm is formed, followed by photolithography and etching. A gate electrode 13 is formed.

続いて、図２Ｆに示すように、例えば膜厚４００ｎｍの酸化シリコンを成膜して第１層間絶縁膜１４を形成した後、フォトリフォグラフィおよびエッチングを用いて第２遮光コンタクトホール７７を形成する。 Subsequently, as shown in FIG. 2F, for example, a silicon oxide film having a thickness of 400 nm is formed to form the first interlayer insulating film 14, and then the second light shielding contact hole 77 is formed using photolithography and etching. .

続いて、図１Ｇ〜Ｈと同じ工程を行って、図２Ｇに示すように、液晶ディスプレイ用ＴＦＴ基板を作製できる。 Then, the same process as FIG. 1G-H is performed, and as shown to FIG. 2G, the TFT substrate for liquid crystal displays can be produced.

このようにして作製した薄膜トランジスタであれば、従来の方式でシリコン層からなるる第２遮光膜５とタングステンシリサイドからなる第１遮光膜３が積層している場合に、第１遮光膜３と電気的接続をとるために遮光コンタクトホール７０越しに第２遮光膜５をエッチングする必要が無く、第１遮光膜３のオーバーエッチングの問題が解消され、また、第１遮光コンタクトホール７６直下の第２遮光膜５に低抵抗層５１が形成されているためにコンタクト抵抗の増大という問題も解消される。 In the case of the thin film transistor manufactured as described above, when the second light-shielding film 5 made of a silicon layer and the first light-shielding film 3 made of tungsten silicide are laminated in a conventional manner, It is not necessary to etch the second light-shielding film 5 through the light-shielding contact hole 70 in order to establish a general connection, so that the problem of over-etching of the first light-shielding film 3 is solved, and the second light just below the first light-shielding contact hole 76 is eliminated. Since the low resistance layer 51 is formed on the light shielding film 5, the problem of increased contact resistance is also solved.

また、（第１の実施の形態）では、イオンドーピング工程を２回行っていたが、（第２の実施の形態）ではソース領域１５、ドレイン領域１６および低抵抗層５１を１回のイオンドーピング工程で形成できるという利点もある。 In the (first embodiment), the ion doping process is performed twice. In the (second embodiment), the source region 15, the drain region 16, and the low resistance layer 51 are ion-doped once. There is also an advantage that it can be formed by a process.

（第３の実施の形態）
まず、図３Ａに示すように、透明絶縁物からなる基板１に例えば酸化シリコンを２００ｎｍの膜厚で成膜して下地絶縁膜２を形成し、続いて例えば膜厚が１００ｎｍのタングステンシリサイド（ＷＳｉ）膜および５０ｎｍ膜厚のアモルファスシリコン膜を連続して成膜した後、フォトリソグラフィおよびエッチングにより第１遮光膜３および第２遮光膜５を形成する。 (Third embodiment)
First, as shown in FIG. 3A, a base insulating film 2 is formed by depositing, for example, silicon oxide with a thickness of 200 nm on a substrate 1 made of a transparent insulator, and then, for example, tungsten silicide (WSi) with a thickness of 100 nm. ) After a film and an amorphous silicon film having a thickness of 50 nm are continuously formed, the first light-shielding film 3 and the second light-shielding film 5 are formed by photolithography and etching.

次に、図３Ｂに示すように、例えば膜厚が２００ｎｍの酸化シリコンを成膜して第２絶縁膜６を形成した後、フォトレジスト９１をマスクにエッチングを行い、第１遮光コンタクトホール７６を形成する。 Next, as shown in FIG. 3B, for example, a silicon oxide film having a thickness of 200 nm is formed to form the second insulating film 6, and then etching is performed using the photoresist 91 as a mask to form the first light shielding contact hole 76. Form.

続いて、図３Ｃに示すように、例えば膜厚が１０ｎｍの酸化シリコンを成膜して保護膜６０を形成する。 Subsequently, as shown in FIG. 3C, for example, a protective film 60 is formed by forming a silicon oxide film having a thickness of 10 nm.

続いて、図３Ｄに示すように例えば膜厚が５０ｎｍのシリコン層および膜厚が２０ｎｍ絶縁膜を連続して成膜した後、フォトレジスト９１をマスクにエッチングを行い、活性層７およびゲート絶縁膜１０を形成する。 Subsequently, as shown in FIG. 3D, for example, a silicon layer having a film thickness of 50 nm and an insulating film having a film thickness of 20 nm are continuously formed, and then etching is performed using the photoresist 91 as a mask to form the active layer 7 and the gate insulating film. 10 is formed.

続いて、図３Ｅに示すように、フォトレジスト９３をマスクに例えば不純物４０としてリンを用い、１×１０^１５／ｃｍ^２の注入量でイオンドーピングを行い、活性層７にソース領域８およびドレイン領域９を、また、同時に第２遮光膜５に低抵抗層５１を形成する。 Subsequently, as shown in FIG. 3E, using the photoresist 93 as a mask, for example, phosphorus is used as the impurity 40, and ion doping is performed with an implantation amount of 1 × 10 ¹⁵ / cm ^2. 9 and simultaneously, the low resistance layer 51 is formed on the second light shielding film 5.

続いて、図２Ｆ〜図２Ｇと同じ工程を行って、図３Ｆに示すように、液晶ディスプレイ用ＴＦＴ基板を作製できる。 Subsequently, the same steps as in FIGS. 2F to 2G are performed, and a TFT substrate for a liquid crystal display can be manufactured as shown in FIG. 3F.

このようにして作製した薄膜トランジスタであれば、従来の方式でアモルファスシリコンからなる第２遮光膜５とタングステンシリサイドからなる第１遮光膜３が積層している場合に、第１遮光膜３と電気的接続をとるために遮光コンタクトホール７０越しに第２遮光膜５をエッチングする必要が無く、第１遮光膜３のオーバーエッチングの問題が解消され、また、第２遮光コンタクトホール７７直下の第２遮光膜５に低抵抗層が形成されているためにコンタクト抵抗の増大という問題も解消される。 In the thin film transistor manufactured as described above, when the second light-shielding film 5 made of amorphous silicon and the first light-shielding film 3 made of tungsten silicide are stacked by the conventional method, It is not necessary to etch the second light-shielding film 5 through the light-shielding contact hole 70 in order to establish a connection, so that the problem of over-etching of the first light-shielding film 3 is solved, and the second light-shielding light just below the second light-shielding contact hole 77 Since the low resistance layer is formed on the film 5, the problem of increased contact resistance is also solved.

また、（第１の実施の形態）では、イオンドーピング工程を２回行っていたが、（第３の実施の形態）ではソース領域８、ドレイン領域９および低抵抗層５１を１回のイオンドーピング工程で形成できるという利点もある。 In the (first embodiment), the ion doping process is performed twice. In the (third embodiment), the source region 8, the drain region 9, and the low resistance layer 51 are ion-doped once. There is also an advantage that it can be formed by a process.

また、（第３の実施の形態）では、第２遮光膜５に不純物の導入を保護膜６０越しに行っているため、（第２の実施の形態）に対して、不純物による第２遮光膜５表面のダメージを低減できる。 In the (third embodiment), since the impurity is introduced into the second light-shielding film 5 through the protective film 60, the second light-shielding film made of impurities is different from the (second embodiment). 5. Damage on the surface can be reduced.

（第４の実施の形態）
第４の実施の形態においては、まず第３の実施の形態に示した、図３Ａ〜図３Ｄの工程を行なうことで、基板１上に下地絶縁膜２、第１遮光膜３、第２遮光膜５、第２絶縁膜、第１遮光コンタクトホール７６、活性層７およびゲート絶縁膜１０が形成される。 (Fourth embodiment)
In the fourth embodiment, first, the base insulating film 2, the first light-shielding film 3, and the second light-shielding film are formed on the substrate 1 by performing the steps of FIGS. 3A to 3D shown in the third embodiment. The film 5, the second insulating film, the first light shielding contact hole 76, the active layer 7, and the gate insulating film 10 are formed.

次に、図４Ａに示すように、例えば膜厚が２０ｎｍの酸化シリコンを成膜して第２ゲート絶縁膜６１を形成した後、膜厚が２００ｎｍのタングステンシリサイドを成膜して、フォトリソグラフィおよびエッチングによりゲート電極１３を形成する。 Next, as shown in FIG. 4A, for example, after forming a second gate insulating film 61 by forming a silicon oxide film having a thickness of 20 nm, a tungsten silicide film having a thickness of 200 nm is formed, and photolithography and A gate electrode 13 is formed by etching.

続いて、図４Ｂに示すように、ゲート電極１３および第２絶縁膜６をマスクとして用い、例えば不純物６０としてリンを１×１０^１５／ｃｍ^２の注入量でイオンドーピングすることで活性層７にソース領域８およびドレイン領域９を、また、同時に第２遮光膜５に低抵抗層５１を形成する。 Subsequently, as shown in FIG. 4B, the gate electrode 13 and the second insulating film 6 are used as a mask, and, for example, phosphorus is ion-doped as an impurity 60 with an implantation amount of 1 × 10 ¹⁵ / cm ^{2 to} the active layer 7. A low resistance layer 51 is formed on the source region 8 and the drain region 9 and simultaneously on the second light shielding film 5.

続いて、図４Ｃに示すように、例えば膜厚が４００ｎｍの酸化シリコンを成膜して、第１層間絶縁膜１４を成膜してフォトリフォグラフィおよびエッチングを用いて第１コンタクトホール７１および第２遮光コンタクトホール７７を形成する。 Subsequently, as shown in FIG. 4C, for example, a silicon oxide film having a thickness of 400 nm is formed, a first interlayer insulating film 14 is formed, and the first contact hole 71 and the first contact hole are formed using photolithography and etching. Two light shielding contact holes 77 are formed.

続いて、図１Ｇ〜図１Ｈと同じ工程を行って、図１Ｈと同様の液晶ディスプレイ用ＴＦＴ基板を作製できる。 Subsequently, the same steps as in FIGS. 1G to 1H are performed, and a liquid crystal display TFT substrate similar to that in FIG. 1H can be manufactured.

第４の実施の形態によれば、イオンドーピング用のフォトリソグラフィ工程を行わずに液晶ディスプレイ用ＴＦＴ基板を作成できるという利点と、薄膜トランジスタのソース領域８およびドレイン領域９をセルフアライメント方式で作製することができる。 According to the fourth embodiment, it is possible to produce a TFT substrate for a liquid crystal display without performing a photolithography process for ion doping, and to produce the source region 8 and the drain region 9 of the thin film transistor by a self-alignment method. Can do.

なお、第１の実施の形態〜第４の実施の形態では、不純物としてリンを用いるｎ型ＴＦＴの作製を例にとっているが、例えば不純物としてボロンを用いたｐ型ＴＦＴとすることも可能である。 In the first to fourth embodiments, an n-type TFT using phosphorus as an impurity is taken as an example. However, for example, a p-type TFT using boron as an impurity may be used. .

本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第１の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 1st Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 2nd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 3rd Embodiment of this invention. 本発明の第４の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 4th Embodiment of this invention. 本発明の第４の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 4th Embodiment of this invention. 本発明の第４の実施の形態における、薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and the light shielding contact hole in the 4th Embodiment of this invention. 従来例の薄膜トランジスタ・アレイ基板の薄膜トランジスタ付近を示す平面図である。It is a top view which shows the thin-film transistor vicinity of the thin-film transistor array substrate of a prior art example. 図５に示す薄膜トランジスタ・アレイ基板の薄膜トランジスタ付近の断面図である。FIG. 6 is a cross-sectional view of the vicinity of the thin film transistor of the thin film transistor array substrate shown in FIG. 5. 従来例の薄膜トランジスタと遮光コンタクトホールを示す断面図である。It is sectional drawing which shows the thin-film transistor and light-shielding contact hole of a prior art example. 従来例の薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and light-shielding contact hole of a prior art example. 従来例の薄膜トランジスタと遮光コンタクトホールの製造工程の１つを示す断面図である。It is sectional drawing which shows one of the manufacturing processes of the thin-film transistor and light-shielding contact hole of a prior art example. 従来例における不具合箇所を示す断面図である。It is sectional drawing which shows the malfunction location in a prior art example.

Explanation of symbols

１：基板
２：下地絶縁膜
３：第１遮光膜
５：第２遮光膜
６：第２絶縁膜
７：薄膜トランジスタの活性層
８：ソース領域
９：ドレイン領域
１０：ゲート絶縁膜
１１、１２：低濃度キャリア領域
１３：ゲート電極
１４：第１層間絶縁膜
１５：ソース電極
１６：ドレイン電極
１７：第２層間絶縁膜
１８：画素容量の下部電極
１９：画素容量絶縁膜
２０：画素容量の上部電極
２１：第３層間絶縁膜
２２：平坦化膜
２３：画素電極
２６：ゲート線
２７：チャネル領域
２８：データ線
３１：画素領域
３２：薄膜トランジスタ・アレイ基板（ＴＦＴ基板）
３３：薄膜トランジスタ
３４：ブラックマトリクス膜
４０：不純物
５１：低抵抗層
６０：保護膜
６１：第２ゲート絶縁膜
７０：遮光コンタクトホール
７１：第１コンタクトホール
７３：遮光電極
７６：第１遮光コンタクトホール
７７：第２遮光コンタクトホール
９１、９２、９３：フォトレジスト 1: Substrate 2: Base insulating film 3: First light-shielding film 5: Second light-shielding film 6: Second insulating film 7: Thin film transistor active layer 8: Source region 9: Drain region 10: Gate insulating film 11, 12: Low Concentration carrier region 13: gate electrode
14: first interlayer insulating film 15: source electrode 16: drain electrode 17: second interlayer insulating film 18: pixel capacitor lower electrode 19: pixel capacitor insulating film 20: pixel capacitor upper electrode 21: third interlayer insulating film 22 : Flattening film 23: pixel electrode 26: gate line 27: channel region 28: data line 31: pixel region 32: thin film transistor array substrate (TFT substrate)
33: thin film transistor 34: black matrix film 40: impurity 51: low resistance layer 60: protective film 61: second gate insulating film 70: light shielding contact hole 71: first contact hole 73: light shielding electrode 76: first light shielding contact hole 77 : Second light shielding contact holes 91, 92, 93: photoresist

Claims

An active layer shielded by the conductive first light-shielding film; and a second light-shielding film in contact with the first light-shielding film between the first light-shielding film and the active layer, the second light-shielding film A thin film transistor, wherein a carrier concentration of a surface portion of the film facing the active layer is 10E ¹⁷ atoms / cm ³ or less, wherein a low resistance layer for electrical connection with the first light shielding film is provided A thin film transistor comprising a part of the second light shielding film, a light shielding contact hole above the low resistance layer, and the second light shielding film being a semiconductor film .

The active layer has a low conductivity between the source region and the channel region, and between the drain region and the channel region, the same conductivity type as the source region and the drain region, and a lower impurity concentration than the source region and the drain region. 2. The thin film transistor according to claim 1, wherein the thin film transistor has a carrier region, and the second light shielding film has a portion overlapping the channel region and the low concentration carrier region in a plane.

The first light shielding film is formed of a tungsten silicide film,
The thin film transistor according to claim 1, wherein the second light shielding film is formed of an amorphous silicon film.

In a TFT substrate comprising: a light transmissive substrate; a transistor array comprising a plurality of thin film transistors formed on the substrate; and a conductive first light-shielding film disposed between the substrate and the thin film transistor.
An active layer shielded by the first light-shielding film; and a second light-shielding film in contact with the first light-shielding film between the first light-shielding film and the active layer; A carrier concentration of a surface portion facing the active layer is 10E ¹⁷ atoms / cm ³ or less, and a low resistance layer for electrical connection with the first light shielding film is included in a part of the second light shielding film. A TFT substrate having a light shielding contact hole above the low resistance layer , wherein the second light shielding film is a semiconductor film .

The TFT substrate according to claim 4 , further comprising a pixel electrode corresponding to each of the plurality of thin film transistors, wherein the pixel electrode is driven by the corresponding thin film transistor.

The TFT substrate according to claim 5, wherein a pixel capacitor is connected in parallel to the pixel electrode.

7. The TFT substrate according to claim 5 , further comprising a thin film transistor different from the plurality of thin film transistors, wherein neither the first light shielding film nor the second light shielding film is disposed on the thin film transistor. .

A TFT substrate according to any one of claims 4 to 7 , a counter substrate disposed opposite to the TFT substrate, and a liquid crystal layer disposed between the TFT substrate and the counter substrate. A liquid crystal display device characterized by the above.