JP5707725B2 - Thin film patterning method and display panel manufacturing method - Google Patents
Thin film patterning method and display panel manufacturing method Download PDFInfo
- Publication number
- JP5707725B2 JP5707725B2 JP2010089307A JP2010089307A JP5707725B2 JP 5707725 B2 JP5707725 B2 JP 5707725B2 JP 2010089307 A JP2010089307 A JP 2010089307A JP 2010089307 A JP2010089307 A JP 2010089307A JP 5707725 B2 JP5707725 B2 JP 5707725B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- sacrificial layer
- stepped portion
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
本発明は、薄膜のパターニング方法及び表示パネルの製造方法に関する。 The present invention relates to a thin film patterning method and a display panel manufacturing method.
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示パネルが開発されている。 In recent years, active matrix liquid crystal display panels using thin film transistors (TFTs) as switching elements have been developed.
アクティブマトリクス型の液晶表示パネルは、表示領域に、複数の表示画素がマトリクス状に配列されている。即ち、互いに対向するように配置された２枚の基板のうちの一方に、複数の画素電極がマトリクス状に配列されている。そして、複数の画素電極のそれぞれは、それぞれに対応した薄膜トランジスタにおけるソース・ドレイン電極のうちの一方（例えばソース電極）に接続されている。また、薄膜トランジスタにおけるソース・ドレイン電極のうちの他方は、列方向に沿って延伸する信号線に接続されている。さらに、薄膜トランジスタにおけるゲート電極は、行方向に沿って延伸する走査線に接続されている。 In an active matrix liquid crystal display panel, a plurality of display pixels are arranged in a matrix in a display area. That is, a plurality of pixel electrodes are arranged in a matrix on one of two substrates arranged to face each other. Each of the plurality of pixel electrodes is connected to one (for example, source electrode) of the source / drain electrodes in the corresponding thin film transistor. The other of the source / drain electrodes in the thin film transistor is connected to a signal line extending along the column direction. Further, the gate electrode in the thin film transistor is connected to a scanning line extending along the row direction.
ここで、薄膜トランジスタにより生じる段差を平坦化するために薄膜トランジスタの上層には、絶縁性材料からなる平坦化膜が形成されている。そして、平坦化膜の上層には透明な導電性材料からなる画素電極が形成されている。画素電極は、平坦化膜に形成されたコンタクトホールを介して薄膜トランジスタのソース電極に電気的に接続されている（例えば、特許文献１）。 Here, in order to planarize the level difference caused by the thin film transistor, a planarizing film made of an insulating material is formed on the upper layer of the thin film transistor. A pixel electrode made of a transparent conductive material is formed on the flattening film. The pixel electrode is electrically connected to the source electrode of the thin film transistor through a contact hole formed in the planarization film (for example, Patent Document 1).
平坦化膜に形成されるコンタクトホールは、画素電極とソース電極とを電気的に接続するためにソース電極と重なる領域に形成される。これは、ソース電極と画素電極とを直接的に接触させることに加え、コンタクトホールを形成する際にソース電極よりも下の層をエッチングしてしまわないようにソース電極をストッパーとして用いているためである。そして、ソース電極は信号線と同一の層としてこの信号線と一括的に形成されるが、信号線は低抵抗な導電性材料で形成する必要があり、このような低抵抗な導電性材料は遮光性を有している。したがって、コンタクトホールの面積が大きくなるとソース電極の面積も大きくする必要があり、このような場合には、画素における遮光領域が大きくなり画素の開口率が低下してしまうという問題があった。 The contact hole formed in the planarization film is formed in a region overlapping with the source electrode in order to electrically connect the pixel electrode and the source electrode. This is because the source electrode is used as a stopper so that the layer below the source electrode is not etched when the contact hole is formed in addition to the direct contact between the source electrode and the pixel electrode. It is. The source electrode is formed as a single layer with the signal line as a single layer, but the signal line needs to be formed of a low-resistance conductive material. Such a low-resistance conductive material is It has light shielding properties. Therefore, when the area of the contact hole is increased, the area of the source electrode needs to be increased. In such a case, there is a problem that the light shielding region in the pixel is increased and the aperture ratio of the pixel is decreased.
そこで、本発明は、コンタクトホールをより微細に形成することができる薄膜のパターニング方法及び表示パネルの製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a thin film patterning method and a display panel manufacturing method capable of forming contact holes more finely.
前記目的を果たすため、本発明の薄膜のパターニング方法の一態様は、金属層を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、を有する、ことを特徴とする。 In order to achieve the object, an aspect of the thin film patterning method of the present invention includes a step of forming a metal layer, a predetermined stepped portion formed, and a part of the stepped portion formed on the metal layer. forming an insulating layer so as to overlap, the insulating layer so as to cover the stepped portion by spatter method, a step of forming a sacrificial layer made of an alloy containing molybdenum or molybdenum, the step portion The removal of a part of the sacrificial layer that overlaps the metal layer in the region corresponding to the region and the removal of the insulating layer in the region exposed from the sacrificial layer by the removal are mixed with a fluorine-based gas and oxygen. Yusuke and performing gas continuously by dry etching using the etching gas, and a step of removing by wet etching the sacrificial layer remaining in said dry etching , Characterized in that.
また、前記目的を果たすため、本発明の薄膜のパターニング方法の一態様は、金属層を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、を有する、ことを特徴とする。 In order to achieve the object, an aspect of the thin film patterning method of the present invention includes a step of forming a metal layer, a predetermined stepped portion formed, and a portion of the stepped portion being the metal. forming an insulating layer so as to overlap the layer, the on the insulating layer as the crystal structure with the corresponding region from other regions are different before Symbol stepped portion, made of an alloy containing molybdenum or molybdenum a step of forming a sacrificial layer, a portion of the removed overlapping the metal layer of the sacrificial layer in the region corresponding to the stepped portion, by the removal of the insulating layer in the exposed areas from the sacrificial layer and performing removal and a fluorine-based gas and oxygen and are mixed gas continuously by dry etching using the etching gas, wet etching the sacrificial layer remaining in said dry etching And a step of further removing, characterized in that.
また、前記目的を果たすため、本発明の薄膜のパターニング方法の一態様は、金属層を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにした前記ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、を有する、ことを特徴とする。 In order to achieve the object, an aspect of the thin film patterning method of the present invention includes a step of forming a metal layer, a predetermined stepped portion formed, and a portion of the stepped portion being the metal. forming an insulating layer so as to overlap the layer, the on the insulating layer such that the etch rate of dry etching with the corresponding region from other regions are different before Symbol stepped portion, containing molybdenum or molybdenum a step of forming a sacrificial layer made of alloys, in the a portion of the removed overlapping the metal layer, the region exposed from the sacrificial layer by the removal of the sacrificial layer in the region corresponding to the stepped portion and performing the insulating layer and removal of the fluorine-based gas and oxygen and are mixed gas continuously by the dry etching using an etching gas, it remained in said dry etching And a step of removing by wet etching the serial sacrificial layer, characterized in that.
また、前記目的を果たすため、本発明の表示パネルの製造方法の一態様は、クロムまたはクロム合金からなる金属層を有したソース・ドレイン電極を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差部を覆うようにして前記絶縁層上に成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの前記ソース・ドレイン電極に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層を除去する工程と、を有する、ことを特徴とする。 In order to achieve the above object, according to one aspect of the display panel manufacturing method of the present invention, a step of forming a source / drain electrode having a metal layer made of chromium or a chromium alloy and a predetermined stepped portion are formed. And forming the insulating layer so that a part of the stepped portion overlaps the source / drain electrode, and covering the stepped portion by sputtering with a sacrificial layer made of molybdenum or an alloy containing molybdenum. a step of forming on said insulating layer in the a part of the removal overlapping the source and drain electrodes of said sacrificial layer in the region corresponding to the stepped portion, which is exposed from the sacrificial layer by the removal and as factories continuously performed by dry etching with the insulating layer is removed in the region, a fluorine-based gas and oxygen and are mixed gas as an etching gas, By wet etching using a liquid acid and nitric acid, and acetic acid and water are mixed in an etching solution, wherein a step of removing the sacrificial layer remaining in the dry etching, and wherein the.
本発明によれば、コンタクトホールをより微細に形成することができる。 According to the present invention, the contact hole can be formed more finely.
以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示パネル１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３とは、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示パネル１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。
Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
As shown in FIGS. 1A and 1B, the active matrix type liquid crystal display panel 1 is arranged so that the first substrate 2 and the second substrate 3 face each other. First substrate 2 and the second substrate 3 are bonded together by a sealing material 4 having a frame shape and formed. A liquid crystal layer 5 is formed between the first substrate 2 and the second substrate 3 by filling a region surrounded by the sealing material 4 with liquid crystal. The liquid crystal display panel 1 has a plurality of display pixels arranged in a matrix in the display area 6.
図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓ１に接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄ１は、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇ１は、行方向に沿って延伸する走査線９に接続されている。また、画素電極７との間に補助容量Ｃｓを形成するための補助容量線１１が走査線９に平行するようにして配置されている。 FIG. 2 is an equivalent circuit plan view of the thin film transistor array formed on the first substrate 2. On the first substrate 2, a plurality of pixel electrodes 7 are arranged in a matrix in the display region 6 so that one pixel electrode 7 corresponds to one display pixel. Each of the plurality of pixel electrodes 7 is connected to one of the source / drain electrodes in the thin film transistor 8 corresponding thereto, for example, the source electrode S1. The other of the source / drain electrodes in the thin film transistor 8, for example, the drain electrode D1, is connected to a signal line 10 extending along the column direction. Further, the gate electrode G1 in the thin film transistor 8 is connected to a scanning line 9 extending along the row direction. Further, an auxiliary capacitance line 11 for forming an auxiliary capacitance Cs between the pixel electrode 7 and the pixel electrode 7 is arranged so as to be parallel to the scanning line 9.
ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。走査線９は、薄膜トランジスタ８のゲート電極Ｇ１に対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものである。信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。そして、走査線９は第１の外部接続端子１２を介して走査ドライバに電気的に接続される。信号線１０は第２の外部接続端子１３を介して信号ドライバに電気的に接続される。補助容量線１１は第３の外部接続端子１４を介して対向電極駆動回路に電気的に接続されるとともにトランスファ電極１５を介して第２の基板３に形成された対向電極１６に電気的に接続される。即ち、補助容量線１１と対向電極１６とは互いに等しい電位に設定される。 Here, the thin film transistor 8 functions as a switching element, and for example, an nMOS type thin film transistor can be used. The scanning line 9 is for supplying a scanning signal for on / off control of the thin film transistor 8 to the gate electrode G 1 of the thin film transistor 8. The signal line 10 is for supplying a data signal to the pixel electrode 7 through the thin film transistor 8. The scanning line 9 is electrically connected to the scanning driver via the first external connection terminal 12. Signal line 10 is electrically connected to the signal driver via the second external connection terminal 13. The auxiliary capacitance line 11 is electrically connected to the counter electrode drive circuit via the third external connection terminal 14 and is also electrically connected to the counter electrode 16 formed on the second substrate 3 via the transfer electrode 15. Is done. That is set equal to each other potential and the storage capacitor line 11 and the counter electrode 16.
次に、第１の基板２に成膜される各薄膜の層構成について説明する。図３は、画素部分の拡大平面図であり、図４は、図３におけるＡ―Ａ’線に沿う断面図である。ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、走査線９及び補助容量線１１が形成されている。走査線９のうちの薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、透明な絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ 4 ）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。 Next, the layer configuration of each thin film formed on the first substrate 2 will be described. FIG. 3 is an enlarged plan view of the pixel portion, and FIG. 4 is a cross-sectional view taken along the line AA ′ in FIG. On the first substrate 2 made of a transparent member such as glass, a scanning line 9 and an auxiliary capacitance line 11 are formed as a first conductive layer. A region corresponding to the thin film transistor 8 in the scanning line 9 is formed as a gate electrode G 1 in the thin film transistor 8. The first conductive layer is formed using a light-shielding metal such as chromium, aluminum, molybdenum, or titanium, for example. The first conductive layer is covered with a first insulating layer 20 made of a transparent insulating material. The first insulating layer 20 also functions as a gate insulating film, and is formed of an inorganic material such as silicon nitride (SiN or Si 3 N 4 ) or silicon oxide (SiO 2 ), for example.
第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成されている。第２の導電層は、半導体層２１、オーミックコンタクト層２２及び金属層２３が、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。本実施形態の場合は、詳細は後述するが、特にクロムまたはクロムを含有するクロム合金で形成することが好ましい。なお、薄膜トランジスタ８におけるチャネルに対応する領域には、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。 On the first insulating layer 20, a source electrode S1, a drain electrode D1, and a signal line 10 are formed as a second conductive layer. The second conductive layer is formed in a multilayer structure in which a semiconductor layer 21, an ohmic contact layer 22, and a metal layer 23 are sequentially stacked. The semiconductor layer 21 is formed of a semiconductor such as amorphous silicon or polysilicon. The ohmic contact layer 22 is formed of a relatively low resistance semiconductor in which an impurity is doped in amorphous silicon or polysilicon. The metal layer 23 is formed using a light-shielding metal such as chromium, aluminum, molybdenum, or titanium, for example. In the case of this embodiment, although details will be described later, it is particularly preferable to form chromium or a chromium alloy containing chromium. In the region corresponding to the channel in the thin film transistor 8, an etching prevention layer 24 made of an insulating material is provided as a layer between the semiconductor layer 21 and the ohmic contact layer 22.
第２の導電層は、透明な絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や信号線１０等によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ 4 ）または酸化シリコン（ＳｉＯ2）等の無機材料、または、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成されている。 The second conductive layer is covered with a second insulating layer 25 made of a transparent insulating material. The second insulating layer 25 also functions as a flattening layer for flattening a step caused by the thin film transistor 8 and the signal line 10, for example, silicon nitride (SiN or Si 3 N 4 ), silicon oxide (SiO 2 ), or the like. Or an organic material such as a polyimide resin or an acrylic resin.
第２の絶縁層２５上には、第３の導電層として画素電極７が形成されている。第３の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。なお、第２の絶縁層２５には、ソース電極Ｓ１に対応する領域にコンタクトホール２６が形成され、このコンタクトホール２６を介して画素電極７がソース電極Ｓ１に電気的に接続されている。 On the second insulating layer 25, the pixel electrode 7 is formed as a third conductive layer. The third conductive layer is formed of a transparent conductive material such as ITO (Indium Tin Oxide). In the second insulating layer 25, a contact hole 26 is formed in a region corresponding to the source electrode S1, and the pixel electrode 7 is electrically connected to the source electrode S1 through the contact hole 26.
次に、上述したような第１の基板２上に形成されている各薄膜の形成方法について、図５−図１９に基づいて説明する。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図５に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。なお、第１の導電層は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。 Next, a method for forming each thin film formed on the first substrate 2 as described above will be described with reference to FIGS. First, a first substrate 2 made of a transparent member such as glass is prepared. As shown in FIG. 5, a light-shielding metal such as chromium, aluminum, molybdenum, or titanium is formed on one surface of the first substrate 2. Is formed as the first conductive layer 40 by sputtering or CVD (Chemical Vapor Deposition). The first conductive layer is not necessarily limited to a light shielding metal, and may be a transparent conductive material such as ITO.
次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図６に示すように、パターニングされた第１の導電層４０として、走査線９及び補助容量線１１が形成される。なお、走査線９のうちの薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成される。 Next, a photoresist is applied onto the first conductive layer 40, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the first conductive layer 40 exposed from the photoresist is etched, and then the photoresist is peeled off, whereby the patterned first layer is formed as shown in FIG. As one conductive layer 40, the scanning line 9 and the auxiliary capacitance line 11 are formed. Incidentally, the region corresponding to the thin film transistor 8 of the scanning line 9 is formed as the gate electrode G1 in the thin film transistor 8.
次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ 4 ）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）が用いられる。 Next, an inorganic insulating material such as silicon nitride (SiN or Si 3 N 4 ) or silicon oxide (SiO 2 ) is plasma-treated on the first substrate 2 so as to cover the patterned first conductive layer 40. The first insulating layer 20 is formed by a CVD method or the like. Here, for example, when the first insulating layer 20 is formed of silicon nitride, the process gas is silane (SiH 4 ) as the main source gas, ammonia (NH 3 ) as the auxiliary source gas, and nitrogen (N 2 ) as the diluent gas. ) Is used.
次に、図７に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ3Ｎ 4 ）等の無機絶縁材料をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。 Next, as shown in FIG. 7, a semiconductor layer 21 made of amorphous silicon or polysilicon is formed on the first insulating layer 20 by a plasma CVD method or the like, and then silicon nitride (SiN or SiN) is formed on the semiconductor layer 21. An inorganic insulating material such as Si 3 N 4 ) is formed as the etching prevention layer 24 by a plasma CVD method or the like. Note that the first insulating layer 20, the semiconductor layer 21, and the etching prevention layer 24 are preferably formed continuously.
次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、チャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図８）。 Next, a photoresist is applied on the etching prevention layer 24, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the anti-etching layer 24 exposed from the photoresist is etched, and then the photoresist is peeled off so as to remain in the region corresponding to the channel. An etching prevention layer 24 is formed (FIG. 8).
次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、クロムまたはクロムを含有するクロム合金等からなる遮光性の金属層２３を、スパッタ法またはＣＶＤ法により成膜する（図９）。 Next, a relatively low-resistance semiconductor doped with impurities in amorphous silicon or polysilicon is formed on the first substrate 2 as an ohmic contact layer 22 so as to cover the patterned etching prevention layer 24. Thereafter, a light-shielding metal layer 23 made of chromium or a chromium alloy containing chromium is formed on the ohmic contact layer 22 by sputtering or CVD (FIG. 9).
ここで、上述のように、半導体層２１、オーミックコンタクト層２２及び金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び金属層２３の積層膜としての第２の導電層４１が形成される。 Here, as described above, the semiconductor layer 21, the ohmic contact layer 22, and the metal layer 23 are sequentially formed, so that the second conductive as a stacked film of the semiconductor layer 21, the ohmic contact layer 22, and the metal layer 23 is formed. Layer 41 is formed.
次に、金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び金属層２３を一括的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成される（図１０）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。そして、エッチング防止層２４に大凡重なる領域の半導体層２１をチャネル領域とした薄膜トランジスタ８が形成される。 Next, a photoresist is applied on the metal layer 23, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, portions of the semiconductor layer 21, the ohmic contact layer 22 and the metal layer 23 exposed from the photoresist are collectively etched, and then the photoresist is removed to perform patterning. As the second conductive layer 41, the source electrode S1, the drain electrode D1, and the signal line 10 are formed (FIG. 10). The semiconductor layer 21 in the region covered with the etching prevention layer 24 remains unetched by being protected by the etching prevention layer 24. Then, the thin film transistor 8 is formed using the semiconductor layer 21 in a region substantially overlapping with the etching prevention layer 24 as a channel region.
次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ 4 ）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第２の絶縁層２５として成膜する。本実施形態では、第２の絶縁層２５として窒化シリコン膜を成膜した場合について説明する。なお、第２の絶縁層２５は、無機材料で形成する場合に限定するものではなく、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成してもよい。 Next, an inorganic insulating material such as silicon nitride (SiN or Si 3 N 4 ) or silicon oxide (SiO 2 ) is plasma-treated on the first substrate 2 so as to cover the patterned second conductive layer 41. The second insulating layer 25 is formed by a CVD method or the like. In the present embodiment, a case where a silicon nitride film is formed as the second insulating layer 25 will be described. Note that the second insulating layer 25 is not limited to being formed of an inorganic material, and may be formed of an organic material such as a polyimide resin or an acrylic resin.
次に、第２の絶縁層２５上に、フォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１１及び図１２に示すように、パターニングされたフォトレジスト５０は、ソース電極Ｓ１と重なる領域の一部がフォトレジスト５０から露出するように形成されている。そして、フォトレジスト５０は、該フォトレジスト５０の縁部が走査線９の延伸方向及び補助容量線１１の延伸方向に沿うように形成されている。ここで、図１２には、図を明確にする目的で、フォトレジスト５０の縁部に斜めの短いハッチングが記入されている。 Next, a photoresist is applied onto the second insulating layer 25, and the applied photoresist is patterned by exposure and development. At this time, as shown in FIGS. 11 and 12, the patterned photoresist 50 is formed so that a part of the region overlapping the source electrode S <b> 1 is exposed from the photoresist 50. The photoresist 50 is formed so that the edge of the photoresist 50 is along the extending direction of the scanning line 9 and the extending direction of the auxiliary capacitance line 11. Here, in FIG. 12, for the purpose of clarifying the figure, oblique short hatching is written at the edge of the photoresist 50.
次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第２の絶縁層２５をドライエッチングによりハーフエッチングすることで、図１３に示すように、第２の絶縁層２５に段差部２７を形成する。なお、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いることができる。 Next, by using the photoresist 50 as a mask, the portion of the second insulating layer 25 exposed from the photoresist 50 is half-etched by dry etching, so that a step is formed on the second insulating layer 25 as shown in FIG. A portion 27 is formed. As the etching gas, for example, a mixed gas of fluorine gas such as CF 4 and SF 6 and O 2 can be used.
次に、フォトレジスト５０を剥離し、段差部２７が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、モリブデンまたはモリブデンを含有するモリブデン合金からなる導電材料を犠牲層２８としてスパッタ法により成膜する（図１４）。 Next, the photoresist 50 is peeled off, and a conductive material made of molybdenum or a molybdenum alloy containing molybdenum is formed on the first substrate 2 so as to cover the second insulating layer 25 on which the step portions 27 are formed. The sacrificial layer 28 is formed by sputtering (FIG. 14).
次に、犠牲層２８上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジスト５１をパターニングする。このとき、図１５、図１６に示すように、パターニングされたフォトレジスト５１は、第２の絶縁層２５に形成された段差部２７のうちのソース電極と重なる領域における段差部２７ａがフォトレジスト５１から露出するように形成されている。ここで、図１６では、図を明確にする目的で、フォトレジスト５１からの露出領域５１ａ、即ち、フォトレジスト５１の開口部５１ａを塗りつぶして示している。 Next, a photoresist is applied on the sacrificial layer 28, and the applied photoresist 51 is patterned by exposure and development. At this time, as shown in FIGS. 15 and 16, the patterned photoresist 51 has a stepped portion 27 a in a region overlapping the source electrode in the stepped portion 27 formed in the second insulating layer 25. It is formed to be exposed from. Here, in FIG. 16, for the purpose of clarifying the drawing, the exposed region 51a from the photoresist 51, that is, the opening 51a of the photoresist 51 is shown filled.
そして、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層に対してドライエッチングを行う。このとき、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いる。 Then, dry etching is performed on the sacrificial layer exposed from the photoresist 51 using the patterned photoresist 51 as a mask. At this time, as the etching gas, for example, a mixed gas of fluorine gas such as CF 4 and SF 6 and O 2 is used.
ところで、犠牲層２８は、スパッタ法により成膜されている。このため、犠牲層２８での結晶構造は、少なくとも第２の絶縁層２５が平坦な領域に対応する箇所（以下、平坦領域２８ａと記す）では、図１７に示されるような、所謂、柱状構造になっている。しかし、段差部２７に対応する箇所（以下、段差領域２８ｂと記す）では、犠牲層２８の成膜時に基板平面方向から成長してくる結晶粒と段差の壁面方向から成長してくる結晶粒とがせめぎ合うため、平坦領域２８ａでの柱状構造とは異なる結晶構造になっている。したがって、エッチングガスにＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いて、このような犠牲層２８に対してドライエッチングを行った場合、段差領域２８ｂと平坦領域２８ａとの間でエッチング速度が異なる。より具体的には、段差領域２８ｂのエッチング速度が平坦領域２８ａのエッチング速度よりも速くなる。 By the way, the sacrificial layer 28 is formed by sputtering. For this reason, the crystal structure of the sacrificial layer 28 is a so-called columnar structure as shown in FIG. 17 at least at a portion corresponding to a flat region of the second insulating layer 25 (hereinafter referred to as a flat region 28a). It has become. However, at locations corresponding to the stepped portions 27 (hereinafter referred to as stepped regions 28b), crystal grains that grow from the substrate plane direction when the sacrificial layer 28 is formed and crystal grains that grow from the wall surface direction of the steps Therefore, the crystal structure is different from the columnar structure in the flat region 28a. Accordingly, when dry etching is performed on such a sacrificial layer 28 using a mixed gas of fluorine gas such as CF 4 or SF 6 and O 2 as an etching gas, the step region 28b and the flat region 28a The etching rate differs between the two. More specifically, the etching rate of the step region 28b is higher than the etching rate of the flat region 28a.
また、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスは、第２の絶縁層２５として成膜された窒化シリコン膜をエッチングするが、第２の導電層４１の最上層膜として形成されたクロムに対しては影響を与えない。 Further, a mixed gas of fluorine gas such as CF 4 or SF 6 and O 2 etches the silicon nitride film formed as the second insulating layer 25, but the uppermost layer film of the second conductive layer 41. It has no effect on the chromium formed.
したがって、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層２８に対してドライエッチングを行うと、図１８に示すように、フォトレジスト５１から露出された部分のうちの犠牲層２８における段差領域２８ｂとこの段差領域２８ｂに重なる領域の第２の絶縁層２５とがともに選択的に除去される。即ち、第２の絶縁層２５に形成された段差部２７の延伸方向に対して直交する方向において、第２の絶縁層２５の開口幅Ｗａがフォトレジスト５１の開口幅Ｗｂよりも狭く形成されることで、フォトレジスト５１をパターニングする際の精細度よりもさらに微細なコンタクトホール２６が第２の絶縁層２５に形成される。 Accordingly, when dry etching is performed on the sacrificial layer 28 exposed from the photoresist 51 using the patterned photoresist 51 as a mask, the portion exposed from the photoresist 51 is exposed as shown in FIG. Both the step region 28b in the sacrificial layer 28 and the second insulating layer 25 in the region overlapping the step region 28b are selectively removed. That is, the opening width Wa of the second insulating layer 25 is formed to be narrower than the opening width Wb of the photoresist 51 in the direction orthogonal to the extending direction of the stepped portion 27 formed in the second insulating layer 25. As a result, a contact hole 26 that is finer than the fineness when patterning the photoresist 51 is formed in the second insulating layer 25.
なお、段差領域２８ｂ下の第２の絶縁層２５を平坦領域２８ａ下の第２の絶縁層２５よりも先に犠牲層２８から露出させ、且つ、平坦領域２８ａにおける犠牲層２８が消失するよりも前に段差領域２８ｂ下の第２の絶縁層２５の除去を完了させるためには、犠牲層２８の厚さが１０ｎｍ〜２０ｎｍになるように犠牲層２８を成膜し、且つ、段差部２７での高低差（段差）が５０ｎｍ〜３００ｎｍ程度になるように第２の絶縁膜２５をハーフエッチングし、且つ、第２の絶縁膜２５の厚さが段差部２７での高低差（段差）の大凡２〜３倍の厚さになるように第２の絶縁層２５を前記ハーフエッチングに先立って成膜することが好ましい。ここで、第２の絶縁層２５の厚さが犠牲層２８の厚さよりも厚いのにもかかわらず、第２の絶縁層２５のエッチングが先に完了するのは、犠牲層２８として形成されるモリブデンのエッチング速度よりも第２の絶縁層２５として形成される窒化シリコンのエッチング速度の方が十分に速いためである。 The second insulating layer 25 under the step region 28b is exposed from the sacrificial layer 28 before the second insulating layer 25 under the flat region 28a, and the sacrificial layer 28 in the flat region 28a disappears. In order to complete the removal of the second insulating layer 25 under the step region 28b before, the sacrificial layer 28 is formed so that the thickness of the sacrificial layer 28 becomes 10 nm to 20 nm, and the step portion 27 The second insulating film 25 is half-etched so that the height difference (step) is about 50 nm to 300 nm, and the thickness of the second insulating film 25 is roughly the difference in height (step) at the step portion 27. The second insulating layer 25 is preferably formed prior to the half-etching so that the thickness is 2 to 3 times. Here, although the thickness of the second insulating layer 25 is larger than the thickness of the sacrificial layer 28, the etching of the second insulating layer 25 is completed first as the sacrificial layer 28. This is because the etching rate of silicon nitride formed as the second insulating layer 25 is sufficiently faster than the etching rate of molybdenum.
そして、このようなドライエッチングの次に、フォトレジスト５１を剥離するとともに、残存している犠牲層２８をウェットエッチングにより除去する。このウェットエッチングでは、エッチング液として、燐酸、硝酸、酢酸及び水の混合液を用いれば、窒化シリコンからなる第２の絶縁層２５及びクロムからなる金属膜２３に対して影響を与えることなく犠牲層２８を除去することができる。 Then, after such dry etching, the photoresist 51 is peeled off, and the remaining sacrificial layer 28 is removed by wet etching. In this wet etching, as an etching solution, the sacrificial without giving phosphoric acid, nitric acid, by using a mixture of acetic acid and water, the effect on the second insulating layer 25 and the metal film 23 made of chromium consisting of nitriding silicon Layer 28 can be removed.
即ち、本実施形態では、モリブデンまたはモリブデンを含有するモリブデン合金により犠牲層２８を形成し、窒化シリコンにより第２の絶縁層２５を形成し、クロムまたはクロムを含有するクロム合金により金属層２３を形成することにより、金属層２３をストッパーにした犠牲層２８及び第２の絶縁層２５に対するドライエッチングを可能にするとともに、金属層２３及び第２の絶縁膜２５への影響を抑制しながら犠牲層２８をウェットエッチングにより除去することができる。なお、犠牲層２８は、その一部を例えば位置合わせマーカ等として表示領域６の外側に残存させてもよい。 That is, in this embodiment, the sacrificial layer 28 is formed from molybdenum or a molybdenum alloy containing molybdenum, the second insulating layer 25 is formed from silicon nitride, and the metal layer 23 is formed from chromium or a chromium alloy containing chromium. As a result, the sacrificial layer 28 using the metal layer 23 as a stopper and the second insulating layer 25 can be dry-etched, and the sacrificial layer 28 can be suppressed while suppressing the influence on the metal layer 23 and the second insulating film 25. Can be removed by wet etching. A part of the sacrificial layer 28 may be left outside the display area 6 as an alignment marker, for example.
次にコンタクトホール２６が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第３の導電層４２として成膜する（図１９）。 Next, a transparent conductive material such as ITO is formed on the first substrate 2 as a third conductive layer 42 by sputtering or the like so as to cover the second insulating layer 25 in which the contact hole 26 is formed. Film (FIG. 19).
次に、第３の導電層４２上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第３の導電層４２をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、画素電極７が形成され、図３及び図４に示したような多層膜が得られる。 Next, a photoresist is applied on the third conductive layer 42, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the third conductive layer 42 exposed from the photoresist is etched, and then the photoresist is peeled off to form a patterned third conductive layer 42. The pixel electrode 7 is formed, and a multilayer film as shown in FIGS. 3 and 4 is obtained.
上述したように本実施形態では、ソース電極Ｓ１と画素電極７とを電気的に接続するコンタクトホール２６を、フォトレジストをパターニングする際の精細度よりもさらに微細に形成することができるため、第２の絶縁層２５のコンタクトホール２６をより小さく形成することができ、よって、コンタクトホール２６に対応させてソース電極Ｓ１も小さく形成でき、画素の開口率を向上させることができる。例えば、フォトレジスト５１の露出領域５１ａが３μｍ×３μｍの方形形状であった場合、犠牲層２８を形成しないときには、フォトレジスト５１の露出領域５１ａと大凡同じ形状である３μｍ×３μｍの方形形状のコンタクトホール２６が第２の絶縁層２５に形成されることになるが、本実施形態のように犠牲層２８を形成したときには、大凡１μｍ×３μｍの方形形状に形成することができる。 As described above, in the present embodiment, the contact hole 26 that electrically connects the source electrode S1 and the pixel electrode 7 can be formed more finely than the definition when patterning the photoresist. The contact hole 26 of the second insulating layer 25 can be made smaller, so that the source electrode S1 can be made smaller corresponding to the contact hole 26, and the aperture ratio of the pixel can be improved. For example, if the exposed region 51a of the photoresist 51 has a square shape of 3 μm × 3 μm, when the sacrificial layer 28 is not formed, the contact having a rectangular shape of 3 μm × 3 μm, which is approximately the same shape as the exposed region 51a of the photoresist 51 Although the hole 26 is formed in the second insulating layer 25, when the sacrificial layer 28 is formed as in the present embodiment, it can be formed in a rectangular shape of approximately 1 μm × 3 μm.
なお、上述の実施形態では、第２の絶縁層をハーフエッチングすることにより第２の絶縁層に段差部を形成したが、他の方法により第２の絶縁層に段差部を形成してもよい。例えば、第２の絶縁層よりも下層側に段差部を有した所定のパターンを形成しこの段差部形状に追従するように第２の絶縁層を成膜することで、第２の絶縁層に段差部を形成してもよい。 In the above-described embodiment, the step portion is formed in the second insulating layer by half-etching the second insulating layer. However, the step portion may be formed in the second insulating layer by other methods. . For example, by forming a predetermined pattern having a step portion on the lower layer side of the second insulating layer and forming the second insulating layer so as to follow the shape of the step portion, the second insulating layer is formed. A step portion may be formed.
上述した実施の形態は、本発明の一例に過ぎず、多層膜の層構造および配線パターン等を含め、具体的な構成は本発明の作用効果を奏する範囲において適宜設計変更できるものである。 The above-described embodiment is merely an example of the present invention, and the specific configuration including the layer structure of the multilayer film, the wiring pattern, and the like can be appropriately changed in design as long as the effects of the present invention are exhibited.
１ 表示パネル
２、３ 基板
５ 液晶層
７ 画素電極
８ 薄膜トランジスタ
９ 走査線
１０ 信号線
１１ 補助容量線
２０ 第１の絶縁層
２３ 金属層
２５ 第２の絶縁層
２６ コンタクトホール
２８ 犠牲層
５０、５１ フォトレジスト
Ｇ１ ゲート電極
Ｄ１ ドレイン電極
Ｓ１ ソース電極
DESCRIPTION OF SYMBOLS 1 Display panel 2, 3 Substrate 5 Liquid crystal layer 7 Pixel electrode 8 Thin film transistor 9 Scan line 10 Signal line 11 Auxiliary capacitance line 20 First insulating layer 23 Metal layer 25 Second insulating layer 26 Contact hole 28 Sacrificial layers 50 and 51 Photo Resist G1 Gate electrode D1 Drain electrode S1 Source electrode
Claims (9)
所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、
スパッタ法により前記段差部を覆うようにして前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、
を有する、
ことを特徴とする薄膜のパターニング方法。 Forming a metal layer;
Forming an insulating layer such that a predetermined stepped portion is formed and a part of the stepped portion overlaps the metal layer;
The spatter method on the insulating layer so as to cover the step portion, the step of forming a sacrificial layer made of an alloy containing molybdenum or molybdenum,
The removal of a part of the sacrificial layer that overlaps the metal layer in the region corresponding to the stepped portion and the removal of the insulating layer in the region exposed from the sacrificial layer by the removal include fluorine-based gas and oxygen A step of continuously performing dry etching using a mixed gas as an etching gas ;
Removing the sacrificial layer remaining by the dry etching by wet etching;
Having
A method for patterning a thin film.
前記ドライエッチングは、前記レジストマスクから露出された領域における前記犠牲層のうちの前記金属層に重なる一部が残存するように行うことを特徴とする請求項１に記載の薄膜のパターニング方法。 Before the step of performing the dry etching to form the resist mask on the sacrificial layer so that the portion overlapping the metal layer is exposed from the resist mask of the sacrificial layer in the region corresponding to the stepped portion Having a process,
2. The thin film patterning method according to claim 1 , wherein the dry etching is performed so that a part of the sacrificial layer overlapping the metal layer in a region exposed from the resist mask remains.
所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、
を有する、
ことを特徴とする薄膜のパターニング方法。 Forming a metal layer;
Forming an insulating layer such that a predetermined stepped portion is formed and a part of the stepped portion overlaps the metal layer;
Wherein on the insulating layer as the crystal structure with the corresponding region from other regions are different before Symbol stepped portion, a step of forming a sacrificial layer made of an alloy containing molybdenum or molybdenum,
The removal of a part of the sacrificial layer that overlaps the metal layer in the region corresponding to the stepped portion and the removal of the insulating layer in the region exposed from the sacrificial layer by the removal include fluorine-based gas and oxygen A step of continuously performing dry etching using a mixed gas as an etching gas ;
Removing the sacrificial layer remaining by the dry etching by wet etching;
Having
A method for patterning a thin film.
所定の段差部が形成されるように且つ前記段差部のうちの一部が前記金属層に重なるように絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に、モリブデンまたはモリブデンを含有する合金からなる犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの前記金属層に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにした前記ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層をウェットエッチングにより除去する工程と、
を有する、
ことを特徴とする薄膜のパターニング方法。 Forming a metal layer;
Forming an insulating layer such that a predetermined stepped portion is formed and a part of the stepped portion overlaps the metal layer;
Wherein on the insulating layer such that the etch rate of dry etching with the corresponding region from other regions are different before Symbol stepped portion, a step of forming a sacrificial layer made of an alloy containing molybdenum or molybdenum,
The removal of a part of the sacrificial layer that overlaps the metal layer in the region corresponding to the stepped portion and the removal of the insulating layer in the region exposed from the sacrificial layer by the removal include fluorine-based gas and oxygen A step of continuously performing the dry etching using an etching gas as a mixed gas ;
Removing the sacrificial layer remaining by the dry etching by wet etching;
Having
A method for patterning a thin film.
所定の段差部が形成されるように且つ前記段差部のうちの一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、
モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差部を覆うようにして前記絶縁層上に成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの前記ソース・ドレイン電極に重なる一部の除去と、当該除去により前記犠牲層から露出された領域における前記絶縁層の除去と、をフッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、
燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層を除去する工程と、
を有する、
ことを特徴とする表示パネルの製造方法。 Forming a source / drain electrode having a metal layer made of chromium or a chromium alloy;
And a predetermined process is part of and the step portion as the stepped portion is formed to form an insulating layer so as to overlap the source and drain electrodes,
Forming a sacrificial layer made of molybdenum or an alloy containing molybdenum on the insulating layer so as to cover the stepped portion by a sputtering method;
Fluorine-based gas and a part of the removal overlapping the source and drain electrodes, and a removal of the insulating layer in the exposed areas from the sacrificial layer by the removal of the sacrificial layer in the region corresponding to the stepped portion and as factories continuously performed by dry etching using the oxygen are mixed gas as an etching gas,
Removing the sacrificial layer remaining in the dry etching by wet etching using a mixed liquid of phosphoric acid, nitric acid, acetic acid and water as an etchant;
Having
A display panel manufacturing method characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010089307A JP5707725B2 (en) | 2010-04-08 | 2010-04-08 | Thin film patterning method and display panel manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010089307A JP5707725B2 (en) | 2010-04-08 | 2010-04-08 | Thin film patterning method and display panel manufacturing method |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011222688A JP2011222688A (en) | 2011-11-04 |
| JP2011222688A5 JP2011222688A5 (en) | 2013-05-16 |
| JP5707725B2 true JP5707725B2 (en) | 2015-04-30 |
Family
ID=45039300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010089307A Expired - Fee Related JP5707725B2 (en) | 2010-04-08 | 2010-04-08 | Thin film patterning method and display panel manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5707725B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140088810A (en) | 2013-01-03 | 2014-07-11 | 삼성디스플레이 주식회사 | Thin film transistor panel and method for manufacturing the same |
| JP6436333B2 (en) * | 2013-08-06 | 2018-12-12 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | Display device |
| CN118116896A (en) * | 2022-11-30 | 2024-05-31 | 成都辰显光电有限公司 | Display panel, manufacturing method and display device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334484A (en) * | 1976-09-10 | 1978-03-31 | Toshiba Corp | Forming method for multi layer wiring |
| JPH069201B2 (en) * | 1984-01-11 | 1994-02-02 | 株式会社日立製作所 | Electrodes and wiring for semiconductor devices |
| JPH0258222A (en) * | 1988-08-23 | 1990-02-27 | Oki Electric Ind Co Ltd | Formation of pattern |
| JPH04116954A (en) * | 1990-09-07 | 1992-04-17 | Nec Corp | Manufacture of semiconductor device |
| KR930007752B1 (en) * | 1990-11-21 | 1993-08-18 | 현대전자산업 주식회사 | Connection apparatus and method of semiconductor device |
| JPH04349667A (en) * | 1991-05-28 | 1992-12-04 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH05251772A (en) * | 1991-12-02 | 1993-09-28 | Sumitomo Electric Ind Ltd | Superconducting multilayer interconnection and manufacture thereof |
| JPH05234994A (en) * | 1992-02-20 | 1993-09-10 | Seiko Epson Corp | Forming method for contact hole |
| US6111319A (en) * | 1995-12-19 | 2000-08-29 | Stmicroelectronics, Inc. | Method of forming submicron contacts and vias in an integrated circuit |
| JPH11233620A (en) * | 1998-02-09 | 1999-08-27 | Oki Electric Ind Co Ltd | Formation of contact hole for semiconductor device |
| JP2005159264A (en) * | 2003-11-06 | 2005-06-16 | Semiconductor Leading Edge Technologies Inc | Method of forming pattern and method of manufacturing semiconductor device |
| JP2006303307A (en) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | Semiconductor device and its manufacturing method |
-
2010
- 2010-04-08 JP JP2010089307A patent/JP5707725B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011222688A (en) | 2011-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4658514B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| JP6129206B2 (en) | Manufacturing method of TFT array substrate | |
| JP5044273B2 (en) | Thin film transistor array substrate, manufacturing method thereof, and display device | |
| KR100937173B1 (en) | An Array Substrate of Thin Film Transistor Liquid Crystal Display Device and the method for fabricating thereof | |
| JP4752967B2 (en) | Multilayer film forming method and display panel manufacturing method | |
| JP5418421B2 (en) | Liquid crystal display element | |
| JP5384088B2 (en) | Display device | |
| JP5120828B2 (en) | Thin film transistor substrate and manufacturing method thereof, and liquid crystal display panel having the same and manufacturing method | |
| KR20080001847A (en) | Thin film transistor array substrate and method for fabricating the same | |
| US8703510B2 (en) | Array substrate and a manufacturing method thereof | |
| JP2010135384A (en) | Thin film transistor array substrate, manufacturing method thereof, and liquid crystal display device | |
| US9502536B2 (en) | Manufacturing method of thin film transistor display panel | |
| US7335538B2 (en) | Method for manufacturing bottom substrate of liquid crystal display device | |
| US10121901B2 (en) | Pixel structure with isolator and method for fabricating the same | |
| JP2009133954A (en) | Liquid crystal display device and method for manufacturing liquid crystal display device | |
| WO2009081633A1 (en) | Active matrix substrate, liquid-crystal display device having the substrate, and manufacturing method for the active matrix substrate | |
| JP5063936B2 (en) | Manufacturing method of TFT array substrate | |
| JP2005123610A (en) | Method for manufacturing thin-film transistor array substrate | |
| JP5707725B2 (en) | Thin film patterning method and display panel manufacturing method | |
| JP5324758B2 (en) | Thin film transistor, display device, and manufacturing method thereof | |
| WO2012176702A1 (en) | Tft substrate, method for producing same, and display device | |
| JP2011222688A5 (en) | ||
| JP2009054836A (en) | Tft substrate and manufacturing method thereof | |
| US7749821B2 (en) | Method of fabricating pixel structure | |
| JP5720124B2 (en) | Liquid crystal display element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130327 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130327 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150216 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5707725 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |