JP2009049682A

JP2009049682A - 信号分配装置

Info

Publication number: JP2009049682A
Application number: JP2007213524A
Authority: JP
Inventors: Hiroyuki Kobayashi; 林弘幸小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2009-03-05

Abstract

【課題】分周器の広帯域かつ低電圧動作を保障する。
【解決手段】信号分配装置は、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路１０１と、電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器１０２と、第１制御信号に従って自走発振周波数を生成する自走発振周波数生成器１０５と、前記参照周波数と前記自走発振周波数を比較する比較部１０３Ａ及び前記比較部１０３Ａの比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部１０３Ｂを有する自走発振周波数制御回路１０３と、前記分周器１０２によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路１０４と、を備えている。
【選択図】図１

Description

本発明は、信号分配装置に関し、特に、発振器によって生成された信号を複数の回路に分配する信号分配装置に関する。

一般的なＩ／Ｑ信号を用いる変復調器（以下「ミキサ」という）に対しては、設計の容易性及び信号生成の簡易性の観点から、通信周波数の二倍の周波数を有する信号を発生させる発振器を有する位相同期ループ回路（以下「ＰＬＬ」という）及び発振器によって発生させられた信号からＩ／Ｑ信号を生成する抵抗負荷を有する分周器を備えた信号分配装置が用いられている。

Ｉ／Ｑ信号には位相と振幅に高い精度が求められるため、一般的な信号分配装置には、ミキサの近くに分周器が設けられ、発振器から離れた場所に設けられた分周器に出力する信号を増幅するために十分な駆動力を持ったバッファが設けられている。

しかし、近年、回路動作電圧の低下や、ＭＩＭＯ（Multiple Input Multiple Output）などの複数の送受信部を持った大規模回路、超広帯域の周波数を利用するマルチバンドのトランシーバなどの登場により、発振器によって発生させられた信号の強度を維持したまま発振器から離れた場所に設けられた分周器に信号を出力することが難しくなってきている。その結果、分周器の動作を保障することが難しくなってきている。

これに対して、分周器の動作を保障するために、必要がない動作領域でも常にバッファの駆動力を大きくする技術が知られている。

しかし、この技術では、回路特性が回路を構成する素子のみによって決定されるので、回路を広帯域で動作させるために、最も同期しにくい条件下での動作を保障するのに十分な駆動力を有するバッファが用いられている。その結果、要不要に関わらず大量の電流を必要とすることになる。また、この技術では、分周器が抵抗負荷を有するため、動作電圧が低くなるほど出力振幅も低くなる。

これに対して、電流源負荷を有する分周器を備える信号分配装置が知られている。電流源負荷を有する分周器は、トランジスタが線形領域で動作するので、入力電圧に応じて発振周波数が大きく変化し、任意の周波数を生成する。

しかし、電流減負荷を有する分周器は、線形領域で動作するトランジスタの影響により、入力感度が小さく、広帯域で動作することが難しい。また、電流源負荷を有する分周器であっても、プロセスのばらつきの影響により、一定以上の入力電圧は必要である。

すなわち、一般的な抵抗負荷を有する分周器では、ＣＬＫ入力のトランジスタが飽和領域で動作しているため、入力周波数に対する同期範囲が広く取れるという利点があるが、高周波領域における動作では、後段のトランジスタのゲートと抵抗で構成されるＣＲの時定数の問題もあり、抵抗負荷を小さくする必要があるため、十分に大きな出力振幅を得ることが難しいという欠点がある。

一方、一般的な電流源負荷を有する分周器では、ＣＬＫ入力を三極間領域も含めて動作させるため、大きな出力振幅を得られるという利点があるが、入力信号に対する感度が小さく、広帯域動作が難しくなるという欠点がある。

以上のことから、どちらの分周器も広帯域かつ低電圧動作は保障されていない。
特開２００６−１８０１９４号公報

本発明の目的は、分周器の広帯域かつ低電圧動作を保障することである。

本発明の第１態様によれば、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路と、電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器と、第１制御信号に従って自走発振周波数を生成する自走発振周波数生成器と、前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する自走発振周波数制御回路と、前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置が提供される。

本発明の第２態様によれば、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路と、電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成し、第１制御信号に従って自走発振周波数を生成する分周器と、前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する自走発振周波数制御回路と、前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置が提供される。

本発明の第３態様によれば、第１制御信号に従って自走発振周波数を生成し、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部、前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する位相同期ループ回路と、電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器と、前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置が提供される。

本発明によれば、電流源負荷を有する分周器の広帯域かつ低電圧動作を保障することができ、ひいては、信号伝送距離に応じて適切な入力電圧による通信を実現することができる。

以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。

はじめに、本発明の実施例１について説明する。本発明の実施例１は、自走発振周波数制御回路を備える信号分配装置についての例である。

図１は、本発明の実施例１に係る信号分配装置の構成の一例を示すブロック図である。

本発明の実施例１に係る信号分配装置は、位相同期ループ回路（Phase Locked Loop、以下「ＰＬＬ」という）１０１、分周器１０２、自走発振周波数制御回路１０３、通信回路１０４及び自走発振周波数生成器１０５を備えている。

ＰＬＬ１０１は、参照周波数を基準として、図示されていない中央演算処理装置（Central Processing Unit、以下「ＣＰＵ」という）から出力された制御信号に従って発振周波数を調整し、調整された発振周波数を分周器１０２に出力する。

分周器１０２は、電流源負荷を有する。分周器１０２は、自走発振制御回路１０３から出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってＰＬＬ１０１から出力された発振周波数を分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、通信回路１０４に出力する。

分周器１０２は、ＣＬＫ入力がないときでも発振動作し、自走発振周波数を生成する。分周器１０２は、電流源負荷のバイアスにより自走発振周波数を変化させる。この自走発振周波数がＰＬＬ１０１によって調整された発振周波数と近い状態にある場合には、分周器１０２の入力値が小さくても、分周器１０２はＩ／Ｑ信号を生成することができる。

自走発振周波数制御回路１０３は、参照周波数及び自走発振周波数生成器１０５から出力された自走発振周波数に従って第１制御信号を生成して分周器１０２又は自走発振周波数生成器１０５に出力し、第２制御信号を生成してＰＬＬ１０１に出力する。

例えば、第１制御信号は、分周器１０２又は自走発振周波数生成器１０５の電流源負荷のバイアス値である。

例えば、第２制御信号は、ＰＬＬ１０１に供給する電源のＯＮ／ＯＦＦ制御信号である。

通信回路１０４は、分周器１０２から出力されたＩ／Ｑ信号を用いて送信又は受信を行う。

自走発振周波数生成器１０５は、自走発振周波数制御回路１０３から出力された自走発振周波数を生成するための第１制御信号に従って自走発振周波数を生成し、自走発振周波数制御回路１０３に出力する。

図２は、本発明の実施例１に係る信号分配装置の各部１０１〜１０５の構成の一例を示す回路図である。

ＰＬＬ１０１は、バッファ及び自走発振周波数制御回路１０３の制御部１０３Ｂに接続されている。ＰＬＬ１０１は、位相周波数検波器（Phase Frequency Detector、以下「ＰＦＤ」という）１０１Ａ、チャージポンプ（以下「ＣＰ」という）１０１Ｂ、ローパスフィルタ（以下「ＬＰＦ」という）１０１Ｃ、電圧制御発振器（Voltage Controlled Oscillator、以下「ＶＣＯ」という）１０１Ｄ、第１分周器１０１Ｅ及び第２分周器１０１Ｆから構成される調整部を備えている。

調整部は、自走発振周波数制御回路１０３の制御部１０３Ｂから動作を停止するための第２制御信号が出力された場合には動作を停止し、動作を開始するための第２制御信号が出力された場合には動作を開始する。

ＰＦＤ１０１は、参照周波数と第１分周器１０１Ｅ及び第２分周器１０１Ｆによって分周された発振周波数の位相差を比較し、ＣＰ１０１Ｂに出力する。

ＣＰ１０１Ｂは、ＰＦＤ１０１Ａから出力された位相差を昇圧して制御電圧を生成し、ＬＰＦ１０１Ｃに出力する。

ＬＰＦ１０１Ｃは、ＣＰ１０１Ｂから出力された制御電圧の高周波成分を除去し、ＶＣＯ１０１Ｄに出力する。

ＶＣＯ１０１Ｄは、ＬＰＦ１０１Ｃから出力された制御電圧に従って、通信周波数の２倍の発振周波数を生成し、第１分周器１０１Ｅに出力する。ＶＣＯ１０１Ｄは、ＬＰＦ１０１Ｃから出力された制御電圧に従って、発振周波数を調整し、バッファに出力する。

第１分周器１０１Ｅは、ＶＣＯ１０１Ｄから出力された発振周波数を２分周し、第２分周器１０１Ｅに出力する。すなわち、第１分周器１０１Ｅは、１／２分周器である。

第２分周器１０１Ｆは、図示されていないＣＰＵから出力された分周比（Ｎ）に従って、第１分周器１０１Ｅから出力された発振周波数を分周し、ＰＦＤ１０１Ａに出力する。すなわち、第２分周器１０１Ｆは、１／Ｎ分周器（プログラマブル・デバイダ）である。

バッファは、ＶＣＯ１０１Ｄから出力された発振周波数を増幅し、分周器１０２Ａ又は１０２Ｂに出力する。

分周器１０２Ａは、自走発振周波数制御回路１０３の制御部１０３Ｂ、受信回路１０４Ａの２つのＤＣミキサ（以下「ＤＣＭ」という）及びバッファに接続されている。

分周器１０２Ａは、自走発振周波数制御回路１０３の制御部１０３Ｂから出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、受信回路１０４Ａの２つのＤＣＭにそれぞれ出力する。このとき、分周器１０２Ａは、１／２分周器として動作する。

分周器１０２Ｂは、自走発振周波数制御回路１０３の制御部１０３Ｂ、送信回路１０４Ｂの２つのＵＣミキサ（以下「ＵＣＭ」という）及びバッファに接続されている。

分周器１０２Ｂは、自走発振周波数制御回路１０３の制御部１０３Ｂから出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、送信回路１０４Ｂの２つのＵＣＭにそれぞれ出力する。このとき、分周器１０２Ｂは、１／２分周器として動作する。

自走発振周波数制御回路１０３は、比較部１０３Ａ及び制御部１０３Ｂを備えている。

比較部１０３Ａは、参照周波数と自走発振周波数生成器１０５から出力された自走発振周波数の大小関係を比較し、比較結果を制御部１０３Ｂに出力する。比較部１０３Ａは、参照周波数と自走発振周波数の大小関係が逆転するまで比較を繰り返す。

制御部１０３Ｂは、参照周波数と自走発振周波数の大小関係が逆転していない場合には、自走発振周波数を生成するための第１制御信号を生成して自走発振周波数生成器１０５に出力し、ＰＬＬ１０１の調整部の動作を停止するための第２制御信号を生成してＰＬＬ１０１に出力する。

一方、制御部１０３Ｂは、参照周波数と自走発振周波数の大小関係が逆転した場合には、Ｉ／Ｑ信号を生成するための第１制御信号を分周器１０２Ａ又は１０２Ｂに出力し、ＰＬＬ１０１の調整部の動作を開始するための第２制御信号をＰＬＬ１０１に出力する。

このとき、ＰＬＬ１０１の調整部は、制御部１０３Ｂから出力された第２制御信号に従って発振周波数を調整してバッファに出力し、分周器１０２Ａ又は１０２Ｂは、自走発振周波数制御回路１０３の制御部１０３Ｂから出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってバッファから出力された発振周波数を分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、受信回路１０４Ａの２つのＤＣＭ又は送信回路１０４Ｂの２つのＵＣＭにそれぞれ出力する。

受信回路１０４Ａは、２つのＤＣＭを備えている。

２つのＤＣＭは、それぞれ、分周器１０２Ａ及び低雑音増幅器（Low Noise Amplifier、以下「ＬＮＡ」という）に接続されている。２つのＤＣＭは、それぞれ、分周器１０２Ａから出力されたＩ／Ｑ信号及びＬＮＡから出力された信号を変復調して受信信号を生成し、図示されていない外部回路に出力する。

送信回路１０４Ｂは、２つのＵＣＭ（ＵＣミキサ）を備えている。

２つのＵＣＭは、それぞれ、分周器１０２Ｂ及びパワーアンプ（以下「ＰＡ」という）に接続されている。２つのＵＣＭは、それぞれ、分周器１０２Ｂから出力されたＩ／Ｑ信号及び図示されていない外部回路から出力された信号を変復調して送信信号を生成し、ＰＡに出力する。

ＬＮＡは、図示されていない受信元から出力された信号を増幅し、受信回路１０４の２つのＤＣＭにそれぞれ出力する。

ＰＡは、送信回路１０４Ｂの２つのＵＣＭからそれぞれ出力された送信信号を増幅し、図示されていない送信先に出力する。

自走発振周波数生成器１０５は、自走発振周波数制御回路１０３の比較部１０３Ａ及び制御部１０３Ｂに接続されている。自走発振周波数生成器１０５は、分周器１０１Ａ及び１０１Ｂと同じ構成を有する２分周器である。

自走発振周波数生成器１０５は、自走発振周波数制御回路１０３の制御部１０３Ｂから出力された第１制御信号に従って自走発振周波数を生成して自走発振周波数制御回路１０３の比較部１０３Ａに出力する。

本発明の実施例１によれば、電流源負荷を用いた分周器の動作が保障されたときにＩ／Ｑ信号が生成されるので、分周器の広帯域かつ低電圧動作を保障することができる。

また、本発明の実施例１によれば、電流源負荷を用いた分周器の動作が保障されるまで自走発振周波数生成器の自走発振周波数を生成するための第１制御信号が生成され、分周器の動作が保障されたときにＩ／Ｑ信号が生成されるので、分周器の広帯域かつ低電圧動作を保障することができる。

また、本発明の実施例１によれば、分周器の動作が保障されるまでＰＬＬの調整部の動作を停止するための第２制御信号が生成されるので、ＰＬＬ及びバッファの消費電力を低減することができる。

次に、本発明の実施例２について説明する。本発明の実施例１は、自走発振周波数生成器によって生成された自走発振周波数と参照周波数を比較する例であるが、本発明の実施例２は、通信回路にＩ／Ｑ信号を出力する分周器によって生成された自走発振周波数と参照周波数を比較する例である。なお、本発明の実施例１と同様の内容についての説明は省略する。

図３は、本発明の実施例２に係る信号分配装置の構成の一例を示すブロック図である。

本発明の実施例２に係る信号分配装置は、位相同期ループ回路（Phase Locked Loop、以下「ＰＬＬ」という）２０１、分周器２０２、自走発振周波数制御回路２０３及び通信回路２０４を備えている。

ＰＬＬ２０１は、参照周波数を基準として、図示されていない中央演算処理装置（Central Processing Unit、以下「ＣＰＵ」という）から出力された制御信号に従って発振周波数を調整し、調整された発振周波数を分周器２０２に出力する。

分周器２０２は、電流源負荷を有する。分周器２０２は、自走発振周波数制御回路２０３から出力された自走発振周波数を生成するための第１制御信号に従って自走発振周波数を生成し、自走発振周波数制御回路２０３に出力する。分周器２０２は、ＰＬＬ２０１から出力された発振周波数を分周し、自走発振周波数制御回路２０３から出力されたＩ／Ｑ信号を生成するための第１制御信号に従って自走発振周波数を有するＩ／Ｑ信号を生成し、通信回路２０４に出力する。

分周器２０２は、ＣＬＫ入力がないときでも発振動作し、自走発振周波数を生成する。分周器２０２は、電流源負荷のバイアスにより自走発振周波数を変化させる。この自走発振周波数がＰＬＬ２０１によって調整された発振周波数と近い状態にある場合には、入力値が小さくても、分周器２０２はＩ／Ｑ信号を生成することができる。

自走発振周波数制御回路２０３は、参照周波数及び分周器２０２から出力された自走発振周波数に従って第１制御信号を生成し、分周器２０２に出力し、第２制御信号をＰＬＬ２０１に出力する。

例えば、第１制御信号は、分周器２０２の電流源負荷のバイアス値である。

例えば、第２制御信号は、ＰＬＬ２０１に供給する電源のＯＮ／ＯＦＦ制御信号である。

通信回路２０４は、分周器２０２から出力されたＩ／Ｑ信号を用いて送信又は受信を行う。

図４は、本発明の実施例２に係る信号分配装置の各部２０１〜２０４の構成の一例を示す回路図である。

ＰＬＬ２０１は、バッファ及び自走発振周波数制御回路２０３の制御部２０３Ｂに接続されている。ＰＬＬ２０１は、位相周波数検波器（Phase Frequency Detector、以下「ＰＦＤ」という）２０１Ａ、チャージポンプ（以下「ＣＰ」という）２０１Ｂ、ローパスフィルタ（以下「ＬＰＦ」という）２０１Ｃ、電圧制御発振器（Voltage Controlled Oscillator、以下「ＶＣＯ」という）２０１Ｄ、第１分周器２０１Ｅ及び第２分周器２０１Ｆから構成される調整部を備えている。

調整部は、自走発振周波数制御回路２０３の制御部２０３Ｂから動作を停止するための第２制御信号が出力された場合には動作を停止し、動作を開始するための第２制御信号が出力された場合には動作を開始する。

ＰＦＤ２０１は、参照周波数と第１分周器２０１Ｅ及び第２分周器２０１Ｆによって分周された発振周波数の位相差を比較し、ＣＰ２０１Ｂに出力する。

ＣＰ２０１Ｂは、ＰＦＤ２０１Ａから出力された位相差を昇圧して制御電圧を生成し、ＬＰＦ２０１Ｃに出力する。

ＬＰＦ２０１Ｃは、ＣＰ２０１Ｂから出力された制御電圧の高周波成分を除去し、ＶＣＯ２０１Ｄに出力する。

ＶＣＯ２０１Ｄは、ＬＰＦ２０１Ｃから出力された制御電圧に従って、通信周波数の２倍の発振周波数を生成し、第１分周器２０１Ｅに出力する。ＶＣＯ２０１Ｄは、ＬＰＦ２０１Ｃから出力された制御電圧に従って、発振周波数を調整し、バッファに出力する。

第１分周器２０１Ｅは、ＶＣＯ２０１Ｄから出力された発振周波数を２分周し、第２分周器２０１Ｅに出力する。すなわち、第１分周器２０１Ｅは、１／２分周器である。

第２分周器２０１Ｆは、図示されていないＣＰＵから出力された分周比（Ｎ）に従って、第１分周器２０１Ｅから出力された発振周波数を分周し、ＰＦＤ２０１Ａに出力する。すなわち、第２分周器２０１Ｆは、１／Ｎ分周器（プログラマブル・デバイダ）である。

バッファは、ＶＣＯ２０１Ｄから出力された発振周波数を増幅し、分周器２０２Ａ又は２０２Ｂに出力する。

分周器２０２Ａは、自走発振周波数制御回路２０３の比較部２０３Ａ及び制御部２０３Ｂ、受信回路２０４Ａの２つのＤＣミキサ（以下「ＤＣＭ」という）並びにバッファに接続されている。

分周器２０２Ａは、自走発振周波数制御回路の制御部２０３Ｂから出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、受信回路２０４Ａの２つのＤＣＭにそれぞれ出力する。このとき、分周器２０２Ａは、１／２分周器として動作する。

分周器２０２Ａは、自走発振周波数制御回路の制御部２０３Ｂから出力された自走発振周波数を生成するための第１制御信号に従って自走発振周波数を生成し、自走発振周波数制御回路２０３の比較部２０３Ａに出力する。このとき、分周器２０２Ａは、自走発振周波数生成器として動作する。

分周器２０２Ｂは、自走発振周波数制御回路２０３の比較部２０３Ａ、送信回路２０４Ｂの２つのＵＣミキサ（以下「ＵＣＭ」という）及びバッファに接続されている。

分周器２０２Ｂは、自走発振周波数制御回路の制御部２０３Ｂから出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、送信回路２０４Ｂの２つのＵＣＭにそれぞれ出力する。このとき、分周器２０２Ｂは、１／２分周器として動作する。

自走発振周波数制御回路２０３は、比較部２０３Ａ及び制御部２０３Ｂを備えている。

比較部２０３Ａは、参照周波数と分周器２０２Ａから出力された自走発振周波数の大小関係を比較し、比較結果を制御部２０３Ｂに出力する。比較部２０３Ａは、参照周波数と自走発振周波数の大小関係が逆転するまで比較を繰り返す。

制御部２０３Ｂは、参照周波数と自走発振周波数の大小関係が逆転していない場合には、自走発振周波数を生成するための第１制御信号を生成して分周器２０２Ａに出力し、ＰＬＬ２０１の調整部の動作を停止するための第２制御信号を生成してＰＬＬ２０１に出力する。

このとき、分周器２０２Ａは、制御部２０３Ｂから出力された第１制御信号に従って自走発振周波数を生成して自走発振周波数制御回路２０３の比較部２０３Ａに出力し、ＰＬＬ２０１の調整部は動作を停止する。

一方、制御部２０３Ｂは、参照周波数と自走発振周波数の大小関係が逆転した場合には、Ｉ／Ｑ信号を生成するための第１制御信号を生成して分周器２０２Ａ又は２０２Ｂに出力し、ＰＬＬ２０１の調整部の動作を開始するための第２制御信号をＰＬＬ２０１に出力する。

このとき、ＰＬＬ２０１の調整部は、制御部２０３Ｂから出力された第２制御信号に従って発振周波数を調整してバッファに出力し、分周器２０２Ａ又は２０２Ｂは、制御部２０３Ｂから出力された第１制御信号に従ってバッファから出力された発振周波数を分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、受信回路２０４Ａの２つのＤＣＭ又は送信回路２０４Ｂの２つのＵＣＭにそれぞれ出力する。

受信回路２０４Ａは、２つのＤＣＭを備えている。

２つのＤＣＭは、それぞれ、分周器２０２Ａ及び低雑音増幅器（Low Noise Amplifier、以下「ＬＮＡ」という）に接続されている。２つのＤＣＭは、それぞれ、分周器２０２Ａから出力されたＩ／Ｑ信号及びＬＮＡから出力された信号を変復調して受信信号を生成し、図示されていない外部回路に出力する。

送信回路２０４Ｂは、２つのＵＣＭ（ＵＣミキサ）を備えている。

２つのＵＣＭは、それぞれ、分周器２０２Ｂ及びパワーアンプ（以下「ＰＡ」という）に接続されている。２つのＵＣＭは、それぞれ、分周器２０２Ｂから出力されたＩ／Ｑ信号及び図示されていない外部回路から出力された信号を変復調して送信信号を生成し、ＰＡに出力する。

ＬＮＡは、図示されていない受信元から出力された信号を増幅し、受信回路２０４の２つのＤＣＭにそれぞれ出力する。

ＰＡは、送信回路２０４Ｂの２つのＵＣＭからそれぞれ出力された送信信号を増幅し、図示されていない送信先に出力する。

本発明の実施例２によれば、本発明の実施例１と同様の効果に加えて、通信回路にＩ／Ｑ信号を生成する分周器を自走発振周波数生成器としても動作させるので、本発明の実施例１よりも回路構成を簡略化することができる。

次に、本発明の実施例３について説明する。本発明の実施例１及び実施例２は、自走発振周波数制御回路を備える信号分配装置についての例であるが、本発明の実施例３は、自走発振周波数制御回路として動作する位相同期ループ回路を備える信号分配装置についての例である。なお、本発明の実施例１及び実施例２と同様の内容についての説明は省略する。

図５は、本発明の実施例３に係る信号分配装置の構成の一例を示すブロック図である。

本発明の実施例３に係る信号分配装置は、位相同期ループ回路（Phase Locked Loop、以下「ＰＬＬ」という）３０１、分周器３０２及び通信回路３０４を備えている。

ＰＬＬ３０１は、参照周波数を基準として、図示されていない中央演算処理装置（Central Processing Unit、以下「ＣＰＵ」という）から出力された制御信号に従って発振周波数を調整し、調整された発振周波数及び分周器３０２を制御するための第１制御信号を分周器３０２に出力する。

分周器３０２は、電流源負荷を有する。分周器３０２は、ＰＬＬ３０１から出力されたＩ／Ｑ信号を生成するための第１制御信号に従ってＰＬＬ３０１から出力された発振周波数を分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、通信回路３０４に出力する。

分周器３０２は、ＣＬＫ入力がないときでも発振動作し、自走発振周波数を生成する。分周器３０２は、電流源負荷のバイアスにより自走発振周波数を変化させる。この自走発振周波数がＰＬＬ３０１によって調整された発振周波数と近い状態にある場合には、分周器３０２の入力値が小さくても、分周器３０２はＩ／Ｑ信号を生成することができる。

例えば、第１制御信号は、分周器３０２の電流源負荷のバイアス値である。

例えば、第２制御信号は、ＰＬＬ３０１の調整部に供給する電源のＯＮ／ＯＦＦ制御信号である。

通信回路３０４は、分周器３０２から出力されたＩ／Ｑ信号を用いて送信又は受信を行う。

図６は、本発明の実施例３に係る信号分配装置の各部３０１〜３０４の構成の一例を示す回路図である。

ＰＬＬ３０１は、分周器３０２Ａ及び３０２Ｂ並びにバッファに接続されている。ＰＬＬ３０１は、位相周波数検波器（Phase Frequency Detector、以下「ＰＦＤ」という）３０１Ａ、チャージポンプ（以下「ＣＰ」という）３０１Ｂ、ローパスフィルタ（以下「ＬＰＦ」という）３０１Ｃ、電圧制御発振器（Voltage Controlled Oscillator、以下「ＶＣＯ」という）３０１Ｄ、第１分周器３０１Ｅ及び第２分周器３０１Ｆから構成される調整部、比較部３０１Ｇ並びに制御部３０１Ｈを備えている。

調整部は、制御部３０１Ｈから動作を停止するための第２制御信号が出力された場合には動作を停止し、動作を開始するための第２制御信号が出力された場合には動作を開始する。

ＰＦＤ３０１は、参照周波数と第１分周器３０１Ｅ及び第２分周器３０１Ｆによって分周された発振周波数の位相差を比較し、ＣＰ３０１Ｂに出力する。

ＣＰ３０１Ｂは、ＰＦＤ３０１Ａから出力された位相差を昇圧して制御電圧を生成し、ＬＰＦ３０１Ｃに出力する。

ＬＰＦ３０１Ｃは、ＣＰ３０１Ｂから出力された制御電圧の高周波成分を除去し、ＶＣＯ３０１Ｄに出力する。

ＶＣＯ３０１Ｄは、ＬＰＦ３０１Ｃから出力された制御電圧に従って、通信周波数の２倍の発振周波数を生成し、第１分周器３０１Ｅに出力する。ＶＣＯ３０１Ｄは、ＬＰＦ３０１Ｃから出力された制御電圧に従って、発振周波数を調整し、バッファに出力する。

第１分周器３０１Ｅは、ＶＣＯ３０１Ｄから出力された発振周波数を２分周し、第２分周器３０１Ｅに出力する。このとき、第１分周器３０１Ｅは、１／２分周器として動作する。

第１分周器３０１Ｅは、制御部３０１Ｈから出力された自走発振周波数を生成するための第１制御信号に従って自走発振周波数を生成し、第２分周器３０１Ｅに出力する。このとき、第１分周器３０１Ｅは、第１自走発振周波数生成器として動作する。

第２分周器３０１Ｆは、図示されていないＣＰＵから出力された分周比（Ｎ）に従って、第１分周器３０１Ｅから出力された発振周波数を分周し、ＰＦＤ３０１Ａに出力する。このとき、第２分周器２０１Ｆは、１／Ｎ分周器（プログラマブル・デバイダ）として動作する。

第２分周器３０１Ｆは、制御部３０１Ｈから出力された自走発振周波数を生成するための第１制御信号に従って第１分周器３０１Ｅから出力された自走発振周波数を分周し、比較部３０１Ｇに出力する。このとき、第２分周器３０１Ｆは、第２自走発振周波数生成器として動作する。

比較部３０１Ｇは、参照周波数と第２分周器３０１Ｆから出力された自走発振周波数の大小関係を比較し、比較結果を制御部３０１Ｈに出力する。比較部３０１Ｇは、参照周波数と自走発振周波数の大小関係が逆転するまで比較を繰り返す。

制御部３０１Ｈは、参照周波数と自走発振周波数の大小関係が逆転していない場合には、自走発振周波数を生成するための第１制御信号を生成して第１分周器３０１Ｅ及び第２分周器３０１Ｆに出力し、ＰＦＤ３０１Ａ、ＣＰ３０１Ｂ、ＬＰＦ３０１Ｃ及びＶＣＯ３０１Ｄ（第１分周器３０１Ｅ及び第２分周器３０１Ｆを除く調整部）の動作を停止するための第２制御信号を生成してＰＬＬ２０１に出力する。

このとき、第１分周器３０１Ｅは、制御部３０１Ｈから出力された自走発振周波数を生成するための第１制御信号に従って自走発振周波数を生成して比較部３０１Ｇに出力し、第１分周器３０１Ｅ及び第２分周器３０１Ｆを除く調整部は動作を停止する。

一方、制御部３０１Ｈは、参照周波数と自走発振周波数の大小関係が逆転した場合には、直前の第１制御信号（Ｉ／Ｑ信号を生成するための第１制御信号）を分周器３０２Ａ又は３０２Ｂに出力し、調整部の動作を開始するための第２制御信号を調整部に出力する。

このとき、調整部は、制御部３０１Ｈから出力された第２制御信号に従って発振周波数を調整してバッファに出力し、分周器３０２Ａ又は３０２Ｂは、制御部３０１Ｈから出力された第１制御信号及びバッファから出力された発振周波数に従って調整された自走発振周波数を有するＩ／Ｑ信号を生成して受信回路３０４Ａの２つのＤＣＭ又は送信回路３０４Ｂの２つのＵＣＭにそれぞれ出力する。

バッファは、ＶＣＯ３０１Ｄから出力された発振周波数を増幅し、分周器３０２Ａ又は３０２Ｂに出力する。

分周器３０２Ａは、ＰＬＬ３０１の制御部３０１Ｈ、受信回路３０４Ａの２つのＤＣミキサ（以下「ＤＣＭ」という）及びバッファに接続されている。

分周器３０２Ａは、ＰＬＬ３０１の制御部３０１Ｈから出力された第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、受信回路３０４Ａの２つのＤＣＭにそれぞれ出力する。このとき、分周器３０２Ａは、１／２分周器として動作する。

分周器３０２Ｂは、ＰＬＬ３０１の制御部３０１Ｈ、送信回路３０４Ｂの２つのＵＣミキサ（以下「ＵＣＭ」という）及びバッファに接続されている。

分周器３０２Ｂは、ＰＬＬ３０１の制御部３０１Ｈから出力された第１制御信号に従ってバッファから出力された発振周波数を２分周し、自走発振周波数を有するＩ／Ｑ信号を生成し、送信回路３０４Ｂの２つのＵＣＭにそれぞれ出力する。このとき、分周器３０２Ｂは、１／２分周器として動作する。

受信回路３０４Ａは、２つのＤＣＭを備えている。

２つのＤＣＭは、それぞれ、分周器３０２Ａ及び低雑音増幅器（Low Noise Amplifier、以下「ＬＮＡ」という）に接続されている。２つのＤＣＭは、それぞれ、分周器３０２Ａから出力されたＩ／Ｑ信号及びＬＮＡから出力された信号を変復調して受信信号を生成し、図示されていない外部回路に出力する。

送信回路３０４Ｂは、２つのＵＣＭ（ＵＣミキサ）を備えている。

２つのＵＣＭは、それぞれ、分周器３０２Ｂ及びパワーアンプ（以下「ＰＡ」という）に接続されている。２つのＵＣＭは、それぞれ、分周器３０２Ｂから出力されたＩ／Ｑ信号及び図示されていない外部回路から出力された信号を変復調して送信信号を生成し、ＰＡに出力する。

ＬＮＡは、図示されていない受信元から出力された信号を増幅し、受信回路３０４の２つのＤＣＭにそれぞれ出力する。

ＰＡは、送信回路３０４Ｂの２つのＵＣＭからそれぞれ出力された送信信号を増幅し、図示されていない送信先に出力する。

本発明の実施例３によれば、本発明の実施例１と同様の効果に加えて、ＰＬＬの分周器が自走発振周波数生成器としても動作するので、本発明の実施例１よりも回路構成を簡略化することができる。

また、本発明の実施例３によれば、ＰＬＬの比較部及び制御部が自走発振周波数制御回路として動作するので、本発明の実施例２よりも回路構成を簡略化することができる。

また、本発明の実施例３によれば、ＰＬＬが自走発振周波数制御回路として動作する比較部及び制御部を有するので、本発明の実施例１及び実施例２よりも信号分配装置の消費電力を低減することができる。

本発明の実施例１に係る信号分配装置の構成の一例を示すブロック図である。本発明の実施例１に係る信号分配装置の各部１０１〜１０５の構成の一例を示す回路図である。本発明の実施例２に係る信号分配装置の構成の一例を示すブロック図である。本発明の実施例２に係る信号分配装置の各部２０１〜２０４の構成の一例を示す回路図である。本発明の実施例３に係る信号分配装置の構成の一例を示すブロック図である。本発明の実施例３に係る信号分配装置の各部３０１〜３０４の構成の一例を示す回路図である。

符号の説明

１０１、２０１、３０１位相同期ループ回路（ＰＬＬ）
１０１Ａ、２０１Ａ、３０１Ａ位相周波数検波器（ＰＦＤ）
１０１Ｂ、２０１Ｂ、３０１Ｂチャージポンプ（ＣＰ）
１０１Ｃ、２０１Ｃ、３０１Ｃローパスフィルタ（ＬＰＦ）
１０１Ｄ、２０１Ｄ、３０１Ｄ電圧制御発振器（ＶＣＯ）
１０１Ｅ、２０１Ｅ、３０１Ｅ第１分周器
１０１Ｆ、２０１Ｆ、３０１Ｆ第２分周器
１０２、１０２Ａ、１０２Ｂ、２０２、２０２Ａ、２０２Ｂ、３０２、３０２Ａ、３０２Ｂ分周器
１０３、２０３自走発振周波数制御回路
１０３Ａ、２０３Ａ、３０１Ｇ比較部
１０３Ｂ、１０３Ｂ、３０１Ｈ制御部
１０４、２０４、３０４通信回路
１０４Ａ、２０４Ａ、３０４Ａ受信回路
１０４Ｂ、２０４Ｂ、３０４Ｂ送信回路
２０５自走発振周波数生成器
ＬＮＡ低雑音増幅器
ＰＡパワーアンプ
ＤＣＭＤＣミキサ
ＵＣＭＵＣミキサ

Claims

第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路と、
電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器と、
第１制御信号に従って自走発振周波数を生成する自走発振周波数生成器と、
前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する自走発振周波数制御回路と、
前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置。
第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部を有する位相同期ループ回路と、
電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成し、第１制御信号に従って自走発振周波数を生成する分周器と、
前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する自走発振周波数制御回路と、
前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置。
第１制御信号に従って自走発振周波数を生成し、第２制御信号に従って動作し、参照周波数に従って発振周波数を調整する調整部、前記参照周波数と前記自走発振周波数を比較する比較部及び前記比較部の比較結果に従って前記第１制御信号又は前記第２制御信号を生成する制御部を有する位相同期ループ回路と、
電流源負荷を有し、前記調整部によって調整された発振周波数を分周してＩ／Ｑ信号を生成する分周器と、
前記分周器によって生成された前記Ｉ／Ｑ信号を用いて送信又は受信を行う通信回路と、を備えたことを特徴とする信号分配装置。
前記比較部は、前記参照周波数と前記自走発振周波数の大小関係を比較する請求項１乃至３の何れか１項に記載の信号分配装置。
前記比較部は、前記大小関係が逆転するまで、前記参照周波数と前記自走発振周波数の比較を繰り返し、
前記制御部は、前記大小関係が逆転していない場合には前記第１制御信号及び前記調整部の動作を停止するための前記第２制御信号を生成し、前記大小関係が逆転した場合には前記調整部の動作を開始するための前記第２制御信号を生成する請求項４に記載の信号分配装置。