JP2009049611A - プログラマブル遅延発生装置 - Google Patents
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Abstract
【課題】比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現すること。
【解決手段】静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、1周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とするもの。
【選択図】 図1
【解決手段】静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、1周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とするもの。
【選択図】 図1
Description
本発明は、プログラマブル遅延発生装置に関し、詳しくは、比較的簡単な回路構成で、複数の遅延時間を発生させることができるプログラマブル遅延発生装置に関するものである。
プログラマブル遅延発生装置は、遅延量設定入力に応じた遅延時間を発生する装置であり、たとえばLSIテスタの遅延時間設定手段として使用されている。
図4は従来のプログラマブル遅延発生装置の一例を示す回路図、図5は図4の動作を説明するタイミングチャートである。アンドゲートANDの一方の入力端子にはトリガTrigが入力され、他方の入力端子にはコンパレータCMPの出力OUTがインバータINVで反転され反転信号n1として入力されている。このアンドゲートANDの出力信号n2は、スイッチSW1をオンオフ制御する。
コンパレータCMPの非反転入力端子には、スレッショルド電圧Vthが入力されている。反転入力端子と共通電位点間には、定電流源Idcgが接続されている。電源Vddと反転入力端子間には、スイッチSW1とコンデンサC1が並列接続されるとともに、スイッチSW2とコンデンサC2の直列回路とスイッチSW3とコンデンサC3の直列回路が並列接続されている。
初期状態におけるインバータINVの反転信号n1がHighとすると、トリガTrigのLowからHighへの遷移によってアンドゲートANDの出力信号n2もLowからHighとなり、スイッチSW1が開いてオフになる。スイッチSW1が開くことによりコンデンサC1に充電されていた電荷は定電流源Idcgを介して放電される。この放電過程でコンパレータCMPの反転入力端子の電圧Vdlyが閾値電圧Vthを下回ることにより、コンパレータCMPの出力OUTがLowからHighに遷移する。この出力OUTのLowからHighへの遷移によってインバータINVの出力n1およびアンドゲートANDの出力信号n2もHighからLowに遷移し、スイッチSW1が閉じてオンになる。これにより、コンパレータCMPの反転入力端子の電圧Vdlyは初期値に戻り、1サイクルの遅延発生動作が完了する。
コンパレータCMPの反転入力端子の電圧Vdlyのランプ波の傾きは、Vdd−Vdly間に接続されるコンデンサC1〜C3の総容量と定電流Idcgにより設定されるため、スイッチSW2,SW3を個別にオン・オフしてVdd−Vdly間の総容量をC1、C1+C2、C1+C2+C3、またはC1+C3と変えるとともに、定電流Idcgの値を変えることにより、所望の傾きに調整できる。
一方、トリガTrigの立ち上がりからコンパレータCMPの出力OUTの立ち上がりまでの遅延時間tpdは、アンドゲートANDの遅延時間をtpd(AND)とし、Vdd−Vdly間の総容量をCtotalとすると、次式(1)となるので、
tpd=tpd(AND)+{Ctotal*(Vdd−Vth)/Idcg} (1)
Vdd−Vdly間の総容量または定電流Idcgを変化させてコンパレータCMPの反転入力端子の電圧Vdlyのランプ波の傾きを調整することによって、遅延時間tpdを所望の値に調整することができる。
tpd=tpd(AND)+{Ctotal*(Vdd−Vth)/Idcg} (1)
Vdd−Vdly間の総容量または定電流Idcgを変化させてコンパレータCMPの反転入力端子の電圧Vdlyのランプ波の傾きを調整することによって、遅延時間tpdを所望の値に調整することができる。
特許文献1には、先行するプログラマブル遅延発生装置が記載されている。
しかし、従来の構成における遅延発生間隔の最小値は、トリガTrigの立ち上がり→コンパレータCMPの反転入力端子における電圧Vdlyのランプ動作→リセットという初期状態からの一連の動作時間により制限される。
そして、このように制限される遅延発生間隔内に複数の遅延時間を発生させる場合には、図4の回路構成を複数個用意しなければならず、回路規模、面積、消費電力などが増大することになる。
本発明は、これらの課題を解決するものであり、その目的は、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現することにある。
このような課題を達成するために、本発明のうち請求項1記載の発明は、静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、1周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とする。
請求項2記載の発明は、請求項1記載のプログラマブル遅延発生装置において、1周期のスロープを比較する複数のコンパレータと、これらコンパレータの出力がそれぞれ入力される複数のエッジ抽出回路と、これらエッジ抽出回路から出力される遅延出力を選択的に出力するセレクタとで構成されたことを特徴とする。
請求項3記載の発明は、請求項1または請求項2記載のプログラマブル遅延発生装置において、前記閾値電圧は、任意に調整できることを特徴とする。
本発明によれば、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現できる。
以下本発明について、図面を用いて詳細に説明する。図1は本発明に係るプログラマブル遅延発生装置の一実施例を示す回路図であり、図4と共通する部分には同一の符号を付けている。
図1の回路では、図4の回路におけるコンパレータCMPに代えて、2個のコンパレータCMP1,CMP2と、それぞれのコンパレータCMP1,CMP2の出力信号edg1,edg2からエッジを抽出するエッジ抽出回路EXT1,EXT2と、エッジ抽出回路EXT1,EXT2の出力信号e1,e2を選択するセレクタSELを設けている。
コンパレータCMP1の非反転入力端子にはスレッショルド電圧Vth1が入力され、反転入力端子にはスイッチSW3と定電流源Idcgの接続点が接続され、出力端子はエッジ抽出回路EXT1を介してセレクタSELの一方の入力端子に接続されている。
コンパレータCMP2の非反転入力端子にはスレッショルド電圧Vth2が入力され、反転入力端子にはスイッチSW3と定電流源Idcgの接続点が接続され、出力端子はエッジ抽出回路EXT2を介してセレクタSELの他方の入力端子に接続されるとともにインバータINVを介してアンドゲートANDの他方の入力端子に接続されている。
図2は図1の各部の説明図であり、(A)はエッジ抽出回路EXT1,EXT2の具体例を示し、(B)は(A)の動作波形を示し、(C)はトリガTrigとセレクタSELの制御信号CTLを発生する信号発生回路の具体例を示している。
エッジ抽出回路EXT1,EXT2は、(A)に示すように、アンドゲートAND_eとインバータINV_eとで構成されている。アンドゲートAND_eの一方の入力端子には対応するコンパレータCMP1,CMP2の出力信号がエッジedgとして直接入力され、他方の入力端子にはエッジedgがインバータINV_eを介して入力される。
(B)に示すように、エッジedgがLowからHighに立ち上がると、アンドゲートAND_eの出力OUT_eはLowからHighに遷移する。一方、インバータINV_eの出力n1_eが、遅延時間tpd後にHighからLowに遷移すると、アンドゲートAND_eの出力OUT_eもHighからLowに遷移する。このようにエッジedgがLowからHighに立ち上がることにより、遅延時間tpdのパルス幅を有するパルス信号OUT_eが生成される。
(C)において、本発明に係るプログラマブル遅延発生装置の基準となるシステムクロックCLKが同期回路SYNCに入力されると、同期回路SYNCからシステムクロックCLKに同期した出力信号として、トリガTrigとセレクタSELの制御信号CTLが出力される。同期回路SYNCでは、トリガTrigとセレクタSELの制御信号CTLの関係を規定するさまざまな演算が実行される。このようにして生成されるトリガTrigを図1のアンドゲートANDの一方の入力端子に入力し、セレクタSELの制御信号CTLをセレクタSELに入力することにより、図1のプログラマブル遅延発生装置を動作させる。
図3は図1の動作を説明するタイミングチャートである。(g)に示すコンパレータCMP2の出力edg2の初期値をLowとすると、(a)に示すトリガTrigのLowからHighへの立ち上がりによって(b)に示すアンドゲートANDの出力n2がLowからHighに立ち上がってスイッチSW1がオフになり、(c)に示すようにVdlyの放電が開始される。Vdlyが(d)に示すコンパレータCMP1の閾値電圧Vth1を下回ると、(f)に示すコンパレータCMP1の出力edg1がLowからHighに反転する。
このとき、VdlyがコンパレータCMP1の閾値電圧Vth1を下回っても、放電は継続される。そしてVdlyが(e)に示すコンパレータCMP2の閾値電圧Vth2を下回ると、コンパレータCMP2の出力edg2がLowからHighに遷移する。コンパレータCMP2の出力edg2がLowからHighに遷移することにより、(h)に示すインバータINVの出力n1および(b)に示すアンドゲートANDの出力n2がHighからLowに遷移し、スイッチSW1がオンになる。スイッチSW1がオンになることにより、Vdlyは初期値に戻る。コンパレータCMP1,CMP2の出力edg1,edg2がLowからHighに遷移すると、エッジ抽出回路EXT1,EXT2は前述図2(B)のようなパルス信号e1,e2を出力する。セレクタSELは、(k)に示す制御信号CTLの論理に応じて、(l)に示すように出力OUTとしてパルス信号e1またはe2を出力する。
このように構成することにより、Vdlyのスロープ1周期で、2つの遅延発生出力を得られる。これによって、回路規模、面積、消費電力を増やすことなく、遅延発生出力の間隔を短くすることができる。図4に示した従来回路で図1と同様のことを実現するためには、図1の回路を2回路設けなければならず、回路規模、面積、消費電力の増大は避けられなかった。
なお、上記実施例では閾値電圧が2つの場合を示したが、3つ以上の場合であっても同様な構成で実現できる。
また、閾値電圧Vth1,Vth2をD/A変換器などを使用した可変電圧源にすることで、Vdlyのスロープが同じ傾きの場合でも、出力のタイミングを変更することができる。
以上説明したように、本発明によれば、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現することができ、たとえば高集積化するLSIテスタの遅延時間設定手段として好適である。
AND,AND_e アンドゲート
INV,INV_e インバータ
SW1〜SW3 スイッチ
C1〜C3 コンデンサ
Idcg 定電流源
CMP,CMP1,CMP2 コンパレータ
EXT1,EXT2 エッジ抽出回路
SEL セレクタ
SYNC 同期回路
INV,INV_e インバータ
SW1〜SW3 スイッチ
C1〜C3 コンデンサ
Idcg 定電流源
CMP,CMP1,CMP2 コンパレータ
EXT1,EXT2 エッジ抽出回路
SEL セレクタ
SYNC 同期回路
Claims (3)
- 静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、
1周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とするプログラマブル遅延発生装置。 - 1周期のスロープを比較する複数のコンパレータと、これらコンパレータの出力がそれぞれ入力される複数のエッジ抽出回路と、これらエッジ抽出回路から出力される遅延出力を選択的に出力するセレクタとで構成されたことを特徴とする請求項1記載のプログラマブル遅延発生装置。
- 前記閾値電圧は、任意に調整できることを特徴とする請求項1または請求項2記載のプログラマブル遅延発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007212431A JP2009049611A (ja) | 2007-08-16 | 2007-08-16 | プログラマブル遅延発生装置 |
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JP2007212431A JP2009049611A (ja) | 2007-08-16 | 2007-08-16 | プログラマブル遅延発生装置 |
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JP2009049611A true JP2009049611A (ja) | 2009-03-05 |
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JP2007212431A Pending JP2009049611A (ja) | 2007-08-16 | 2007-08-16 | プログラマブル遅延発生装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017073700A (ja) * | 2015-10-08 | 2017-04-13 | 富士通株式会社 | クロック再生回路、光モジュール及びクロック再生方法 |
-
2007
- 2007-08-16 JP JP2007212431A patent/JP2009049611A/ja active Pending
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