JP2009049273A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】所望の仕事関数を示すNiベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造する半導体装置の製造方法を提供する。
【解決手段】Si基板1上にゲート絶縁膜2を形成し、ゲート絶縁膜2上にポリシリコンゲート電極層3を形成し、ポリシリコンゲート電極層3上に、Co膜4を介してNi膜5を形成し、アニール処理をして、SiリッチなシリサイドであるNiSi2を含むフルシリサイドゲート電極6を形成する。
【選択図】図1
【解決手段】Si基板1上にゲート絶縁膜2を形成し、ゲート絶縁膜2上にポリシリコンゲート電極層3を形成し、ポリシリコンゲート電極層3上に、Co膜4を介してNi膜5を形成し、アニール処理をして、SiリッチなシリサイドであるNiSi2を含むフルシリサイドゲート電極6を形成する。
【選択図】図1
Description
本発明は半導体装置の製造方法に関し、特にゲート電極をシリサイドで構成する半導体装置の製造方法に関する。
近年、半導体装置の高性能化を目的として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート材料であるポリシリコンを金属に置き換えるメタルゲートテクノロジの開発が加速している。メタルゲートテクノロジは、ポリシリコンゲートを用いた場合に課題となるゲートの空乏化を抑制でき、ゲートのシート抵抗も大幅に削減できることから、半導体集積回路の高速化、高機能化に大きく貢献する技術として位置づけられている。
フルシリサイドゲート(fully silicided gate)はメタルゲートの一種であり、従来のようにソース/ドレイン及びポリシリコンゲート電極層の上部のみシリサイド化するのではなく、ゲート電極全体をシリサイド化したゲート構造である。このフルシリサイドゲートとして用いられる材料は、コバルト(Co)やニッケル(Ni)など、既に半導体プロセスの材料として使われているものであるため、既存の生産ラインへの適用が容易であることなどから次世代CMOS(Complementary Metal Oxide Semiconductor)の有力なテクノロジとして注目されている。
しかしながら、プロセスインテグレーションとゲートの仕事関数制御に問題があり、現状では実用までに至っていない。このうち、プロセスインテグレーションに関しては、CMP(Chemical Mechanical Polishing)を用いる方法や、ハードマスクを使用する方法などの報告があり、解決の道筋は見えてきている。
一方、ゲートの仕事関数制御に関しては、従来のポリシリコンを用いた場合と同等の仕事関数を得ることが課題となっている。
たとえば、非特許文献1には、堆積するNiの膜厚を変えることで、Nチャネル型MOSFET(以下NMOSと略す)とPチャネル型MOSFET(以下PMOSと略す)のシリサイドの組成を変え、仕事関数を制御する方法が提案されている。非特許文献1によると、NMOSではニッケルダイシリサイド(NiSi2)など、シリコン(Si)リッチなシリサイドを用い、PMOSでは逆にダイニッケルシリサイド(Ni2Si)やNi3SiなどのNiリッチなシリサイドを用いることが仕事関数の観点から望ましいとされている。
たとえば、非特許文献1には、堆積するNiの膜厚を変えることで、Nチャネル型MOSFET(以下NMOSと略す)とPチャネル型MOSFET(以下PMOSと略す)のシリサイドの組成を変え、仕事関数を制御する方法が提案されている。非特許文献1によると、NMOSではニッケルダイシリサイド(NiSi2)など、シリコン(Si)リッチなシリサイドを用い、PMOSでは逆にダイニッケルシリサイド(Ni2Si)やNi3SiなどのNiリッチなシリサイドを用いることが仕事関数の観点から望ましいとされている。
ニッケルシリサイドの組成は、ポリシリコン上に堆積するNiの量と形成温度による。非特許文献1によると、PMOSのゲート電極に有利なNiリッチなシリサイドは、Ni堆積膜厚を多くして450〜550℃の温度帯でアニールすることで形成できる。一方、NMOSのゲート電極に有利なSiリッチなニッケルシリサイドは、Ni堆積膜厚を薄くして650℃以上の比較的高温でアニールすることで形成できる。
なお、従来、シリコン(111)面に沿ったファセットが入るのを防ぎ、均一なNiSi2を形成するために、コバルト(Co)層をNiとSiの間に挟んでアニールする技術があった(たとえば、特許文献1参照)。
K. Takahashi et al., IEDM Tech. Dig., p. 91, 2004 特開2002−343742号公報
K. Takahashi et al., IEDM Tech. Dig., p. 91, 2004
従来の技術では、NMOSのゲート電極に適したSiリッチなニッケルシリサイドを形成する場合、650℃以上の高温でアニールする必要があるため、サーマルバジェットが大きくなるという問題や、アニールの際にNiの凝集が発生しやすく、安定なニッケルシリサイドの形成が非常に困難であるという問題があった。
本発明はこのような点に鑑みてなされたものであり、所望の仕事関数を示すニッケルベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造可能な、半導体装置の製造方法を提供することを目的とする。
本発明者は、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンゲート電極層を形成する工程と、前記ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成する工程と、アニール処理をしてニッケルダイシリサイドを含むフルシリサイドゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法を提案する。
上記の方法によれば、ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成することで、比較的低温のアニール処理で、ニッケルダイシリサイドを含むフルシリサイドゲート電極が形成される。
本発明は、ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成することで、比較的低温のアニール処理で、NMOSのゲート電極として好適な仕事関数を示すニッケルダイシリサイドを含むフルシリサイドゲート電極を形成することができる。これにより、サーマルバジェットを増加させずにすむ。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、本実施の形態の半導体装置の製造方法の概要を示す図である。
本実施の形態の半導体装置の製造方法は、Niベースのフルシリサイドゲート電極を具備するMOSFETに関するものである。図1では、特にNMOSのゲートを形成する際の各工程における断面模式図を示している。ゲート部分のみ図示している。
図1は、本実施の形態の半導体装置の製造方法の概要を示す図である。
本実施の形態の半導体装置の製造方法は、Niベースのフルシリサイドゲート電極を具備するMOSFETに関するものである。図1では、特にNMOSのゲートを形成する際の各工程における断面模式図を示している。ゲート部分のみ図示している。
まず、図1(A)のように、Si基板1上に、ゲート絶縁膜2を形成する。その後、ポリシリコンゲート電極層3を形成する(図1(A))。続いて、ポリシリコンゲート電極層3上に薄いCo膜4を形成し、その上にNi膜5を形成する(図1(B))。ポリシリコンゲート電極層3とNi膜5の膜厚は、SiとNiの組成比が、およそ2:1になるようにしている。たとえば、ポリシリコンゲート電極層3の膜厚が50nmであれば、Ni膜5の膜厚は15nmであり、ポリシリコンゲート電極層3の膜厚が100nmであれば、Ni膜5の膜厚は30nmであると、上記の組成比2:1を満たす。このようなポリシリコンゲート電極層3、Co膜4及びNi膜5からなる積層構造に対して、アニール処理を行いシリサイド化することで、NiSi2を含むフルシリサイドゲート電極6を形成する(図1(C))。
このように、ポリシリコンゲート電極層3とNi膜5の間に薄いCo膜4を形成した場合、ポリシリコンゲート電極層3の上に直接Ni膜5を形成する場合(650℃以上)よりも低温(450〜550℃)のアニール処理で、NMOSのゲート電極に適したSiリッチなNiSi2を含むフルシリサイドゲート電極6を形成することができる。
以下、Co膜4の膜厚を可変して、形成されるニッケルシリサイドの組成を検討した結果を示す。
図2は、コバルトの堆積膜厚を変えたときのXRD(X-Ray Diffraction)測定結果である。
図2は、コバルトの堆積膜厚を変えたときのXRD(X-Ray Diffraction)測定結果である。
縦軸が強度(A.U.)、横軸がθ/2θである。
ここで用いたサンプルの作成条件は、以下の通りである。
まず、Si基板1を酸化して5nmのゲート絶縁膜(酸化膜)2を形成し、その上部にポリシリコンを50nm堆積してポリシリコンゲート電極層3を形成する。その後、1000℃10秒のRTA(Rapid Thermal Annealing)を施す。これは不純物の活性化アニールを想定した処理である。続いて、ポリシリコンゲート電極層3の表面をフッ酸で前処理し自然酸化膜を除去して、Co膜4とNi膜5を連続でスパッタ堆積し、500℃2分のRTAを施す。Co膜4は、0.8nm、1.6nm、2.3nmとし、Ni膜5は15nmで一定としている。
ここで用いたサンプルの作成条件は、以下の通りである。
まず、Si基板1を酸化して5nmのゲート絶縁膜(酸化膜)2を形成し、その上部にポリシリコンを50nm堆積してポリシリコンゲート電極層3を形成する。その後、1000℃10秒のRTA(Rapid Thermal Annealing)を施す。これは不純物の活性化アニールを想定した処理である。続いて、ポリシリコンゲート電極層3の表面をフッ酸で前処理し自然酸化膜を除去して、Co膜4とNi膜5を連続でスパッタ堆積し、500℃2分のRTAを施す。Co膜4は、0.8nm、1.6nm、2.3nmとし、Ni膜5は15nmで一定としている。
図2のように、500℃のアニール後には、いずれもNiSi2が形成されていることがわかる。また、Co膜4の膜厚を可変することで、NiSi2の組成比を制御できる。図2のように、Co膜4の膜厚が薄いほうが、NiSi2が多く形成される。Co膜4が0.8nmでは、ニッケルモノシリサイド(NiSi)に起因するピークは、ほとんど見えなくなり、形成されるニッケルシリサイドが、ほとんどNiSi2から構成されるようになることがわかった。すなわち、Co膜4を略1nm以下とすることで、NiSi2を主成分としたニッケルシリサイドからなるフルシリサイドゲート電極6が得られる。
このように、薄いCo膜4をポリシリコンゲート電極層3とNi膜5との間に形成すると、比較的低温でNiSi2が得られる理由については、十分解明されてはいない。しかしながら、アニール処理の際に、始めに結晶性のよいコバルトシリサイド(CoSi2)が形成され、その後にCoSi2の結晶を介してポリシリコン中にNiが拡散していくことで、NiSi2が比較的安定に生成されるものと思われる。
以上のように、本実施の形態の半導体装置の製造方法によれば、ポリシリコンゲート電極層3上にCo膜4を介してNi膜5を形成することで、比較的低温のアニール処理で、NMOSのゲート電極として好適な仕事関数を示すNiSi2を含むニッケルシリサイドを形成することができる。そのため、サーマルバジェットを増加させずにすむ。
また、Co膜4の膜厚を変更することで、形成されるニッケルシリサイドの組成を変更できるので、仕事関数を調整可能である。
次に、CMOSを製造する場合を例にして、本実施の形態の半導体装置の製造方法を詳細に説明する。
次に、CMOSを製造する場合を例にして、本実施の形態の半導体装置の製造方法を詳細に説明する。
なお、以下に示す製造条件などはあくまで一例であり、特にこれに限定されるものではない。
図3乃至図10は、本実施の形態の半導体装置の製造方法の各工程における断面模式図である。
図3乃至図10は、本実施の形態の半導体装置の製造方法の各工程における断面模式図である。
始めに、図3に至るまでの図示を省略した工程について簡単に説明する。まず、たとえばSi(100)P型基板10(以下単にSi基板10という)の所定領域に、LOCOS(Local Oxidation of Silicon)法やSTI(Shallow Trench Isolation)法を用いて素子分離領域形成する。続いて、それぞれの極性のトランジスタ形成領域に、ドナー又はアクセプタを注入してウェルを形成し、閾電圧Vthの調整のためのチャネル用のイオン注入を行い、チャネル領域を形成する。
その後、Si基板10の表面を熱酸化しゲート絶縁膜11を形成する。このゲート絶縁膜11には、熱酸化膜のほか、酸窒化膜やhigh−k絶縁膜などを用いることも可能である。続いて、ゲート絶縁膜11の上にCVD(Chemical Vapor Deposition)法などを用いてポリシリコンゲート電極層12を、たとえば、50nm形成し、その上にハードマスクとして窒化シリコン(SiN)膜13を、たとえば、50nm形成する。
そして、NMOS及びPMOSのゲート電極部分を残して、SiN膜13、ポリシリコンゲート電極層12及びゲート絶縁膜11の3層をフォトリソグラフィ技術とエッチング技術により加工する。これにより、図3で示すように、NMOS、PMOSが形成される領域(以下、それぞれNMOS形成領域、PMOS形成領域という)のSi基板10上に、パターニングされたゲート絶縁膜11、ポリシリコンゲート電極層12、SiN膜13からなる積層構造が得られる。
その後、NMOS形成領域とPMOS形成領域のうちのいずれか一方、たとえばPMOS形成領域をレジストなどで覆い、NMOS形成領域に、上記の積層構造をマスクにして所定条件でイオン注入を行う。次に、もう一方の領域、すなわち、この場合にはNMOS形成領域をレジストなどで覆い、PMOS形成領域に、上記の積層構造をマスクにして所定条件でイオン注入を行う。その後、所定条件で活性化アニールを行う。これにより、図4に示すように、NMOS形成領域及びPMOS形成領域に、それぞれエクステンション領域14a,14bを形成する。
なお、エクステンション領域14a,14bの形成時には、イオン注入マスクとなる積層構造の側壁に薄いサイドウォール(図示せず)を形成しておいてから、イオン注入及び活性化アニールを行うようにしてもよい。ここでの活性化アニールは、次に説明する深いソース/ドレイン領域の形成後に一括で行ってもよい。
その後、CVD法などを用いて全面にシリコン酸化膜を形成し、異方性エッチングを行い、ゲート絶縁膜11、ポリシリコンゲート電極層12、SiN膜13の側壁にサイドウォール15を形成する。サイドウォール15の横方向の厚さは、たとえば40nmとする。
なお、サイドウォール15は、シリコン酸化膜以外の他の絶縁材料を用いて形成してもよい。また、たとえば、全面に薄くシリコン酸化膜を形成しておいてから、その上に厚くシリコン窒化膜を形成し、その後、異方性エッチングを行うことによって、内側にシリコン酸化膜、その外側にシリコン窒化膜が設けられた2重構造のサイドウォールを構成するようにしてもよい。
次に、サイドウォール15をマスクにして、NMOS形成領域及びPMOS形成領域にそれぞれイオン注入を行い、活性化アニールを施すことで、深いソース/ドレイン領域16a,16bを形成する。ここまでの工程を経て図4の断面模式図に示す構造が得られる。
次に、ソース/ドレイン領域16a,16bのサリサイド工程を行う。
前処理として、フッ酸などでソース/ドレイン領域16a,16bの自然酸化膜を除去する。その後は、たとえばNiを20nm程度スパッタ堆積して400℃程度でアニールすると、ソース/ドレイン領域16a,16bに、NiSi17が形成される。このとき、ゲート上部はハードマスクとして機能するSiN膜13で覆われているため、シリサイド化しない。その後、後処理として硫酸で未反応Niを除去することで、図5の断面模式図に示す構造が得られる。
前処理として、フッ酸などでソース/ドレイン領域16a,16bの自然酸化膜を除去する。その後は、たとえばNiを20nm程度スパッタ堆積して400℃程度でアニールすると、ソース/ドレイン領域16a,16bに、NiSi17が形成される。このとき、ゲート上部はハードマスクとして機能するSiN膜13で覆われているため、シリサイド化しない。その後、後処理として硫酸で未反応Niを除去することで、図5の断面模式図に示す構造が得られる。
なお、ここではソース/ドレイン領域16a,16bのシリサイド用のメタルとしてNiを例に挙げたが、これに限定されず、Co,タングステン(W),タンタル(Ta),チタン(Ti),プラチナ(Pt)などの金属を代用としてもよい。アニール温度は、選択された金属によってそれぞれ異なる。
続いて、図6のようにCMPストッパ膜18及びCMP膜19を堆積する。CMPストッパ膜18には、ゲートのハードマスクと同様にSiN膜を用いる。また、CMP膜19にはシリコン酸化膜を用いる。
その後、CMP処理を施すと図7のようになる。さらに、ポリシリコンゲート電極層12上に残るSiN膜13をリン酸などの薬液を使って除去することで、図8のような構造が得られる。
前述したように、NMOSにはNiSi2などのSiリッチなニッケルシリサイドを用い、PMOSにはNi2SiやNi3Siなど、Niリッチなニッケルシリサイドを用いることが、仕事関数の観点から適している。
そのため、図9のように、NMOS形成領域には、Co膜20とNi膜21を堆積し、PMOS形成領域には、Ni膜22単層を堆積している。
具体的には、図8の状態において、たとえば、ウェハ全面を酸化膜などで覆い、フォトリソグラフィ技術とエッチング技術により、まず、NMOS形成領域のみ開口する。この状態で、CoとNiを連続スパッタ堆積することで、Co膜20とNi膜21の積層構造を形成することができる。同様に、酸化膜堆積、フォトリソグラフィ技術、エッチング技術を用いてPMOS形成領域のみ開口したのち、Niをスパッタ堆積することで、単層のNi膜22を形成することができる。
具体的には、図8の状態において、たとえば、ウェハ全面を酸化膜などで覆い、フォトリソグラフィ技術とエッチング技術により、まず、NMOS形成領域のみ開口する。この状態で、CoとNiを連続スパッタ堆積することで、Co膜20とNi膜21の積層構造を形成することができる。同様に、酸化膜堆積、フォトリソグラフィ技術、エッチング技術を用いてPMOS形成領域のみ開口したのち、Niをスパッタ堆積することで、単層のNi膜22を形成することができる。
NMOS形成領域に堆積するNi膜21の膜厚は、ポリシリコンゲート電極層12の膜厚が50nmであるので、SiとNiの組成比が2:1を満たすように、15nmとする。Co膜20の膜厚は、前述の図2のXRD測定の結果から、略1nm以下にすると、NiSi2を主成分としたニッケルシリサイドを形成できるので、たとえば0.8nmとする。なお、Co膜20の厚さを変えることで、図2のXRD測定の結果のように、形成されるニッケルシリサイドの組成を変えることができる。
一方、PMOS形成領域のゲートには、NiリッチなNi2Siなどを含むニッケルシリサイドを形成することが望ましいため、堆積するNi膜22の膜厚を厚くする。たとえば、ポリシリコンゲート電極層12の膜厚が50nmの場合、30nm〜200nmとする。但し、あまり厚いと、その後の未反応のNiを除去する工程でNiを除去しきれなくなるため、適宜選択する。
その後、NMOS形成領域及びPMOS形成領域同時に同じ温度、たとえば450〜550℃でアニール処理を行う。アニール時間はアニール温度及びスループットを考慮して、たとえば10秒〜120秒とする。これにより、NMOS形成領域では、ポリシリコンゲート電極層12、Co膜20、Ni膜21による積層構造がシリサイド化され、NiSi2を主成分としたニッケルシリサイドからなるフルシリサイドゲート電極23が形成される。また、PMOS形成領域では、ポリシリコンゲート電極層12、Ni膜22からなる積層構造がシリサイド化され、Niリッチなニッケルシリサイドからなるフルシリサイドゲート電極24が形成される。さらに、未反応の金属を硫酸などで除去することで、図10の構造が得られる。
以降は、公知の方法に従って層間絶縁膜、コンタクト、配線などを形成し、半導体装置を完成する。
このように、本実施の形態の半導体装置の製造方法では、ポリシリコンゲート電極層12とニッケル膜21との間にCo膜20を形成してシリサイド化のためのアニール処理を行うと、450〜550℃の比較的低温でSiリッチなフルシリサイドゲート電極23を形成することができる。この温度帯は、PMOS形成領域側のゲートのシリサイド化のアニール温度とほぼ等しい。すなわち、シリサイド化のアニール処理を、NMOS形成領域及びPMOS形成領域で同時に行うことができ、サーマルバジェットを増やすことなくNMOSとPMOSで異なる組成のフルシリサイドゲート電極を実現できる。
このように、本実施の形態の半導体装置の製造方法では、ポリシリコンゲート電極層12とニッケル膜21との間にCo膜20を形成してシリサイド化のためのアニール処理を行うと、450〜550℃の比較的低温でSiリッチなフルシリサイドゲート電極23を形成することができる。この温度帯は、PMOS形成領域側のゲートのシリサイド化のアニール温度とほぼ等しい。すなわち、シリサイド化のアニール処理を、NMOS形成領域及びPMOS形成領域で同時に行うことができ、サーマルバジェットを増やすことなくNMOSとPMOSで異なる組成のフルシリサイドゲート電極を実現できる。
なお、上記の説明ではゲートのシリサイド化にNiを用いたが、Pt,W,Ta,Tiなどの金属をNiに混合させたものを用いてもよい。
1 Si基板
2 ゲート絶縁膜
3 ポリシリコンゲート電極層
4 Co膜
5 Ni膜
6 フルシリサイドゲート電極
2 ゲート絶縁膜
3 ポリシリコンゲート電極層
4 Co膜
5 Ni膜
6 フルシリサイドゲート電極
Claims (5)
- ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンゲート電極層を形成する工程と、
前記ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成する工程と、
アニール処理をしてニッケルダイシリサイドを含むフルシリサイドゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記アニール後に前記ポリシリコンゲート電極層のシリコンと、ニッケルの組成比が略2:1になるように前記ニッケル膜を堆積することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記コバルト膜の膜厚を略1nm以下としたことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記コバルト膜の膜厚を変化させることにより、前記ニッケルダイシリサイドの組成比を制御することを特徴とする請求項1乃至3の何れか一項に記載の半導体装置の製造方法。
- 前記半導体装置は、Nチャネル型MOSFETとPチャネル型MOSFETを有する半導体装置であって、前記アニール処理が、前記Nチャネル型MOSFETと前記Pチャネル型MOSFETを同時に同一の温度で行うことを特徴とする請求項1乃至4の何れか一項に記載の半導体装置の製造方法。
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