JP2009037670A - フラッシュメモリ - Google Patents

Abstract

【課題】電荷保持能力を回復することが可能なフラッシュメモリを提供する。
【解決手段】フラッシュメモリ１０は、フラッシュメモリ回路が形成された半導体チップ１６と、フラッシュメモリ回路に対してアニーリング処理を行うヒータ１３と、を備える。また、フラッシュメモリ１０は、フラッシュメモリ回路の温度を計測する温度センサ１１と、温度センサの検出値に基づいて所定のアニーリング条件に従ってヒータを制御する制御部１５と、を備えてもよい。
【選択図】図１

Description

本発明は、記憶データを書き換え可能なフラッシュメモリに関する。

従来文献（特許文献１）には、半導体の試験装置が示されている。この従来技術に係る試験装置は、ヒータおよび温度センサを備えており、半導体素子を４００℃以上の一定温度に制御して高温加速試験を実施することができる。
特開２００６−３５１６２８号公報

電子機器の記憶媒体としてフラッシュメモリが用いられている。フラッシュメモリでは、ソース領域、ドレイン領域、フローティングゲート領域、コントロールゲート領域などがシリコン基板に形成されており、各領域が互いに酸化膜により隔てられている。フラッシュメモリでは、フローティングゲート領域に電荷を供給したり、フローティングゲート領域から電荷を除去することにより、記憶データの書き換えが行われる。

しかしながら、フラッシュメモリの記憶データを書き換える度に、フラッシュメモリの酸化膜が劣化して、フローティングゲート領域の電荷保持能力が低下するため、フローティングゲート領域から電荷が時間経過とともにリークし、フラッシュメモリの記憶データが失われてしまう。

本発明は、上記の課題を解決するためになされたもので、電荷保持能力を回復することが可能なフラッシュメモリを提供することを目的とする。

上述した目的を達成するために、本発明のフラッシュメモリは、フラッシュメモリ回路が形成された半導体チップと、前記フラッシュメモリ回路に対してアニーリング処理を行うヒータと、を備えることを特徴とする。この構成によれば、ヒータがフラッシュメモリ回路に対してアニーリング処理を行うため、フラッシュメモリの電荷保持能力を回復することができる。

本発明によれば、電荷保持能力を回復することが可能なフラッシュメモリを提供することができる。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１は、本発明の実施形態に係るフラッシュメモリ１０を示す斜視図である。フラッシュメモリ１０は、フラッシュメモリ回路が形成された半導体チップ１６を樹脂材料で固めたモールドパッケージ１８として構成されている。なお、図１では、モールドパッケージ１８の内部構成を理解容易とするために、モールドパッケージ１８を構成する樹脂材料を示さず、モールドパッケージ１８の外形のみを破線で示している。

モールドパッケージ１８の内部には、フラッシュメモリ回路が形成された半導体チップ１６が設けられている。フラッシュメモリ回路１６は、データを書き換え可能であり、電源を切ってもデータが消えない不揮発性半導体メモリである。フラッシュメモリ回路１６は、ソース領域、ドレイン領域、フローティングゲート領域、コントロールゲート領域、および各領域を互いに隔てる酸化膜を、シリコン基板上に形成して構成されている。なお、市販される一般的なフラッシュメモリ回路では、データの書き換えを行う度に絶縁体となる酸化膜が劣化するため、書き換え可能回数が例えば６万回〜７万回程度に限られている。

また、モールドパッケージ１８の内部には、半導体チップ１６の上側に、半導体チップ１６を加熱するためのヒータ１３と、半導体チップ１６の温度を計測するための温度センサ１１と、が設けられている。ヒータ１３は、抵抗体であり、電流が供給されると発熱してフラッシュメモリ回路１６を加熱する。温度センサ１１は、熱電対であり、フラッシュメモリ回路１６の温度に応じた熱起電力を出力する。ヒータ１３および温度センサ１１は、フラッシュメモリ回路１６に対してアニーリング処理を行って、酸化膜の劣化を修復するために設けられている。

モールドパッケージ１８は、矩形の板状であり、互いに反対側に位置する２つの縁部には複数の端子１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆが一定間隔ごとに設けられている。端子１９ａおよび端子１９ｂは、ヒータ１３から延びる２つの端子であり、電力供給用の配線に接続されるために設けられている。端子１９ｃおよび端子１９ｄは、温度センサ１１から延びる２つの端子であり、温度センサ１１の検出出力を伝送するための配線に接続されるために設けられている。その他の端子１９ｅ，１９ｆは、フラッシュメモリ回路１６にデータを入出力するために設けられている。

図２は、本発明の実施形態に係るフラッシュメモリ１０の回路構成を示す構成図である。

温度センサ１１は、２つの端子１９ｃ，１９ｄを介して、温度検出処理部１２に接続されている。温度検出処理部１２は、２つの端子１９ｃ，１９ｄを介して温度センサ１１の検出値を取り込み、取り込んだ検出値に基づいてフラッシュメモリ回路１６の温度を演算する。温度検出処理部１２は、演算したフラッシュメモリ回路１６の温度データを、ヒータ電源制御部１５に出力する。

ヒータ電源制御部１５は、予め決められたアニーリング条件のデータを格納している。アニーリング条件とは、アニーリング処理を開始してからの時間とアニーリング温度との関係であり、例えば、フラッシュメモリ回路１６を１００℃〜２００℃程度の温度に昇温した後に室温まで徐冷する温度設定である。ヒータ電源制御部１５は、電子機器のメインＣＰＵ２０よりアニーリング処理命令を受けると、アニーリング条件に従ったアニーリング処理を開始する。ここで、ヒータ電源制御部１５は、温度検出処理部１２からのフラッシュメモリ回路１６の温度データを利用して、フラッシュメモリ回路１６の温度がアニーリング条件に従って変化するようにヒータ電源供給部１４をＰＩＤ制御する。

ヒータ電源供給部１４は、ヒータ電源制御部１５からＰＩＤ命令を受けると、２つの端子１９ａ，１９ｂを介してＰＩＤ命令に応じた電力をヒータ１３に供給する。これにより、ヒータ１３は発熱し、フラッシュメモリ回路１６はアニーリング条件に従って加熱され昇温する。この結果、フラッシュメモリ回路１６の酸化膜の劣化は修復され、フラッシュメモリ回路１６の電荷保持能力は回復する。よって、本実施形態のフラッシュメモリ１０によれば、時間経過とともに電荷を保持できなくなる状況を回避して、フラッシュメモリ１０を半永久的に利用することができる。

読出し・書込み処理部１７は、メインＣＰＵ２０からの命令に応じて、フラッシュメモリ回路１６からデータを読み出したり、フラッシュメモリ回路１６にデータを書き込んだりする処理を行う。

なお、本実施形態のフラッシュメモリ１０が搭載される電子機器は、例えば、パーソナルコンピュータ、ＵＳＢメモリ、デジタルカメラ、携帯音楽プレーヤなどである。電子機器がパーソナルコンピュータである場合には、大容量記憶媒体としてハードディスクに代えてフラッシュメモリ１０を採用したものであってもよい。

図３は、メインＣＰＵ２０により実行されるフラッシュメモリ１０の自己修復処理を示すフローチャートである。メインＣＰＵ２０は、フラッシュメモリ１０へのデータ書込み要求が発生すると、フラッシュメモリ１０の自己修復処理を開始する。

ステップＳ３０１では、メインＣＰＵ２０は、フラッシュメモリ回路１６に累積書込み回数を記憶させ、その後、フラッシュメモリ回路１６が劣化条件を満たしているか否かを判定する。フラッシュメモリ回路１６の劣化条件とは、累積書込み回数が予め設定された閾値を超えて、半導体の限界書込み回数まで達していることである。ここで、メインＣＰＵ２０は、フラッシュメモリ回路１６が劣化条件を満たしていることを判定した場合には、ステップ３０２の処理に進む。一方、メインＣＰＵ２０は、フラッシュメモリ回路１６が劣化条件を満たしていることを判定した場合には、ステップ３０８の処理に進む。

ステップＳ３０２では、メインＣＰＵ２０は、警告表示処理命令を表示処理部２１（図２参照）に行い、図４に示すフラッシュメモリ回路１６の信頼性低下を警告する警告表示を液晶表示装置２２（図２参照）に表示する。この警告表示では、「１．継続」、「２．メモリ修復」および「３．終了」とモニタに表示されており、いずれか１つをユーザが選択可能となっている。

ステップＳ３０３では、メインＣＰＵ２０は、ユーザによる「１．継続」、「２．メモリ修復」および「３．終了」のいずれか１つの選択を受け付ける。メインＣＰＵ２０は、「継続」の選択を受け付けた場合にはステップＳ３０８に進んで、フラッシュメモリ回路１６へのデータ書込み処理を継続する。また、メインＣＰＵ２０は、「２．メモリ修復」の選択を受け付けた場合にはステップＳ３０５に進んで、フラッシュメモリ回路１６の修復処理を行う。また、メインＣＰＵ２０は、「３．終了」の選択を受け付けた場合にはステップ３０４に進んで、フラッシュメモリ回路１６へのデータ書込み処理を終了する。

ステップＳ３０４では、メインＣＰＵ２０は、読出し・書込み処理部１７にバックアップ命令を出力する。読出し・書込み処理部１７は、フラッシュメモリ回路１６に書かれている全てのデータを読み出して、ハードディスク等の他の記憶装置に転送して格納する。これにより、フラッシュメモリ回路１６に記憶されたデータのバックアップが生成される。その後、メインＣＰＵ２０は、フラッシュメモリ回路１６の自己修復処理を終了する。

ステップＳ３０５では、メインＣＰＵ２０は、読出し・書込み処理部１７にバックアップ命令を出力する。読出し・書込み処理部１７は、フラッシュメモリ回路１６に書かれている全てのデータを読み出して、ハードディスク等の他の記憶装置に転送して格納する。これにより、フラッシュメモリ回路１６に記憶されたデータのバックアップが生成される。その後、ステップＳ３０６では、メインＣＰＵ２０は、ヒータ電源制御部１５に対してアニーリング処理命令を出力し、ヒータ電源制御部１５にアニーリング処理を実行させる。これにより、フラッシュメモリ回路１６の酸化膜は修復される。その後、ステップＳ３０７では、メインＣＰＵ２０は、読出し・書込み処理部１７にデータ書込み命令を出力する。読出し・書込み処理部１７は、他の記憶装置に格納したデータを再びフラッシュメモリ回路１６に書き込んで、フラッシュメモリ回路１６を元の状態とする。また、メインＣＰＵ２０は、フラッシュメモリ回路１６の書込み回数をリセット（ｎ＝０）し、その後、ステップＳ３０８の処理に進む。

ステップＳ３０８では、メインＣＰＵ２０は、読出し・書込み処理部１７に書込み命令を出力する。読出し・書込み処理部１７は、ユーザによるデータ書込み要求に応じてフラッシュメモリ回路１６にデータを書き込んで、フラッシュメモリ回路１６の記憶データを更新する。

ステップＳ３０９では、メインＣＰＵ２０は、フラッシュメモリ回路１６の経時劣化ｐを計算する。先ず、メインＣＰＵ２０は、フラッシュメモリ回路１６の書込み回数ｎに基づいて電荷保持特性である劣化係数βを決定する。次に、メインＣＰＵ２０は、劣化関数Ｆ（ｔｉｍｅ，Ｔｅｍｐ，β）を決定する。劣化関数Ｆ（ｔｉｍｅ，Ｔｅｍｐ，β）は、決定された劣化係数β、フラッシュメモリ回路１６の使用開始からの経過時間ｔｉｍｅ、フラッシュメモリ回路１６の温度Ｔｅｍｐの関数として定義される。そして、メインＣＰＵ２０は、決定された劣化関数に、フラッシュメモリ回路１６の使用開始からの経過時間ｔｉｍｅおよびフラッシュメモリ回路１６の温度Ｔｅｍｐを適用することで、フラッシュメモリ回路１６の経時劣化を示す電荷保持確率ｐを計算する。その後、メインＣＰＵ２０は、ステップＳ３１０の処理に進む。

ステップＳ３１０では、メインＣＰＵ２０は、フラッシュメモリ回路１６の電荷保持確率ｐに基づいてフラッシュメモリ回路１６の品質が保障できるか否かを判定する。すなわち、メインＣＰＵ２０は、フラッシュメモリ回路１６の電荷保持確率ｐが予め設定された品質判定用の閾値ｐ０よりも大きい場合には、フラッシュメモリ回路１６の品質は保証されているため、ステップＳ３０９およびステップＳ３１０の処理を繰り返し、定期的にフラッシュメモリ回路１６の経時劣化ｐを計算してフラッシュメモリ回路１６の品質が保障されているか否かを判定する。

一方、メインＣＰＵ２０は、フラッシュメモリ回路１６の電荷保持確率ｐが予め設定された品質判定用の閾値ｐ０よりも小さい場合には、フラッシュメモリ回路１６の品質は保証されていないため、ステップＳ３０１の処理に戻り、フラッシュメモリ回路１６のリフレッシュ処理を行う。このリフレッシュ処理により、フラッシュメモリ回路１６に記憶されているデータは、フラッシュメモリ回路１６に再度書き込み直される。このため、フラッシュメモリ回路１６の記憶データの消失が防止される。

なお、上記のステップＳ３０９およびステップＳ３１０の処理を行うか否かは、ユーザの任意である。また、図５に示されるような設定表示を液晶表示装置２２に表示して、ユーザが自動的なリフレッシュ機能の有効または無効のいずれか一方を選択して設定するようにしてもよい。ユーザがリフレッシュ機能を有効とした場合には、メインＣＰＵ２０は、電子機器の電源がＯＦＦの状態でも定期的に電源をＯＮにして、フラッシュメモリ回路１６の品質が保証されているか否かを判定する。そして、メインＣＰＵ２０は、フラッシュメモリ回路１６の品質保証を保てなくなると自動的にリフレッシュ処理を行う。

なお、本発明のフラッシュメモリ１０は、上述した実施形態に限られず、他の構成としてもよい。例えば、上述した実施形態では、フラッシュメモリ１０に温度センサ１１を設けたが、他の実施形態では、フラッシュメモリ１０に温度センサ１１を設けずに、予め決められた電流をヒータ１３に供給してフラッシュメモリ回路１６を加熱するものでもよい。また、ヒータ１３に通電しない時にヒータ１３をグランドに接続して、ヒータ１３にシールド効果を持たせてＥＭＩ対策を行ってもよい。

本発明の実施形態に係るフラッシュメモリを示す斜視図である。 本発明の実施形態に係るフラッシュメモリの構成図である。 メインＣＰＵによる処理を示すフローチャートである。 フラッシュメモリの信頼性低下を警告する警告表示の一例である。 フラッシュメモリのリフレッシュ設定のための表示の一例である。

符号の説明

１０…フラッシュメモリ、１１…温度センサ、１２…温度検出処理部、１３…ヒータ、１４…ヒータ電源供給部、１５…ヒータ電源制御部、１６…半導体チップ（フラッシュメモリ回路）、１７…読出し・書込み処理部、１８…モールドパッケージ、１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ…端子、２１…表示処理部、２２…液晶表示装置。

Claims (10)

1. フラッシュメモリ回路が形成された半導体チップと、
   前記フラッシュメモリ回路に対してアニーリング処理を行うヒータと、
   を備えることを特徴とするフラッシュメモリ。
2. 前記フラッシュメモリ回路の温度を計測する温度センサと、
   前記温度センサの検出値に基づいて所定のアニーリング条件に従って前記ヒータを制御する制御部と、
   を備えることを特徴とする請求項１に記載のフラッシュメモリ。
3. 前記制御部は、前記温度センサの検出値に基づいて前記ヒータをＰＩＤ制御することを特徴とする請求項２に記載のフラッシュメモリ。
4. 前記ヒータから延びる端子であって、電力供給用の配線に接続される端子を備えることを特徴とする請求項１に記載のフラッシュメモリ。
5. 前記温度センサから延びる端子であって、前記温度センサの検出出力を伝送するための配線に接続される端子を備えることを特徴とする請求項２に記載のフラッシュメモリ。
6. 前記ヒータは、所定のフラッシュメモリ劣化条件が満たされた場合に、前記フラッシュメモリ回路に対してアニーリング処理を行うことを特徴とする請求項１に記載のフラッシュメモリ。
7. 前記フラッシュメモリ劣化条件は、前記フラッシュメモリ回路の書込み回数が予め設定された閾値を超えることであることを特徴とする請求項１に記載のフラッシュメモリ。
8. 前記ヒータは抵抗であることを特徴とする請求項１に記載のフラッシュメモリ。
9. 前記温度センサは熱電対であることを特徴とする請求項１に記載のフラッシュメモリ。
10. 前記ヒータは、アニーリング処理を行っていない時にグランドに接続されていることを特徴とする請求項１に記載のフラッシュメモリ。

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