JP2009032899A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009032899A
JP2009032899A JP2007195417A JP2007195417A JP2009032899A JP 2009032899 A JP2009032899 A JP 2009032899A JP 2007195417 A JP2007195417 A JP 2007195417A JP 2007195417 A JP2007195417 A JP 2007195417A JP 2009032899 A JP2009032899 A JP 2009032899A
Authority
JP
Japan
Prior art keywords
conductor ring
die pad
plating
lead
inner leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007195417A
Other languages
English (en)
Inventor
Kazuyuki Misumi
和幸 三角
Kazushi Hatauchi
和士 畑内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007195417A priority Critical patent/JP2009032899A/ja
Publication of JP2009032899A publication Critical patent/JP2009032899A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】樹脂の剥離を抑制することができる半導体装置を得る。
【解決手段】ダイパッド13の周りに複数のインナーリード14が設けられている。ダイパッド13と複数のインナーリード14との間に、GNDリング16が設けられている。GNDリング16は、GNDリング16よりも外側へ延在する吊りリード18と接続されている。複数のインナーリード14の先端部の上面及びGNDリング16の上面に銀めっき19が形成されている。ダイパッド13上に搭載された半導体チップ21上の複数のパッド22は、複数の金ワイヤ23により、複数のインナーリード14及びGNDリング16の銀めっき19が形成された部分にそれぞれ接続されている。半導体チップ21等はモールド樹脂11により封止されている。GNDリング16上において、GNDリング16と吊りリード18の接続部24の近傍に銀めっき19が形成されていない非めっき領域25が存在する。
【選択図】図4

Description

本発明は、ダイパッドと複数のインナーリードとの間に導体リングが設けられた半導体装置に関し、特に樹脂の剥離を抑制することができる半導体装置に関するものである。
ダイパッドと複数のインナーリードとの間に、接地されたGNDリングが設けられた半導体装置が用いられている。GNDリングは、GNDリングよりも外側へ延在する吊りリードと接続されている。このような半導体装置では、ダイパッド上に搭載された半導体チップのどこからでも共通のGNDに接続することができるため、ノイズを低減することができる。
GNDリングは銅フレームにより形成されるので、金ワイヤとの接合を改善するために表面に銀めっきが形成される。しかし、銀めっきはモールド樹脂との密着性が悪い。そして、GNDリングと吊りリードの接続部の近傍において、密着性の悪い樹脂とめっきの界面が大きくなる。これにより、剥離が発生するという問題があった。
また、電力を供給する電極リードは他のインナーリードに比べて幅が広い。そして、この電極リードも、金ワイヤとの接合を改善するために表面に銀めっきが形成される。このため、電極リード上において、密着性の悪いモールド樹脂と銀めっきの界面が大きくなり、剥離が発生するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、樹脂の剥離を抑制することができる半導体装置を得るものである。
本発明の一実施例に係る半導体装置では、導体リング上において、導体リングと吊りリードの接続部の近傍にめっきが形成されていない非めっき領域が存在する。
この実施例によれば、導体リングと吊りリードの接続部の近傍において、密着性の悪い樹脂とめっきの界面が小さくなるため、樹脂の剥離を抑制することができる。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置を示す平面図である。半導体チップ(後述)をモールド樹脂11で封止したパッケージ本体から複数のアウターリード12が出ている。
図2は、本発明の実施の形態1に係る半導体装置を示す断面図である。また、図3は、本発明の実施の形態1に係る半導体装置のパッケージ本体の内部を示す平面図である。
ダイパッド13の周りに複数のインナーリード14及び電極リード15が設けられている。複数のインナーリード14及び電極リード15は、それぞれ対応するアウターリード12に接続されている。ダイパッド13と複数のインナーリード14及び電極リード15との間に、ダイパット13を取り囲む環状のGNDリング16(導体リング)が設けられている。ダイパッド13とGNDリング16は吊りリード17により接続されている。また、GNDリング16は、GNDリング16よりも外側へ延在する吊りリード18と接続されている。GNDリング16は接地される一方、複数のインナーリード14よりも先端部の幅が広い電極リード15は、半導体装置外部からの電源電圧を半導体チップ21へ給電するものとする。
ダイパッド13、複数のインナーリード14、電極リード15及びGNDリング16は銅フレームにより形成される。そして、複数のインナーリード14の先端部の上面、電極リード15の先端部の上面、及びGNDリング16の上面に銀めっき19(めっき)が形成されている。
ダイパッド13上に半導体チップ21が搭載されている。半導体チップ21上の複数のパッド22は、複数の金ワイヤ23(ワイヤ)により、複数のインナーリード14、電極リード15及びGNDリング16の銀めっき19が形成された部分にそれぞれ接続されている。
半導体チップ21、金ワイヤ23、複数のインナーリード14、電極リード15及びGNDリング16は、モールド樹脂11(樹脂)により封止されている。ただし、半導体チップ21の放熱経路を確保するために、ダイパッド13の下面はモールド樹脂11から露出している。
図4は、GNDリングと吊りリードの接続部の近傍を拡大した平面図である。なお、説明を簡単にするため、半導体チップ21や金ワイヤ23は省略している。GNDリング16上において、GNDリング16と吊りリード18の接続部24の近傍に銀めっき19が形成されていない非めっき領域25が存在する。GNDリングと吊りリードの接続部は、吊りリードの対向する2辺が、インナーリード先端との隣接部分から内部方向に伸び、それぞれ反対方向に折れ曲がる点を結んだ直線の部分であり、この実施の形態では、GNDリング16と吊りリード18の接続部24は、吊りリード18の両側辺とGNDリング16の外周が交差する2点を結んだ直線上に存在する。吊りリード18の延伸方向における非めっき領域25の幅αは、接続部24の一方の端点から吊りリード18の対向する辺までの幅方向に沿った幅βよりも広い。幅βはそのままパッケージ外周方向に延びる吊りリード18の幅に相当し、図3に示すようにパッケージ周縁付近を除いてほぼ一定の幅とする。
上記の半導体装置の製造工程について説明する。まず、図5に示すように、ダイパッド13、複数のインナーリード14、電極リード15、GNDリング16、及び吊りリード17,18を含むリードフレームを形成する。実際には図示される部分が複数個多連に接続されてなるリードフレームが使用されるが、図5では1つのパッケージが形成される部分のみを示すものとする。
次に、図6に示すように、複数のインナーリード14の先端部の上面、電極リード15の先端部の上面、及びGNDリング16の上面に銀めっき19を形成する。この際に、吊りリード18と、GNDリング16の吊りリード18の接続部の近傍領域とをそれぞれマスク(不図示)で覆って銀めっき19が形成されないようにする。また、吊りリード18よりも太いマスクを用いて、吊りリード18の幅方向における非めっき領域25の幅αが吊りリード18の幅βよりも広くなるようにする(図4)。要するに、GNDリング16の一部から接続部を超えて吊りリード18の少なくとも一部(本実施の形態では吊りリード18の全体)にかけて銀めっきが形成されない領域ができる。めっき後に、リードフレームの沈めを行う。図7は、図6のY−Zにおける断面図である。図中の符号S1,S2の部分が沈み込み部である。
次に、ダイパッド13上に半導体チップ21を搭載し、ワイヤボンディングを行う。そして、半導体チップ21、金ワイヤ23、複数のインナーリード14、電極リード15及びGNDリング16をモールド樹脂11により封止する。以上の工程により本実施の形態に係る半導体装置が製造される。
上記のように、GNDリング16と吊りリード18の接続部24の近傍に非めっき領域25を設けることにより、GNDリング16と吊りリード18の接続部24とGNDリング16の内周との間に形成された銀めっき19の最小幅Aは、GNDリング16の周辺方向に垂直な方向の幅Bよりも小さくなる(図4)。例えば、幅Bが0.5mmであるのに対し、幅Aは0.3mm以下となる。これにより、GNDリング16と吊りリード18の接続部24の近傍において、密着性の悪いモールド樹脂11と銀めっき19の界面が小さくなるため、樹脂の剥離を抑制することができる。
実施の形態2.
図8は、本発明の実施の形態2に係る電極リードを示す平面図である。電極リード15の先端は櫛状に枝分かれしている。枝分かれした部分の幅は、それぞれ0.2mm、0.206mm、0.2mmである。そして、電極リード15の上面において銀めっき19は櫛状に枝分かれした部分にのみ形成されている。その他の構成は実施の形態1と同様である。
これにより、幅の広い電極リード15上において、密着性の悪いモールド樹脂11と銀めっき19の界面が小さくなるため、樹脂の剥離を抑制することができる。
また、図9は、本発明の実施の形態2に係る電極リードの変形例を示す平面図である。枝分かれした部分の幅は、それぞれ0.154mm、0.211mm、0.15mmである。このように図6の電極リード15よりも枝分かれした部分の幅を狭くすることで、密着性の悪いモールド樹脂11と銀めっき19の界面が更に小さくなり、更に確実に樹脂の剥離を抑制することができる。
実施の形態3.
図10は、本発明の実施の形態3に係る電極リードを示す平面図である。電極リード15の上面において銀めっき19はストライプ状に分離して形成されている。その他の構成は実施の形態1と同様である。これにより、幅の広い電極リード15上において、密着性の悪いモールド樹脂11と銀めっき19の界面が小さくなるため、樹脂の剥離を抑制することができる。
本発明の実施の形態1に係る半導体装置を示す平面図である。 本発明の実施の形態1に係る半導体装置を示す断面図である。また、 本発明の実施の形態1に係る半導体装置のパッケージ本体の内部を示す平面図である。 GNDリングと吊りリードの接続部の近傍を拡大した平面図である。 本発明の実施の形態1に係る半導体装置の製造工程を説明するための平面図である。 本発明の実施の形態1に係る半導体装置の製造工程を説明するための平面図である。 図6のY−Zにおける断面図である。 本発明の実施の形態2に係る電極リードを示す平面図である。 本発明の実施の形態2に係る電極リードの変形例を示す平面図である。 本発明の実施の形態3に係る電極リードを示す平面図である。
符号の説明
11 モールド樹脂(樹脂)
13 ダイパッド
14 インナーリード
15 電極リード
16 GNDリング(導体リング)
18 吊りリード
19 銀めっき(めっき)
21 半導体チップ
23 金ワイヤ(ワイヤ)
24 接続部
25 非めっき領域

Claims (8)

  1. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッドと前記複数のインナーリードとの間に設けられた導体リングと、
    前記導体リングと接続され、前記導体リングよりも外側へ延在する吊りリードと、
    前記複数のインナーリードの先端部の上面及び前記導体リングの上面に形成されためっきと、
    前記ダイパッド上に搭載された半導体チップと、
    前記複数のインナーリード及び前記導体リングの前記めっきが形成された部分と前記半導体チップ上の複数のパッドとをそれぞれ接続する複数のワイヤと、
    前記半導体チップ、前記ワイヤ、前記インナーリード、前記導体リング及び前記吊りリードを封止する樹脂とを備え、
    前記導体リング上において、前記導体リングと前記吊りリードとの接続部の近傍に前記めっきが形成されていない非めっき領域が存在することを特徴とする半導体装置。
  2. 非めっき領域は吊りリードにも達しており、前記吊りリードの幅方向における前記非めっき領域の幅は、前記吊りリードの幅よりも広いことを特徴とする請求項1に記載の半導体装置。
  3. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッドと前記複数のインナーリードとの間に設けられた導体リングと、
    前記導体リングと接続され、前記導体リングよりも外側へ延在する吊りリードと、
    前記複数のインナーリードの先端部の上面及び前記導体リングの上面に形成されためっきと、
    前記ダイパッド上に搭載された半導体チップと、
    前記複数のインナーリード及び前記導体リングの前記めっきが形成された部分と前記半導体チップ上の複数のパッドとをそれぞれ接続する複数のワイヤと、
    前記半導体チップ、前記ワイヤ、前記インナーリード、前記導体リング及び前記吊りリードを封止する樹脂とを備え、
    前記導体リングと前記吊りリードの接続部と前記導体リングの内周との間に形成された前記めっきの最小幅は、前記導体リングの幅よりも小さいことを特徴とする半導体装置。
  4. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッドと前記複数のインナーリードとの間に設けられた導体リングと、
    前記導体リングと接続され、前記導体リングよりも外側へ延在する吊りリードと、
    前記複数のインナーリードの先端部の上面及び前記導体リングの上面に形成されためっきと、
    前記ダイパッド上に搭載された半導体チップと、
    前記複数のインナーリード及び前記導体リングの前記めっきが形成された部分と前記半導体チップ上の複数のパッドとをそれぞれ接続する複数のワイヤと、
    前記半導体チップ、前記ワイヤ、前記インナーリード、前記導体リング及び前記吊りリードを封止する樹脂とを備え、
    前記吊リードにおいて、前記導体リングと前記吊りリードとの接続部からパッケージの外側に向かって延びる部分にかけてめっきは形成されていないことを特徴とする半導体装置。
  5. 前記導体リングと前記吊りリードの接続部は、前記吊りリードの両側辺と前記導体リングの外周が交差する2点を結んだ線上に存在することを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
  6. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリード及び電極リードと、
    前記複数のインナーリードの先端部の上面及び前記電極リードの先端部の上面に形成されためっきと、
    前記ダイパッド上に搭載された半導体チップと、
    前記複数のインナーリード及び前記電極リードの前記めっきが形成された部分と前記半導体チップ上の複数のパッドとをそれぞれ接続する複数のワイヤと、
    前記半導体チップ、前記ワイヤ、前記インナーリード及び前記電極リードを封止する樹脂とを備え、
    前記電極リードの先端は櫛状に枝分かれしており、前記電極リードの上面において前記めっきは櫛状に枝分かれした部分にのみ形成されていることを特徴とする半導体装置。
  7. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリード及び電極リードと、
    前記複数のインナーリードの先端部の上面、及び前記電極リードの先端部の上面に形成されためっきと、
    前記ダイパッド上に搭載された半導体チップと、
    前記複数のインナーリード及び前記電極リードの前記めっきが形成された部分と前記半導体チップ上の複数のパッドとをそれぞれ接続する複数のワイヤと、
    前記半導体チップ、前記ワイヤ、前記インナーリード及び前記電極リードを封止する樹脂とを備え、
    前記電極リードの上面において前記めっきはストライプ状に分離して形成されていることを特徴とする半導体装置。
  8. 前記ダイパッドの下面は、前記樹脂から露出していることを特徴とする請求項1〜7の何れか一項に記載の半導体装置。
JP2007195417A 2007-07-27 2007-07-27 半導体装置 Pending JP2009032899A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007195417A JP2009032899A (ja) 2007-07-27 2007-07-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007195417A JP2009032899A (ja) 2007-07-27 2007-07-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2009032899A true JP2009032899A (ja) 2009-02-12

Family

ID=40403103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007195417A Pending JP2009032899A (ja) 2007-07-27 2007-07-27 半導体装置

Country Status (1)

Country Link
JP (1) JP2009032899A (ja)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61269349A (ja) * 1985-05-24 1986-11-28 Hitachi Micro Comput Eng Ltd リ−ドフレ−ム
JPH0231454A (ja) * 1988-07-20 1990-02-01 Hitachi Ltd 半導体装置
JPH0284744A (ja) * 1989-08-04 1990-03-26 Hitachi Ltd 半導体装置の製造方法
JPH0365242U (ja) * 1989-10-31 1991-06-25
JPH04163952A (ja) * 1990-10-29 1992-06-09 Hitachi Ltd 樹脂封止型半導体装置用リードフレーム
JPH06252328A (ja) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp 半導体素子搭載用のリードフレーム
JPH0870090A (ja) * 1994-08-30 1996-03-12 Kawasaki Steel Corp 半導体集積回路
JPH08125094A (ja) * 1994-10-07 1996-05-17 Internatl Business Mach Corp <Ibm> 電子パッケージおよびその製造方法
JPH0982870A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体装置、リードフレーム及びその製造方法
WO1998031051A1 (en) * 1997-01-14 1998-07-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
JP2000058739A (ja) * 1998-08-10 2000-02-25 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JP2000091489A (ja) * 1998-09-15 2000-03-31 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ム及び、これを用いた半導体パッケ―ジ
JP2000252403A (ja) * 1999-02-26 2000-09-14 Mitsui High Tec Inc 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61269349A (ja) * 1985-05-24 1986-11-28 Hitachi Micro Comput Eng Ltd リ−ドフレ−ム
JPH0231454A (ja) * 1988-07-20 1990-02-01 Hitachi Ltd 半導体装置
JPH0284744A (ja) * 1989-08-04 1990-03-26 Hitachi Ltd 半導体装置の製造方法
JPH0365242U (ja) * 1989-10-31 1991-06-25
JPH04163952A (ja) * 1990-10-29 1992-06-09 Hitachi Ltd 樹脂封止型半導体装置用リードフレーム
JPH06252328A (ja) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp 半導体素子搭載用のリードフレーム
JPH0870090A (ja) * 1994-08-30 1996-03-12 Kawasaki Steel Corp 半導体集積回路
JPH08125094A (ja) * 1994-10-07 1996-05-17 Internatl Business Mach Corp <Ibm> 電子パッケージおよびその製造方法
JPH0982870A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体装置、リードフレーム及びその製造方法
WO1998031051A1 (en) * 1997-01-14 1998-07-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
JP2000058739A (ja) * 1998-08-10 2000-02-25 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JP2000091489A (ja) * 1998-09-15 2000-03-31 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ム及び、これを用いた半導体パッケ―ジ
JP2000252403A (ja) * 1999-02-26 2000-09-14 Mitsui High Tec Inc 半導体装置

Similar Documents

Publication Publication Date Title
JP6205816B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2014220439A5 (ja)
TW201546987A (zh) 半導體裝置及其製造方法
JP2018022772A (ja) リードフレーム
JP2021170678A (ja) リードフレームおよび半導体装置
JP6607441B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6573157B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2009099871A (ja) リードフレーム及びその製造方法並びに樹脂封止型半導体装置及びその製造方法
JP2014212210A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2009032899A (ja) 半導体装置
JP6607429B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6500299B2 (ja) リードフレームおよびそれを用いた半導体装置の製造方法
JP2018093093A (ja) リードフレームおよび半導体装置
JP6407042B2 (ja) 半導体装置及びその製造方法
JP6465394B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2015060876A (ja) 半導体装置の製造方法
WO2015111623A1 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2018137315A (ja) リードフレームおよび半導体装置
JP2018064062A (ja) リードフレームおよび半導体装置
JP6436202B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP4058028B2 (ja) 半導体装置
JP2007073595A (ja) 半導体装置の製造方法
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
JP2015154042A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2005135938A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100524

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120417