JP2009010112A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】膜組成が良好に制御されたＦＵＳＩゲート電極を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】上部にストッパ層７を積層させたシリコン電極５を半導体基板１上にパターン形成する。ストッパ層７およびシリコン電極５の側壁をサイドウォール９およびライナー膜１５で覆う。ストッパ層７、シリコン電極５、サイドウォール９、およびライナー膜１５を、層間絶縁膜１７で埋め込み、ストッパ層７を露出させるように層間絶縁膜１７の平坦化処理を行う。ストッパ層７を除去することによりシリコン電極５の表面を露出させる。シリコン電極５の表面を露出させた状態で、先の工程で露出したシリコン電極５の側壁を絶縁膜２１で覆う。絶縁膜２１で側壁が覆われたシリコン電極５を表面側からシリサイド化する。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特には基板上にフルシリサイド化された電極を形成する工程を備えた半導体装置の製造方法およびこれによって得られる半導体装置に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ開発においては、ゲート絶縁膜の薄膜化によるリーク電流の増大を防止することを目的として、ゲート絶縁膜の高誘電率(High-k)化が進んでいる。また、ゲート電極の空乏化によるトランジスタ動作不良を改善するために、高誘電率のゲート絶縁膜と接合性の良いフルシリサイドゲート(FUlly Silicided gate：ＦＵＳＩ)技術が採用されている。

次に、ＦＵＳＩ技術を適用した半導体装置の製造手順を、図６に基づいて説明する。先ず、図６（1）に示すように、半導体基板１０１上に、高誘電率のゲート絶縁膜１０３、ポリシリコンからなるゲート電極１０５、緻密な膜質の窒化シリコンからなるストッパ層１０７を積層させたゲート構造を形成する。次に、ゲート電極１０５およびストッパ層１０７の側壁に、窒化シリコンからなるサイドウォール１０９を形成する。その後、ストッパ層１０７およびサイドウォール１０９から露出する半導体基板１の表面側に不純物を導入したソース／ドレイン１１１を形成する。次に、露出している半導体基板１の表面層、すなわちソース／ドレイン１１１の表面層をシリサイド化させたシリサイド層１１３を形成する。

次いで、図６（２）に示すように、シリサイド層１１３およびストッパ層１０７を覆う状態で窒化シリコンからなるライナー膜（応力膜）１１５を成膜し、さらにゲート電極１０５およびストッパ層１０７を埋め込む状態で酸化シリコンからなる層間絶縁膜１１７を成膜する。その後、ストッパ層１０７が露出するまで、層間絶縁膜１１７およびライナー膜１１５をＣＭＰ研磨する。

次に、図６（３）に示すように、ＣＭＰやウエットエッチングによりストッパ層１０７を除去してゲート電極１０５の表面を露出させる。

この状態で、図６（４）に示すように、ゲート電極１０５を露出面側から全層にわたってシリサイド化させ、ＦＵＳＩゲート電極１０５ａを形成する。この際、ゲート電極１０５の露出面上を覆うように金属膜（図示省略）を形成し、この状態で熱処理を行うことによりポリシリコンからなるゲート電極１０５をシリサイド化させてＦＵＳＩゲート電極１０５ａを形成する。シリサイド化の後には金属膜を除去する。

以上のような製造方法において、ｎチャネルのＭＯＳトランジスタ部分であれば、ＮｉとＮｉよりも仕事関数の低い金属とシリコンとを含有するシリサイドとなるようにＦＵＳＩゲート電極１０５ａを形成する。一方、ｐチャネルのＭＯＳトランジスタ部分であれば、ＮｉとＮｉよりも仕事関数の高い金属とシリコンとを含有するシリサイドとなるようにＦＵＳＩゲート電極１０５ａを形成する。これにより、ｎチャネルおよびｐチャンネルのＭＯＳトランジスタにおいてのしきい値電圧を低下させ、半導体装置の性能の向上を図る構成が提案されている（下記特許文献１参照）。

特開２００６−１３２７０号公報

しかしながら、図６を用いて説明した製造手順には、次のような課題があった。すなわち、図６（３）に示すようにゲート電極１０５を露出させるために、ストッパ層１０７をＣＭＰまたはエッチングによって除去する工程においては、緻密な膜質の窒化シリコンからなるストッパ層１０７よりも、ライナー層１１５およびサイドウォール１０９の膜減り速度が速い。これにより、ストッパ層１０７を除去する間にこれらの膜が大きく後し、ゲート電極１０５の側壁上部が露出した、いわゆる肩落ちの状態となる。

このため、次の図６（４）で説明したシリサイド化の工程においては、ゲート電極１０５の側壁上部からのシリサイド化も進むため、ゲート電極１０５の側壁の露出状態に影響されてフルシリサイドの膜組成の制御を安定的に行うことができない。この結果、ＦＵＳＩゲート電極１０５ａにおける仕事関数にバラツキが生じ、ＭＯＳトランジスタにおけるしきい値電圧のバラツキの増大が引き起こされる。

そこで本発明は、膜組成が良好に制御されたＦＵＳＩゲート電極を得ることが可能な半導体装置の製造方法を提供すること、およびこのような製造方法によって得られた均一な組成のＦＵＳＩ電極を用いることにより面内均一な特性の半導体装置を提供することを目的とする。

このような目的を達成するための本発明の半導体装置の製造方法は、次の工程を順次行うことを特徴としている。

第１の発明では、先ず第１工程において、上部にストッパ層を積層させたシリコン電極を基板上にパターン形成する。次の第２工程では、これらのストッパ層およびシリコン電極の側壁を絶縁性材料膜で覆う。そして第３工程では、ストッパ層、シリコン電極、および絶縁性材料膜を、層間絶縁膜で埋め込み、ストッパ層を露出させるように層間絶縁膜および絶縁性材料膜の平坦化処理を行う。その後第４工程では、ストッパ層を除去することにより、シリコン電極の表面を露出させ、次の第５工程では、シリコン電極の表面を露出させた状態を保ちつつ、前の第４工程で露出したシリコン電極の側壁を絶縁膜で覆う。しかる後、第６工程において、絶縁膜で側壁が覆われたシリコン電極を表面側からシリサイド化する。

このような構成の第１の発明の製造方法では、第４工程においてストッパ層を除去する際に、シリコン電極の側壁を覆う絶縁性材料膜が膜減りして当該シリコン電極の側壁が露出したとしても、次の第５工程で、露出したシリコン電極の側壁を絶縁膜で覆う。このため、第６工程のシリサイド化においては、シリコン電極の側壁の露出状態に影響されることなく、シリコン電極の表面側からのみシリサイド化が進行する。これにより、シリサイド化における膜組成の制御が安定的に行われる。

また本発明はこのような製造方法によって得られる半導体装置でもあり、基板上にパターン形成されたシリサイド電極と、このシリサイド電極の側壁に設けられた絶縁性材料膜と、この絶縁性材料膜を介してシリサイド電極の両脇を埋め込む層間絶縁膜とを備えている。そして、シリサイド電極の両脇において、絶縁性材料膜から露出しているシリサイド電極の側壁上部を覆う絶縁膜を備えたことを特徴としている。

第２の発明では、先ず第１工程において、上部にストッパ層を積層させたシリコン電極を基板上にパターン形成する。次の第２工程では、これらのストッパ層およびシリコン電極の側壁を絶縁性材料膜で覆う。そして第３工程では、ストッパ層、シリコン電極、および絶縁性材料膜を、層間絶縁膜で埋め込み、ストッパ層を露出させるように層間絶縁膜および絶縁性材料膜の平坦化処理を行う。その後第４工程では、前の第３工程で突出した前記ストッパ層および絶縁性材料膜の側壁に、絶縁性のサイドウォールを形成する。次の第５工程では、ストッパ層を選択的にエッチング除去してシリコン電極の表面を露出させる。しかる後、第６工程において、シリコン電極を露出表面側からシリサイド化する。

このような構成の第２の発明の製造方法では、第３工程でストッパ層を露出させる際に、層間絶縁膜が膜減りして当該ストッパ層やシリコン電極の側壁を覆う絶縁性材料膜が突出したとしても、次の第４工程で突出した、ストッパ層および絶縁性材料膜の側壁がサイドウォールで覆われる。これにより次の第５工程でストッパ層の選択的除去を行う際に、シリコン電極の側壁を覆う絶縁性材料膜がサイドウォールによって保護され、シリコン電極の側壁の露出が抑えられる。このため、第６工程のシリサイド化においては、シリコン電極の側壁の露出状態に影響されることなく、シリコン電極の表面側からのみシリサイド化が進行する。これにより、シリサイド化における膜組成の制御が安定的に行われる。

また本発明はこのような製造方法によって得られる半導体装置でもあり、基板上にパターン形成されたシリサイド電極と、このシリサイド電極の側壁に設けられた絶縁性材料膜と、この絶縁性材料膜を介してシリサイド電極の両脇を埋め込む層間絶縁膜とを備えている。

そして、シリサイド電極の両脇において、層間絶縁膜から露出している絶縁性材料膜の側壁上部を覆う絶縁性のサイドウォールを備えたことを特徴としている。

以上説明したように本発明によれば、シリコン電極の側壁の露出を抑えることにより、シリコン電極の表面側からのみシリサイド化を進行させてシリサイド化における膜組成の制御を安定的に行うことが可能である。これにより、膜組成が良好に制御されたフルシリシリサイドのゲート電極（ＦＵＳＩ電極）を得ることが可能である。またこのようにして得られた均一な組成のＦＵＳＩ電極を用いることにより、面内均一な特性の半導体装置を得ることが可能である。

以下、本発明を適用した各実施の形態を図面に基づいて説明する。尚、各実施形態においては、ＭＯＳ型の電界効果トランジスタを備えた半導体装置の製造に本発明を適用した製造手順を説明し、次いでこれによって形成された半導体装置の構成を説明する。

＜第１実施形態＞
先ず、図１（１）に示すように、単結晶シリコンからなる半導体基板１の表面側に素子分離２を形成する。次に、素子分離２で分離された半導体基板１上の領域を横切る状態で、ゲート絶縁膜３を介してポリシリコンからなるゲート電極（シリコン電極と記す）５をパターン形成する。この際、ゲート絶縁膜、ポリシリコン膜、窒化シリコン膜をこの順に積層成膜し、この積層膜をパターンエッチングすることにより、ポリシリコン膜をパターニングしてなるシリコン電極５上に、窒化シリコンからなるストッパ層７が設けられるようにする。

尚、ゲート絶縁膜３は、ハフニウムやアルミを含んだ金属酸化膜のような高誘電率膜を用いて構成されていても良い。また、ストッパ層７は、緻密な膜質の窒化シリコンからなることとする。また、以上のような状態において、必要に応じてソース／ドレインのエクステンション領域（図示省略）を形成するためのイオン注入を行う。

次に、ストッパ層７およびシリコン電極５の側壁に、絶縁材料膜からなるサイドウォール９を形成する。この際先ず、ストッパ層７およびシリコン電極５を覆う状態で、窒化シリコン膜を成膜する。次いで、成膜した窒化シリコン膜をエッチバックすることにより、ストッパ層７およびシリコン電極５の側壁のみに窒化シリコン膜を残してサイドウォール９とする。

その後、イオン注入によって半導体基板１の表面層に不純物を導入し、アニールを行うことによりソース・ドレイン領域１１を形成する。この際、レジストパターをマスクに用いたイオン注入により、ｎチャンネルのＭＯＳ型ＦＥＴ領域にはｎ型不純物であるリン（Ｐ）を、ｐチャンネルのＭＯＳＦＥＴ領域にはｐ型不純物であるボロン（Ｂ）をそれぞれに分けて導入する。

次いで、半導体基板１の露出表面層、すなわちソース・ドレイン領域１１の露出表面層に、シリサイド層１３を形成する。この際、先ずソース・ドレイン領域１１の露出表面に接する状態で、半導体基板１の上方に例えばニッケル（Ｎｉ）などからなる金属膜（図示省略）を成膜する。次に熱処理を行うことにより、ソース・ドレイン領域１１の表面層をシリサイド化させる。シリサイド化の後には残された金属膜を除去する。

次に、図１（２）に示すように、サイドウォール９を介してストッパ層７およびシリコン電極５を覆うと共に、シリサイド層１３を覆う状態で、例えば窒化シリコンのような絶縁性材料膜からなるライナー膜１５を成膜する。このライナー膜１５は、シリコン電極５直下の半導体基板１におけるチャネル部に対して応力を印加するための膜である。

その後さらに、ストッパ層７およびシリコン電極５を埋め込む状態で、ライナー膜１５上に酸化シリコンからなる層間絶縁膜１７を成膜する。尚、この層間絶縁膜１７は、金属配線下層絶縁膜（Pre-Metal Dielectric膜：ＰＭＤ膜）として形成される。

次いで、層間絶縁膜１７の表面側からのＣＭＰまたはウェットエッチングによるエッチバックを行い、ストッパ層７を露出させる。

その後図１（３）に示すように、引き続きＣＭＰやウェットエッチングを行うことによってストッパ層７を除去し、シリコン電極５を露出させる。

この工程では、緻密な膜質の窒化シリコンからなるストッパ層７に対して、同じく窒化シリコンからなるサイドウォール９およびライナー膜１５などの絶縁性材料膜の膜減り速度が速い。特に、応力印加用のライナー膜１５は、低温での成膜により水素を多く含有する窒化シリコンからなるため、ストッパ層7と比較してエッチングレートやＣＭＰレート（膜減り速度）が非常に速い。このため、ストッパ層７を完全に除去してシリコン電極５を露出させる間に、サイドウォール９およびライナー膜１５が後退した凹部ａが形成され、凹部ａの内壁にシリコン電極５が露出する。

そこで、図１（４）に示すように、シリコン電極５の表面を露出させた状態で絶縁膜２１によって凹部ａを埋め込み、シリコン電極５の側壁を絶縁膜２１で覆う。ここでは、先ずシリコン電極５上も覆う状態で絶縁膜２１を成膜した後、この絶縁膜２１に対してエッチバックまたはＣＭＰ研磨を行うことにより、凹部ａの内壁に露出するシリコン電極５の側壁を覆った状態で、シリコン電極５の表面を露出させる。この際、シリコン電極５の表面が露出していて、かつ凹部ａの内壁に露出するシリコン電極５の側壁が覆われていれば、図示したように層間絶縁膜１７上に絶縁膜２１が残されても良く、また残されなくても良い。

尚、このような絶縁膜２１としては、ＳＯＧ（spin on glass）やＰＳＺ（部分安定化ジルコニア：ZrO2）などの塗布膜が良好に用いられる。これにより、凹部ａ内に特に厚膜の絶縁膜２１が成膜されるからである。また、凹部ａ内のみに選択的に絶縁膜２１を成膜可能であるか、またりシリコン電極５上の膜厚が以降に行うシリコン電極５のシリサイド化において無視できる程度の膜厚であれば、成膜後のエッチバックやＣＭＰ研磨を行う必要はない。

次に、図２（１）に示すように、シリコン電極５の露出面に接して半導体基板１の上方に金属膜２３を成膜する。この金属膜２３は、例えばｎチャネルのＭＯＳトランジスタ部分であれば、ＮｉとＮｉよりも仕事関数の低い金属［例えばチタン（Ｔｉ）］とで構成する。一方、ｐチャネルのＭＯＳトランジスタ部分であれば、ＮｉとＮｉよりも仕事関数の高い金属［例えばプラチナ（Ｐｔ）］とで構成することが好ましい。

以上のようにシリコン電極５の露出表面に接して金属膜２３を設けた状態で熱処理を行うことにより、シリコン電極５の全層をフルシリサイド化させる。

これにより、図２（２）に示すように、シリコン電極５をフルシリサイド化させたＦＵＳＩゲート電極５ａを形成する。そして、このフルシリサイド化が終了した後には、シリサイド化の後に残された金属膜２３をエッチングによって除去する。

その後は、ここでの図示は省略したが、さらに層間絶縁膜（ＰＭＤ膜）を成膜し、さらにソース／ドレイン１１表面のシリサイド層１３に達する接続孔を形成し、この接続孔を介してソース／ドレイン１１に接続された配線を形成して半導体装置３０を完成させる。

以上のようにして得られた半導体装置３０は、半導体基板１上にＦＵＳＩゲート電極５ａがパターン形成され、この側壁に絶縁性材料膜としてサイドウォール９とライナー膜１５とが設けられている。また、これらのサイドウォール９およびライナー膜１５を介して、ＦＵＳＩゲート電極５ａの両脇が層間絶縁膜１７で埋め込まれている。さらに、ＦＵＳＩゲート電極５ａの両脇において、サイドウォール９およびライナー膜１５から露出しているＦＵＳＩゲート電極５ａの側壁上部を覆う状態で、絶縁膜２１が設けられている。

以上説明した第１実施形態によれば、図１（３）を用いて説明した工程においてストッパ層７を除去する際に、シリコン電極５の側壁を覆うサイドウォール９とライナー膜１５が膜減りしてシリコン電極６の側壁が露出したとしても、次の図１（４）を用いて説明した工程において、露出したシリコン電極５の側壁が絶縁膜２１で覆われる。このため、図２を用いて説明したシリコン電極５のシリサイド化においては、シリコン電極５の側壁の露出状態に影響されることなく、シリコン電極５の表面側からのみシリサイド化が進行する。これにより、シリサイド化における膜組成の制御を安定的に行うことが可能になる。

この結果、膜組成が良好に制御されたＦＵＳＩ電極５ａを得ることが可能であり、このような膜組成が良好に制御されたＦＵＳＩ電極５ａを用いることにより、面内均一な特性の半導体装置３０を得ることが可能である。

＜第２実施形態＞
先ず第１実施形態において図１（１）〜図１（３）を用いて説明した工程を同様に行う。これにより図３（１）に示すように、半導体基板１上にシリコン電極５の表面を露出させると共に、その側壁を窒化シリコンからなるサイドウォール９およびライナー膜１５を介して、酸化シリコンからなる層間絶縁膜１７で埋め込んだ状態とする。この状態においては、第１実施形態で説明したように、サイドウォール９およびライナー膜１５が後退した凹部ａが形成され、凹部ａの内壁にシリコン電極５が露出している。

そこで、図３（２）に示すように、シリコン電極５の表面を露出させた状態でシリコン電極５の側壁を絶縁膜２１’で覆う。この際、例えば準大気圧でのＣＶＤ法（semi atmosphere-CVD）によって不純物を含有しない酸化シリコン膜（ＮＳＧ膜）を成膜し、その後このＮＳＧ膜のエッチバックを行うことにより、シリコン電極５の表面を露出させて側壁のみにＮＳＧ膜を残し、これを絶縁膜２１’とする。

その後は第１実施形態と同様にシリコン電極５のフルシリサイド化の工程を行う。

すなわち先ず、図３（３）に示すように、シリコン電極５の露出面に接して半導体基板１の上方に金属膜２３を成膜し、金属膜２３を設けた状態で熱処理を行うことにより、シリコン電極５の全層をフルシリサイド化させる。

これにより、図３（４）に示すように、シリコン電極５をフルシリサイド化させたＦＵＳＩゲート電極５ａを形成する。そして、このフルシリサイド化が終了した後には、シリサイド化の後に残された金属膜２３をエッチングによって除去する。

その後は、ここでの図示は省略したが、さらに層間絶縁膜（ＰＭＤ膜）を成膜し、さらにソース／ドレイン１１表面のシリサイド層１３に達する接続孔を形成し、この接続孔を介してソース／ドレイン１１に接続された配線を形成して半導体装置３０’を完成させる。

以上のようにして得られた半導体装置３０’は、半導体基板１上にＦＵＳＩゲート電極５ａがパターン形成され、この側壁に絶縁性材料膜としてサイドウォール９とライナー膜１５とが設けられている。また、これらのサイドウォール９およびライナー膜１５を介して、ＦＵＳＩゲート電極５ａの両脇が層間絶縁膜１７で埋め込まれている。さらに、ＦＵＳＩゲート電極５ａの両脇において、サイドウォール９およびライナー膜１５から露出しているＦＵＳＩゲート電極５ａの側壁上部を覆う状態で、絶縁膜２１’が設けられている。

以上説明した第２実施形態によれば、ストッパ層７を除去する際に、シリコン電極５の側壁を覆うサイドウォール９とライナー膜１５が膜減りしてシリコン電極６の側壁が露出したとしても、次の図３（２）を用いて説明した工程において、露出したシリコン電極５の側壁が絶縁膜２１’で覆われる。このため、図３（３），図３（４）２を用いて説明したシリコン電極５のシリサイド化においては、シリコン電極５の側壁の露出状態に影響されることなく、シリコン電極５の表面側からのみシリサイド化が進行する。これにより、シリサイド化における膜組成の制御を安定的に行うことが可能になる。

この結果、第１実施形態と同様に、膜組成が良好に制御されたＦＵＳＩ電極５ａを得ることが可能であり、このような膜組成が良好に制御されたＦＵＳＩ電極５ａを用いることにより、面内均一な特性の半導体装置３０’を得ることが可能である。

＜第３実施形態＞
先ず第１実施形態において図１（１）〜図１（２）を用いて説明した工程を同様に行う。これにより図４（１）に示すように、ストッパ層７およびシリコン電極５を覆う層間絶縁膜１７およびライナー膜１５に対して、ＣＭＰまたはウェットエッチングによるエッチバックを行い、ストッパ層７を露出させる。この際、ストッパ層７を確実に露出させるように、層間絶縁膜１７およびライナー膜１５のオーバーエッチングや、上記ＣＭＰを行う。尚、シリコン電極５が露出しない程度に、さらにストッパ層７をエッチングおよびＣＭＰしても良い。

この際、図４（２）に示すように、緻密な膜質の窒化シリコンからなるストッパ層７に対して、同じく窒化シリコンからなるサイドウォール９およびライナー膜１５や、酸化シリコンからなる層間絶縁膜１７の膜減りの速度が速い。このため、シリコン電極５上にストッパ層７が積層された状態において、ストッパ層７がサイドウォール９およびライナー膜１５から突出し、さらにサイドウォール９およびライナー膜１５が層間絶縁膜１７から露出した状態となる。

この状態で、図４（３）に示すように、前の工程で突出したストッパ層７、サイドウォール９、およびライナー膜１５を覆う状態で、酸化シリコンからなる絶縁膜４１を成膜する。この絶縁膜４１は、例えば準大気圧でのＣＶＤ法（semi atmosphere-CVD）によって成膜された不純物を含有しない酸化シリコン膜（SA-NSG膜）であることとする。

次に、図４（４）に示すように、絶縁膜４１をエッチバックすることにより、先の突出したストッパ層７、サイドウォール９、およびライナー膜１５部分の側壁に、絶縁性のサイドウォール４１ａを形成する。

次いで、図５（１）に示すように、窒化シリコンからなるストッパ層７を選択的にエッチング除去し、シリコン電極５の表面を露出させる。ここでは、例えば燐酸（Ｈ₃ＰＯ₄）を用いたウェットエッチング処理を行うことにより、窒化シリコンからなるストッパ層７を、酸化シリコからなる層間絶縁膜１７およびサイドウォール４１ａに対して選択的にエッチング除去する。

その後は第１実施形態と同様にシリコン電極５のフルシリサイド化の工程を行う。

すなわち先ず、図５（２）に示すように、シリコン電極５の露出面に接して半導体基板１の上方に金属膜２３を成膜し、金属膜２３を設けた状態で熱処理を行うことにより、シリコン電極５の全層をフルシリサイド化させる。

これにより、図５（３）に示すように、シリコン電極５をフルシリサイド化させたＦＵＳＩゲート電極５ａを形成する。そして、このフルシリサイド化が終了した後には、シリサイド化の後に残された金属膜２３をエッチングによって除去する。

その後は、ここでの図示は省略したが、さらに層間絶縁膜（ＰＭＤ膜）を成膜し、さらにソース／ドレイン１１表面のシリサイド層１３に達する接続孔を形成し、この接続孔を介してソース／ドレイン１１に接続された配線を形成して半導体装置４３を完成させる。

以上のようにして得られた半導体装置４３は、半導体基板１上にＦＵＳＩゲート電極５ａがパターン形成され、この側壁に絶縁性材料膜としてサイドウォール９とライナー膜１５とが設けられている。また、これらのサイドウォール９およびライナー膜１５を介して、ＦＵＳＩゲート電極５ａの両脇が層間絶縁膜１７で埋め込まれている。さらに、ＦＵＳＩゲート電極５ａの両脇において、層間絶縁膜１７から露出しているサイドウォール９およびライナー膜１５の側壁上部を覆う状態で、絶縁膜のサイドウォール４１ａが設けられている。

以上説明した第３実施形態によれば、ストッパ層７を露出させる際に、層間絶縁膜１７が膜減りして当該ストッパ層７およびシリコン電極５の側壁を覆うライナー膜１５およびサイドウォール９が突出したとしても、次の図４（３），（４）を用いて説明した工程において、突出したストッパ層７、ライナー膜１５、およびサイドウォール９の側壁が絶縁性のサイドウォール４１ａで覆われる。このため、次の図５（１）を用いて説明した工程においてストッパ層７の選択的除去を行う際に、シリコン電極５の側壁を覆うライナー膜１５およびサイドウォール９が、絶縁性のサイドウォール４１ａによって保護され、シリコン電極５の側壁の露出が抑えられる。このため、図５（２），図５（３）を用いて説明したシリコン電極５のシリサイド化においては、シリコン電極５の側壁の露出状態に影響されることなく、シリコン電極５の表面側からのみシリサイド化が進行する。これにより、シリサイド化における膜組成の制御を安定的に行うことが可能になる。

この結果、第１実施形態および第２実施形態と同様に、膜組成が良好に制御されたＦＵＳＩ電極５ａを得ることが可能であり、このような膜組成が良好に制御されたＦＵＳＩ電極５ａを用いることにより、面内均一な特性の半導体装置４３を得ることが可能である。

第１実施形態の製造方法を説明する断面工程図（その１）である。 第１実施形態の製造方法を説明する断面工程図（その２）である。 第２実施形態の製造方法を説明する断面工程図である。 第３実施形態の製造方法を説明する断面工程図（その１）である。 第３実施形態の製造方法を説明する断面工程図（その２）である。 従来の製造方法を示す断面工程図である。

符号の説明

１…半導体基板、５…シリコン電極、５ａ…ＦＵＳＩゲート電極（シリサイド電極）、７…ストッパ層、９…サイドウォール（絶縁性材料膜）、１５…ライナー膜（絶縁性材料膜）、１７…層間絶縁膜、２１，２１’…絶縁膜、３０，３０’，４３…半導体装置、４１ａ…サイドウォール、ａ…凹部

Claims (6)

1. 上部にストッパ層を積層させたシリコン電極を基板上にパターン形成する第１工程と、
   前記ストッパ層およびシリコン電極の側壁を絶縁性材料膜で覆う第２工程と、
   前記ストッパ層、前記シリコン電極、および前記絶縁性材料膜を、層間絶縁膜で埋め込み、当該ストッパ層を露出させるように当該層間絶縁膜の平坦化処理を行う第３工程と、
   前記ストッパ層を除去することにより前記シリコン電極の表面を露出させる第４工程と、
   前記シリコン電極の表面を露出させた状態で、前記第４工程で露出した前記シリコン電極の側壁を絶縁膜で覆う第５工程と、
   前記絶縁膜で側壁が覆われた前記シリコン電極を表面側からシリサイド化する第６工程とを行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第５工程では、前記第３工程で前記シリコン電極の両脇に形成された凹部を前記絶縁膜で埋め込むことにより、当該シリコン電極の側壁を当該絶縁膜で覆おう
   ことを特徴とする半導体装置の製造方法。
3. 請求項1記載の半導体装置の製造方法において、
   前記第５工程では、絶縁膜の塗布成膜を行う
   ことを特徴とする半導体装置の製造方法。
4. 基板上にパターン形成されたシリサイド電極と、
   前記シリサイド電極の側壁に設けられた絶縁性材料膜と、
   前記絶縁性材料膜を介して前記シリサイド電極の両脇を埋め込む層間絶縁膜と、
   前記シリサイド電極の両脇において前記絶縁性材料膜から露出している前記シリサイド電極の側壁上部を覆う絶縁膜とを備えた
   ことを特徴とする半導体装置。
5. 上部にストッパ層を積層させたシリコン電極を基板上にパターン形成する第１工程と、
   前記ストッパ層および前記シリコン電極の側壁を絶縁性材料膜で覆う第２工程と、
   前記ストッパ層、前記シリコン電極、および前記絶縁性材料膜を、層間絶縁膜で埋め込み、当該ストッパ層を露出させるように当該層間絶縁膜の平坦化処理を行う第３工程と、
   前記第３工程で突出した前記ストッパ層および絶縁性材料膜の側壁に絶縁性のサイドウォールを形成する第４工程と、
   前記ストッパ層を選択的にエッチング除去して前記シリコン電極の表面を露出させる第５工程と、
   前記シリコン電極を露出表面側からシリサイド化する第６工程とを行う
   ことを特徴とする半導体装置の製造方法。
6. 基板上にパターン形成されたシリサイド電極と、
   前記シリサイド電極の側壁に設けられた絶縁性材料膜と、
   前記絶縁性材料膜を介して前記シリサイド電極の両脇を埋め込む層間絶縁膜と、
   前記シリサイド電極の両脇において前記層間絶縁膜から露出している前記絶縁性材料膜の側壁上部を覆う絶縁性のサイドウォールとを備えた
   ことを特徴とする半導体装置。

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