JP2009004413A - 半導体装置 - Google Patents
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Abstract
【課題】スイッチング速度を高速化することが可能な半導体装置を提供する。
【解決手段】この半導体装置20は、互いに所定の間隔(b)を隔てて配列された複数のトレンチ3を有するn型エピタキシャル層2と、複数のトレンチ3の各々を埋め込むように、トレンチ3の内面上にシリコン酸化膜4を介して形成された埋め込み電極5と、埋め込み電極5の上方に形成された層間絶縁膜6と、n型エピタキシャル層2上の外周部の領域上に、絶縁分離膜11を介して形成されたキャパシタ10とを備えている。このキャパシタ10は、絶縁分離膜11側から順次形成された下層側電極層10b、誘電体層10aおよび上層側電極層10cから構成されている。また、埋め込み電極5とキャパシタ10とは互いに電気的に接続されており、埋め込み電極5には、キャパシタ10を介して電圧が印加されるように構成されている。
【選択図】図2
【解決手段】この半導体装置20は、互いに所定の間隔(b)を隔てて配列された複数のトレンチ3を有するn型エピタキシャル層2と、複数のトレンチ3の各々を埋め込むように、トレンチ3の内面上にシリコン酸化膜4を介して形成された埋め込み電極5と、埋め込み電極5の上方に形成された層間絶縁膜6と、n型エピタキシャル層2上の外周部の領域上に、絶縁分離膜11を介して形成されたキャパシタ10とを備えている。このキャパシタ10は、絶縁分離膜11側から順次形成された下層側電極層10b、誘電体層10aおよび上層側電極層10cから構成されている。また、埋め込み電極5とキャパシタ10とは互いに電気的に接続されており、埋め込み電極5には、キャパシタ10を介して電圧が印加されるように構成されている。
【選択図】図2
Description
本発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。
従来、スイッチング機能を有する半導体装置として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が知られている(たとえば、特許文献1参照)。この特許文献1には、一導電型の半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のMOSFET(半導体装置)が開示されている。
図12は、上記特許文献1に開示された従来のMOSFET(半導体装置)の構造を示した断面図である。図12を参照して、従来のMOSFETでは、n+型の半導体基板101の上面上に、エピタキシャル層102が形成されている。このエピタキシャル層102には、半導体基板101側から順に、n-型不純物領域(ドレイン領域)102a、p型不純物領域102bおよびn+型不純物領域(ソース領域)102cが形成されている。
また、エピタキシャル層102には、n+型不純物領域102cおよびp型不純物領域102bを貫通してn-型不純物領域102aの途中の深さにまで達するトレンチ103が形成されている。このトレンチ103の内部には、ゲート絶縁膜104を介して、ゲート電極105が形成されている。また、エピタキシャル層102の上面上の所定領域には、トレンチ103の開口を塞ぐ層間絶縁膜106が形成されている。
また、エピタキシャル層102の上面上には、層間絶縁膜106を覆うように、ソース電極107が形成されている。また、半導体基板101の裏面(下面)上には、ドレイン電極108が形成されている。なお、ゲート電極105と、ソース電極107およびドレイン領域102aとの間には、それぞれ、キャパシタ(コンデンサ)が寄生的に形成されている。
上記のように構成された従来のMOSFETでは、ゲート電極105に対する印加電圧を変化させることによりオン/オフの制御が行われる。具体的には、ゲート電極105に対して所定の正電位を印加すると、p型不純物領域102bの少数キャリア(電子)がトレンチ103側に引き寄せられることによって、n-型不純物領域(ドレイン領域)102aとn+型不純物領域(ソース領域)102cとを接続するような反転層109が形成される。これにより、反転層109を介して、ソース電極107とドレイン電極108との間に電流を流すことができる。その結果、MOSFETがオン状態となる。すなわち、従来のMOSFETでは、n-型不純物領域(ドレイン領域)102aとn+型不純物領域(ソース領域)102cとを接続するように形成される反転層109をチャネルとして機能させている。
その一方、ゲート電極105に対する所定の正電位の印加を解除すると、反転層(チャネル)109が消滅するので、ソース電極107とドレイン電極108との間における電流の流れを遮断することができる。その結果、MOSFETがオフ状態となる。
特開2001−7149号公報
ここで、ゲート電極105と、ソース電極107およびドレイン領域102aとの間にそれぞれキャパシタ(コンデンサ)が形成されている場合には、ゲート電極105に対する印加電圧を制御することによりMOSFET(半導体装置)のオン/オフ制御を行う際に、同時に、形成されたキャパシタ(コンデンサ)の充放電が行われる。このため、キャパシタ(コンデンサ)の充放電に要する時間の分、オン/オフの切り替え速度(スイッチング速度)が遅くなる。このオン/オフの切り替え速度(スイッチング速度)を速くするためには、キャパシタ(コンデンサ)の充放電に要する時間を短くする必要がある。すなわち、キャパシタ(コンデンサ)の静電容量を小さくする必要がある。
しかしながら、図12に示した従来のMOSFETでは、ゲート電極105とソース電極107との間、および、ゲート電極105とドレイン領域102aとの間に形成されるキャパシタ(コンデンサ)は、寄生的に形成されるキャパシタ(コンデンサ)であるため、その静電容量を小さくすることが困難であるという不都合がある。このため、スイッチング速度を高速化することが困難であるという問題点がある。
本発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、スイッチング速度を高速化することが可能な半導体装置を提供することである。
上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、前記複数のトレンチの内部に埋め込まれた複数の埋め込み電極と、前記半導体層上の所定領域に絶縁分離膜を介して形成され、少なくとも、第1絶縁膜と前記第1絶縁膜を挟む第1電極および第2電極とを含むキャパシタとを備えている。そして、前記キャパシタと前記埋め込み電極とは、互いに電気的に接続されているとともに、前記埋め込み電極には、前記キャパシタを介して電圧が印加されるように構成されている。なお、本発明の半導体層は、半導体基板を含む。
この一の局面による半導体装置では、上記のように、半導体層上の所定領域にキャパシタを形成するとともに、キャパシタを介して埋め込み電極に電圧が印加されるように構成することによって、このキャパシタは埋め込み電極と直列に接続されるので、埋め込み電極の合計静電容量(入力容量)を小さくすることができる。これにより、埋め込み電極に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン/オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。
上記一の局面による半導体装置において、好ましくは、半導体層は、隣り合うトレンチ間の各領域が電流通路になるように構成されているとともに、複数のトレンチの周辺に形成された空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより、電流通路が開くように構成されている。このような構成を上記一の局面による半導体装置に適用すれば、スイッチング速度を高速化することが可能であるとともに、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を得ることができる。すなわち、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することによって、オフ状態(チャネルを流れる電流が遮断される状態)からオン状態(チャネルを介して電流が流れる状態)への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ間の各領域の空乏層が形成されていない領域の全てをチャネル(電流通路)として機能させることができるので、非常に薄い反転層をチャネル(電流通路)として機能させる従来の半導体スイッチ装置(MOSFET)と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来の半導体スイッチ装置(MOSFET)と比べて、オン抵抗を大幅に低減することができる。
上記一の局面による半導体装置において、キャパシタを、半導体層上の外周部の領域に形成することができる。
上記一の局面による半導体装置において、好ましくは、第1電極および第2電極は、それぞれ、導電化されたポリシリコンから構成されている。このように構成すれば、半導体層の上面上に、第1電極および第2電極を容易に形成することができるので、半導体層の上面上に、第1絶縁膜とこの第1絶縁膜を挟む第1電極および第2電極とから構成されるキャパシタを容易に形成することができる。
上記一の局面による半導体装置において、前記埋め込み電極の上面に形成された層間絶縁膜をさらに備え、前記層間絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていてもよい。
上記一の局面による半導体装置において、好ましくは、前記複数の埋め込み電極のうちの所定の埋め込み電極は、第2絶縁膜を介して前記トレンチの内面上に形成されており、前記第1絶縁膜の厚みは、前記第2絶縁膜の厚み以上である。このように構成すれば、第1絶縁膜における絶縁破壊を抑制することができるので、第1絶縁膜と、この第1絶縁膜を挟む第1電極および第2電極とによってキャパシタを形成したとしても、第1絶縁膜の絶縁破壊に起因して、半導体装置の耐圧特性が低下するという不都合が生じるのを抑制することができる。
上記一の局面による半導体装置において、複数のトレンチを、それぞれ、半導体層の上面と平行で、トレンチの配列方向と交差する方向に、互いに平行に延びるように細長状に形成することができる。
上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第1埋め込み電極および第2埋め込み電極の2種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチのうちの第1埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
この場合、第2埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。
上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、半導体層の隣り合うトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、トレンチおよび拡散領域の各々の周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
以上のように、本発明によれば、スイッチング速度を高速化することが可能な半導体装置を容易に得ることができる。
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。
(第1実施形態)
図1は、本発明の第1実施形態による半導体装置を示した全体斜視図であり、図2は、図1の80−80線に沿った断面図である。図3は、図1に示した本発明の第1実施形態による半導体装置の等価回路図である。まず、図1〜図3を参照して、第1実施形態による半導体装置20の構造について説明する。なお、第1実施形態の半導体装置20は、ノーマリオフ型のスイッチ装置として機能するように構成されている。また、図3では、便宜上、MOSFETで一般的に用いられている回路記号を用いて、第1実施形態による半導体装置の等価回路を図示している。
図1は、本発明の第1実施形態による半導体装置を示した全体斜視図であり、図2は、図1の80−80線に沿った断面図である。図3は、図1に示した本発明の第1実施形態による半導体装置の等価回路図である。まず、図1〜図3を参照して、第1実施形態による半導体装置20の構造について説明する。なお、第1実施形態の半導体装置20は、ノーマリオフ型のスイッチ装置として機能するように構成されている。また、図3では、便宜上、MOSFETで一般的に用いられている回路記号を用いて、第1実施形態による半導体装置の等価回路を図示している。
第1実施形態の半導体装置20では、図1および図2に示すように、n+型シリコン基板1の上面上に、約1μm〜約10μmの厚み(a)を有するn型シリコンからなるn型エピタキシャル層2が形成されている。n+型シリコン基板1には、後述するドレイン電極8との間で良好なオーミック接触を得るために、n型不純物が高濃度で導入されている。また、n型エピタキシャル層2には、n型不純物がn+型シリコン基板1よりも低い濃度(約5×1015cm−3〜約1×1018cm-3)で導入されている。なお、n+型シリコン基板1およびn型エピタキシャル層2は、本発明の「一導電型の半導体層」の一例である。
また、n型エピタキシャル層2は、図2に示すように、その厚み方向(Z方向)に掘られた複数のトレンチ3を有している。この複数のトレンチ3は、n型エピタキシャル層2の所定領域がその上面(主表面)側からエッチングされることによって形成されている。すなわち、複数のトレンチ3の各々の開口端は、n型エピタキシャル層2の上面側に位置している。
また、複数のトレンチ3は、図1に示すように、その各々がn型エピタキシャル層2の上面に対して平行な所定方向(Y方向)に沿って延びるように細長状に形成されている。また、複数のトレンチ3は、n型エピタキシャル層2の上面に対して平行で、かつ、トレンチ3が延びる方向(Y方向)と直交する方向(X方向)に互いに約0.05μm〜約0.3μmの間隔(b)を隔てて配列されている。さらに、複数のトレンチ3の各々の溝深さ(c)は、図2に示すように、n型エピタキシャル層2の厚み(a:約1μm〜約10μm)よりも小さくなるように、約0.5μm〜約5μmに設定されている。また、複数のトレンチ3の各々のX方向の幅(d)は、約0.1μm〜約1μmに設定されている。
また、複数のトレンチ3の各々の内面上には、n型エピタキシャル層2を構成するn型シリコンを熱酸化処理することによって得られるシリコン酸化膜4が約10nm〜約100nmの厚みで形成されている。なお、シリコン酸化膜4は、本発明の「第2絶縁膜」の一例である。
また、複数のトレンチ3の各々の内面上には、シリコン酸化膜4を介して、p型ポリシリコンからなる埋め込み電極(ゲート電極)5が形成されている。この複数の埋め込み電極(ゲート電極)5は、その各々に同じ電圧が印加されるように、互いに電気的に接続されている。また、複数の埋め込み電極(ゲート電極)5の各々は、対応するトレンチ3の途中の深さまで埋め込まれている。
第1実施形態では、上記のような複数の埋め込み電極(ゲート電極)5を設けることによって、複数の埋め込み電極(ゲート電極)5に対する印加電圧を制御すれば、複数のトレンチ3の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第1実施形態では、隣り合うトレンチ3間の間隔(b)は、複数のトレンチ3の各々の周辺に空乏層を形成した時に、隣り合うトレンチ3の各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ3の各々の周辺に空乏層を形成した場合には、隣り合うトレンチ3の各々の周辺に形成された空乏層が互いに連結される。このため、第1実施形態では、複数のトレンチ3の各々の周辺に空乏層を形成すれば、隣り合うトレンチ3間の各領域を空乏層によって塞ぐことができる。
また、複数のトレンチ3の各々の埋め込み電極(ゲート電極)5が埋め込まれていない残りの部分(埋め込み電極5よりも上方の部分)には、シリコン酸化膜からなる層間絶縁膜6が埋め込まれている。この複数の層間絶縁膜6の各々は、対応する埋め込み電極(ゲート電極)5と後述するソース電極7との間で絶縁を行うために設けられている。また、複数の層間絶縁膜6の各々の厚みは、対応するトレンチ3の埋め込み電極(ゲート電極)5が埋め込まれていない残りの部分(埋め込み電極5よりも上方の部分)の深さと同じになるように設定されている。したがって、複数の層間絶縁膜6の各々の上面は、n型エピタキシャル層2の上面(隣り合うトレンチ3間の各領域の上端部の上面)に対して同一面となっている。
また、n型エピタキシャル層2の上面側の部分(隣り合うトレンチ3間の各領域の上端部)には、n型エピタキシャル層2の上面に低濃度領域が露出しないように、n型不純物が高濃度でイオン注入された高濃度領域2aが形成されている。このn型エピタキシャル層2の高濃度領域2aの不純物濃度は、後述するソース電極7との間で良好なオーミック接触を得ることが可能なように設定されており、n型エピタキシャル層2の他の部分の不純物濃度よりも高くなっている。また、n型エピタキシャル層2の高濃度領域2aの厚み(イオン注入による拡散後の深さ)は、層間絶縁膜6の厚みよりも小さくなるように設定されている。すなわち、n型エピタキシャル層2の高濃度領域2aの下端部は、埋め込み電極5の上端部よりも上方に位置していることになる。
また、n型エピタキシャル層2の上面上には、複数のトレンチ3の各々の開口端を覆うように、Al層からなるソース電極7が形成されている。このソース電極7は、n型エピタキシャル層2の高濃度領域(隣り合うトレンチ3間の各領域の上端部)2aに対してオーミック接触している。
また、n+型シリコン基板1の裏面(下面)上には、複数の金属層が積層された多層構造体からなるドレイン電極8が形成されている。このドレイン電極8は、n+型シリコン基板1に対してオーミック接触している。
また、n型エピタキシャル層2の上面上には、埋め込み電極(ゲート電極)5と電気的に接続されるパッド電極層9が形成されている。具体的には、n型エピタキシャル層2の上面における外周部の領域上に、ソース電極7を囲むように、パッド電極層9が形成されている。このパッド電極層9は、ボンディングワイヤ(図示せず)が接合される比較的平面漬の広いボンディング部9aを有している。
ここで、第1実施形態では、n型エピタキシャル層2とパッド電極層9との間に、静電容量CIとするキャパシタ10が形成されている。このキャパシタ10は、誘電体層10aと、誘電体層10aを挟む下層側電極層10bおよび上層側電極層10cとで構成されている。なお、誘電体層10aは、本発明の「第1絶縁膜」の一例であり、下層側電極層10bおよび上層側電極層10cは、それぞれ、本発明の「第1電極」および「第2電極」の一例である。また、キャパシタ10の下層側電極層10bとn型エピタキシャル層2とは、絶縁分離膜11を介して、互いに絶縁分離されている。すなわち、キャパシタ10は、n型エピタキシャル層2とは絶縁分離された状態で、n型エピタキシャル層2の上面上に形成されている。具体的には、n型エピタキシャル層2の上面における外周部の領域に、ソース電極7を囲むようにSiO2からなる絶縁分離膜11が形成されており、この絶縁分離膜11上に、絶縁分離膜11側から、下層側電極層10b、誘電体層10aおよび上層側電極層10cが順次形成されている。そして、上層側電極層10cの上面上に、パッド電極層9が形成されている。なお、誘電体層10aは、SiO2から構成されているとともに、下層側電極層10bおよび上層側電極層10cは、それぞれ、導電化されたポリシリコンから構成されている。
また、第1実施形態では、キャパシタ10を構成する誘電体層10aの厚みは、シリコン酸化膜4の厚み(約10nm〜約100nm)以上になるように構成されている。具体的には、誘電体層10aの厚みは、約50nm〜約1000nmに構成されている。また、キャパシタ10は、上層側電極層10cの平面積や誘電体層10aの厚みを種々変更することによって、静電容量CIを低容量から大容量まで広い範囲で設定することが可能に構成されている。
また、複数のトレンチ3の各々の内部に形成された埋め込み電極(ゲート電極)5は、図1に示すように、それぞれ、Y方向におけるトレンチ3の両端部で、キャパシタ10の下層側電極層10bと電気的に接続されている。これにより、図3に示すように、埋め込み電極(ゲート電極)5とキャパシタ10とは、直列に接続された状態となっている。また、埋め込み電極(ゲート電極)5とパッド電極層9とは、キャパシタ10を介して、電気的に接続された状態となっている。すなわち、第1実施形態による半導体装置20では、キャパシタ10を介して、埋め込み電極(ゲート電極)5に電圧が印加されるように構成されている。
一方、埋め込み電極(ゲート電極)5がシリコン酸化膜4および層間絶縁膜6で覆われることによって、埋め込み電極(ゲート電極)5とn型エピタキシャル層2との間、および、埋め込み電極(ゲート電極)5とソース電極7との間に、静電容量をそれぞれCGDおよびCGSとするキャパシタが寄生的に形成される。この静電容量CGDと静電容量CGSとを足した静電容量をCissとすると、第1実施形態による半導体装置20のゲート入力容量(合計静電容量:CTotal)は、静電容量Cissと上記したキャパシタ10の静電容量CIとの合計であるため、下記の(1)式によって得られる。
たとえば、埋め込み電極(ゲート電極)5に寄生的に形成されるキャパシタの静電容量Cissを2000pF、キャパシタ10の静電容量CIを100pFとした場合には、上記式(1)より、埋め込み電極(ゲート電極)5の合計静電容量(ゲート入力容量)CTotalは、約95pFとなる。したがって、この場合には、第1実施形態による半導体装置20のゲート入力容量は、キャパシタ10が形成されていない半導体装置のゲート入力容量と比べて、約1/20(=95pF/2000pF)に低減される。なお、上記(1)式より、キャパシタ10の静電容量CIが小さいほど、第1実施形態による半導体装置20のゲート入力容量(合計静電容量:CTotal)が小さくなる。
また、埋め込み電極(ゲート電極)5の合成静電容量(ゲート入力容量)CTotalを小さくすることによって、閾値電圧を高くすることが可能となるので、キャパシタ10の静電容量CIを制御することによって、閾値電圧の合わせ込みを行うことが可能となる。
上記した構成では、ソース電極7とドレイン電極8との間に電圧を印加した場合に、ソース電極7とドレイン電極8との間を流れる電流(n型エピタキシャル層2の厚み方向(Z方向)に流れる電流)は、n型エピタキシャル層2の隣り合うトレンチ3間の各領域を通過することになる。すなわち、上記した構成では、n型エピタキシャル層2の隣り合うトレンチ3間の各領域がチャネル12として機能することになる。
図4および図5は、本発明の第1実施形態による半導体装置の動作を説明するための断面図である。図4には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図5には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図4および図5を参照して、第1実施形態によるスイッチ装置として機能する半導体装置20の動作について説明する。
なお、以下の説明では、ソース電極7に負電位が印加され、ドレイン電極8に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置20がオン状態の場合には、ドレイン電極8からソース電極7(図5の矢印方向)に電流が流れる。
まず、スイッチ装置として機能する半導体装置20がオフ状態の場合には、図4に示すように、埋め込み電極(ゲート電極)5が埋め込まれたトレンチ3の周辺に存在する多数キャリアが減少するように、埋め込み電極(ゲート電極)5に対する印加電圧が制御されている。これにより、トレンチ3の周辺には、空乏層13が形成されている。
この際、隣り合うトレンチ3間の領域において、隣り合うトレンチ3の各々の周辺に形成された空乏層13の一部が互いに重なる。すなわち、隣り合うトレンチ3間の領域において、隣り合うトレンチ3の各々の周辺に形成された空乏層13が互いに連結された状態となる。これにより、チャネル12が空乏層13によって塞がれた状態となるので、チャネル12を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置20がオフ状態となる。
次に、スイッチ装置として機能する半導体装置20をオフ状態からオン状態に切り替える場合には、図5に示すように、埋め込み電極(ゲート電極)5に対して所定の正電位(所定電圧)を印加することによって、トレンチ3の周辺に形成された空乏層13(図4参照)を消滅させる。すなわち、チャネル12を塞いでいた空乏層13(図4参照)を消滅させる。これにより、チャネル12を介して電流を流すことができるので、スイッチ装置として機能する半導体装置20をオン状態にすることが可能となる。
また、スイッチ装置として機能する半導体装置20をオン状態からオフ状態に切り替える場合には、埋め込み電極(ゲート電極)5に対する所定の正電位(所定電圧)の印加を解除する。これにより、図4に示した状態に戻るので、スイッチ装置として機能する半導体装置20をオフ状態にすることが可能となる。
第1実施形態では、上記のように、n型エピタキシャル層2上の外周部の領域にキャパシタ10を形成するとともに、このキャパシタ10を介して埋め込み電極(ゲート電極)5の合計静電容量(ゲート入力容量)を小さくすることができるので、埋め込み電極(ゲート電極)5に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン/オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。
また、第1実施形態では、上記のように、複数のトレンチ3の各々の周辺に形成される全ての空乏層13でチャネル(隣り合うトレンチ3間の各領域)12を塞ぐことにより、チャネル(隣り合うトレンチ3間の各領域)12を流れる電流が遮断される一方、複数のトレンチ3の各々の周辺に形成された全ての空乏層13を消滅させることにより、チャネル(隣り合うトレンチ3間の各領域)12を介して電流が流れるように構成することによって、トレンチ3の周辺に形成される空乏層13の形成状態は埋め込み電極5に対する印加電圧に応じて変化するので、埋め込み電極5に対する印加電圧を制御することにより、オフ状態(チャネル12を流れる電流が遮断される状態)からオン状態(チャネル12を介して電流が流れる状態)への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置20にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ3間の各領域の空乏層13が消滅した部分の全てをチャネル12として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のMOSFET(半導体装置)と比べて、チャネル12を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来のMOSFET(半導体装置)と比べて、オン抵抗を大幅に低減することができる。すなわち、スイッチング速度を高速化させながら、オン抵抗を大幅に低減することができる。
また、第1実施形態では、層間絶縁膜6を、その上面がn型エピタキシャル層2の上面(隣り合うトレンチ3間の各領域の上端部の上面)と同一面となるように各トレンチ3内に形成することによって、互いに隣り合うトレンチ3間の間隔(b)を小さくしたとしても、n型エピタキシャル層2の上面側の部分(互いに隣り合うトレンチ3間の領域の上端部)が層間絶縁膜6で覆われてしまうことがない。これにより、隣り合うトレンチ3間の間隔(b)を小さくすることができるので、隣り合うトレンチ3の各々に形成された空乏層13を互いに連結させやすくすることができる。
また、第1実施形態では、誘電体層10aの厚みを、シリコン酸化膜4の厚み以上に構成することによって、誘電体膜10aにおける絶縁破壊を抑制することができるので、誘電体層10aとこの誘電体層10aを挟む下層側電極層10bおよび上層側電極層10cとによってキャパシタ10を形成したとしても、誘電体層10aの絶縁破壊に起因して、半導体装置20の耐圧特性が低下するという不都合が生じるのを抑制することができる。
(第2実施形態)
図6は、本発明の第2実施形態による半導体装置の構造を示した断面図である。次に、図6を参照して、本発明の第2実施形態による半導体装置30の構造について説明する。
図6は、本発明の第2実施形態による半導体装置の構造を示した断面図である。次に、図6を参照して、本発明の第2実施形態による半導体装置30の構造について説明する。
第2実施形態の半導体装置30では、複数のトレンチ3の各々の内面上に形成された複数の埋め込み電極5は、互いに別個に電圧が印加される2種類の埋め込み電極5aおよび5bに分けられている。一方の埋め込み電極5aは、キャパシタ10を介して所定の制御信号(オン/オフの切り替えを行うための信号)に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極5bは、ソース電極7に電気的に接続されている。すなわち、他方の埋め込み電極5bは、ソース電極7と同電位となるように構成されている。また、埋め込み電極5aおよび5bは、A方向に1つずつ交互に配置されている。したがって、2つの埋め込み電極5a(5b)の間に1つの埋め込み電極5b(5a)が配置されていることになる。なお、埋め込み電極5aおよび5bは、それぞれ、本発明の「第1埋め込み電極」および「第2埋め込み電極」の一例である。
また、埋め込み電極5aが埋め込まれたトレンチ3(以下、トレンチ3aと言う)、および、埋め込み電極5bが埋め込まれたトレンチ3(以下、トレンチ3bと言う)において、埋め込み電極5が埋め込まれていない残りの部分(埋め込み電極5よりも上方の部分)には、シリコン酸化膜からなる層間絶縁膜6が埋め込まれている。また、複数の層間絶縁膜6の各々の厚みは、対応するトレンチ3の埋め込み電極5が埋め込まれていない残りの部分(埋め込み電極5よりも上方の部分)の深さと同じになるように設定されている。したがって、複数の層間絶縁膜6の各々の上面は、n型エピタキシャル層2の上面(隣り合うトレンチ3の各領域の上端部の上面)に対して同一面となっている。
そして、第2実施形態では、ソース電極7とドレイン電極8との間に電圧が印加された場合、ソース電極7とドレイン電極8との間を流れる電流は、トレンチ3aと隣り合うトレンチ3bとの間の各領域を通過することになる。すなわち、第2実施形態では、トレンチ3aと隣り合うトレンチ3bとの間の各領域がチャネル(電流通路)31として機能することになる。
なお、第2実施形態の半導体装置30のその他の構造は、上記第1実施形態の半導体装置20の構造と同様である。
図7は、本発明の第2実施形態による半導体装置の動作を説明するための断面図である。次に、図6および図7を参照して、本発明の第2実施形態による半導体装置30の動作について説明する。なお、以下の動作説明では、ソース電極7およびドレイン電極8の各々に負電位および正電位が印加されているとする。
まず、オフ状態の場合には、図6に示すように、埋め込み電極5bがソース電極7に電気的に接続されているため、埋め込み電極5bに対して負電位が印加されることになる。したがって、埋め込み電極5bが埋め込まれたトレンチ3(3b)の周辺には、多数キャリアが減少した状態となっている。すなわち、トレンチ3bの周辺には、オン状態およびオフ状態にかかわらず、空乏層13(13b)が形成されている。また、オフ状態の場合には、埋め込み電極5aが埋め込まれたトレンチ3(3a)の周辺に存在する多数キャリアが減少するように、埋め込み電極5aに対する印加電圧が制御されている。これにより、トレンチ3aの周辺にも、トレンチ3bの周辺に形成された空乏層13(13b)と同様の空乏層13(13a)が形成されている。
この際、トレンチ3aとトレンチ3bとの間の領域では、トレンチ3aおよび3bの各々の周辺に形成された空乏層13aおよび13bの一部が互いに重なる。すなわち、トレンチ3aとトレンチ3bとの間の領域では、空乏層13aおよび13bが互いに連結された状態となる。これにより、チャネル(電流通路)31が空乏層13aおよび13bによって遮断された状態となるので、チャネル(電流通路)31を介して流れる電流を遮断することができる。したがって、半導体装置30がオフ状態となる。
そして、オフ状態からオン状態に切り替える場合には、図7に示すように、埋め込み電極5aに対して所定の正電位を印加することによって、トレンチ3aの周辺に形成された空乏層13a(図6参照)を消滅させる。すなわち、チャネル(電流通路)31の埋め込み電極5a側(トレンチ3a側)の部分を介して図7中の矢印方向に電流を流すことができるので、半導体装置30をオン状態にすることが可能となる。
また、半導体装置30をオン状態からオフ状態に切り替える場合には、埋め込み電極5aに対する所定の正電位の印加を解除する。これにより、図6に示した状態に戻るので、半導体装置30をオフ状態にすることが可能となる。
この第2実施形態の効果は、上記第1の実施形態の効果と同様である。
(第3実施形態)
図8は、本発明の第3実施形態による半導体装置の構造を示した断面図である。次に、図8を参照して、本発明の第3実施形態による半導体装置40の構造について説明する。
図8は、本発明の第3実施形態による半導体装置の構造を示した断面図である。次に、図8を参照して、本発明の第3実施形態による半導体装置40の構造について説明する。
第3実施形態の半導体装置40では、キャパシタ10を介して所定の制御信号(オン/オフの切り替えを行うための信号)が印加される埋め込み電極5(5a)が埋め込まれたトレンチ3(3a)と、ソース電極41の一部(以下、埋め込み部41aと言う)が埋め込まれたトレンチ3(3c)とが設けられている。このトレンチ3aおよび3cは、互いに所定の間隔を隔てて1つずつ交互に配列されている。また、ソース電極41の埋め込み部41aは、トレンチ3cの内部において、エピタキシャル層2に対してショットキー接触している。なお、ソース電極41の埋め込み部41aは、本発明の「第2埋め込み電極」の一例である。
そして、第3実施形態では、ソース電極41とドレイン電極8との間に電圧が印加された場合、ソース電極41とドレイン電極8との間を流れる電流は、トレンチ3aとトレンチ3cとの間の各領域を通過することになる。すなわち、第3実施形態では、トレンチ3aとトレンチ3cとの間の各領域がチャネル(電流通路)42として機能することになる。
なお、第3実施形態の半導体装置40のその他の構造は、上記第1実施形態の半導体装置20の構造と同様である。
図9は、本発明の第3実施形態による半導体装置の動作を説明するための断面図である。次に、図8および図9を参照して、本発明の第3実施形態による半導体装置40の動作について説明する。
なお、以下の動作説明では、ソース電極41およびドレイン電極8の各々に負電位および正電位が印加されているとする。すなわち、ソース電極41の埋め込み部41aが埋め込まれたトレンチ3cの周辺には、オン状態およびオフ状態にかかわらず、空乏層13(13c)が形成されている。
まず、オフ状態の場合には、図8に示すように、トレンチ3aの周辺に空乏層13(13a)が形成されるように、埋め込み電極5aに対して負電位が印加されている。これにより、チャネル(電流通路)42が空乏層13aおよび13cによって塞がれた状態となるので、チャネル(電流通路)42を介して流れる電流を遮断することができる。
そして、オフ状態からオン状態に切り替える場合には、図9に示すように、埋め込み電極5aに対して正電位を印加することによって、図8に示した空乏層13aを消滅させる。これにより、チャネル(電流通路)42の埋め込み電極5a側(トレンチ3a側)の部分を介して図9中の矢印方向に電流を流すことができる。
また、半導体装置40をオン状態からオフ状態に切り替える場合には、埋め込み電極5aに対する所定の正電位の印加を解除する。これにより、図8に示した状態に戻るので、半導体装置40をオフ状態にすることが可能となる。
この第3実施形態の効果は、上記第1実施形態の効果と同様である。
(第4実施形態)
図10は、本発明の第4実施形態による半導体装置の構造を示した断面図である。次に、図10を参照して、本発明の第4実施形態による半導体装置50の構造について説明する。
図10は、本発明の第4実施形態による半導体装置の構造を示した断面図である。次に、図10を参照して、本発明の第4実施形態による半導体装置50の構造について説明する。
第4実施形態の半導体装置50では、キャパシタ10を介して所定の制御信号(オン/オフの切り替えを行うための信号)が印加される埋め込み電極5(5a)が埋め込まれたトレンチ3(3a)に加えて、p型不純物が高濃度で導入されたp+型拡散領域51がさらに設けられている。このp+型拡散領域51は、隣り合うトレンチ3(3a)間の各領域に、トレンチ3(3a)に対して所定の間隔を隔てて1つずつ配置されている。また、p+型拡散領域51は、ソース電極7に対してオーミック接触している。なお、p+型拡散領域51は、本発明の「逆導電型の拡散領域」の一例である。
そして、第4実施形態では、ソース電極7とドレイン電極8との間に電圧が印加された場合、ソース電極7とドレイン電極8との間を流れる電流は、トレンチ3(3a)とp+型拡散領域51との間の各領域を通過することになる。すなわち、第4実施形態では、トレンチ3(3a)とp+型拡散領域51との間の各領域がチャネル(電流通路)52として機能することになる。
なお、第4実施形態の半導体装置50のその他の構造は、上記第1実施形態の半導体装置20の構造と同様である。
図11は、本発明の第4実施形態による半導体装置の動作を説明するための断面図である。次に、図10および図11を参照して、本発明の第4実施形態による半導体装置50の動作について説明する。
なお、以下の動作説明では、ソース電極7およびドレイン電極8の各々に負電位および正電位が印加されているとする。すなわち、p+型拡散領域51の周辺には、オン状態およびオフ状態にかかわらず、空乏層13(13d)が形成されている。
まず、オフ状態の場合には、図10に示すように、トレンチ3aの周辺に空乏層13(13a)が形成されるように、埋め込み電極5aに対して負電位が印加されている。これにより、チャネル(電流通路)52が空乏層13aおよび13dによって塞がれた状態となるので、チャネル(電流通路)52を介して流れる電流を遮断することができる。
そして、オフ状態からオン状態に切り替える場合には、図11に示すように、埋め込み電極5aに対して正電位を印加することによって、図10に示した空乏層13aを消滅させる。これにより、チャネル(電流通路)52の埋め込み電極5a側(トレンチ3a側)の部分を介して図11の矢印方向に電流を流すことができる。
また、半導体装置50をオン状態からオフ状態に切り替える場合には、埋め込み電極5aに対する所定の正電位の印加を解除する。これにより、図10に示した状態に戻るので、半導体装置50をオフ状態にすることが可能となる。
この第4実施形態の効果は、上記第1の実施形態の効果と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
たとえば、上記第1〜第4実施形態では、互いに隣り合うトレンチ間の各領域(チャネル)が空乏層で塞がれることにより、チャネルを流れる電流が遮断される一方、空乏層を消滅させることにより、チャネルを介して電流が流れるように構成された新しい動作原理に基づく半導体装置に、本発明を適用した例を示したが、本発明はこれに限らず、反転層を介して電流が流れるように構成された半導体装置に、本発明を適用してもよい。たとえば、従来のトレンチゲート型のMOSFETなどに、ゲート電極と直列に接続されるキャパシタを形成するようにしてもよい。このように構成した場合でも、半導体装置(MOSFET)のゲート入力容量を小さくすることが可能であるので、半導体装置(MOSFET)のスイッチング速度を高速化することができる。
また、上記第1〜第4実施形態では、n型エピタキシャル層の上面上に形成されるキャパシタを構成する誘電体層に、SiO2を用いた例を示したが、本発明はこれに限らず、キャパシタを構成する誘電体層に、SiO2以外の絶縁材料を用いてもよい。たとえば、誘電体層にSiNを用いてもよい。
また、上記第1〜第4実施形態では、n型エピタキシャル層の上面上に形成されるキャパシタを構成する上層側電極層および下層側電極層に、それぞれ、導電化されたポリシリコンを用いた例を示したが、本発明はこれに限らず、上層側電極層および下層側電極層に、ポリシリコン以外の導電性材料を用いてもよい。たとえば、上層側電極層および下層側電極層に、金属材料を用いてもよい。
また、上記第1〜第4実施形態では、n型エピタキシャル層上の外周部の領域にソース電極を囲むように、誘電体層と、この誘電体層を挟む上層側電極層および下層側電極層とから構成されるキャパシタを形成した例を示したが、本発明はこれに限らず、n型エピタキシャル層上の外周部以外の領域上に、上記したキャパシタを形成するようにしてもよい。
また、上記第1〜第4実施形態では、n型エピタキシャル層の上面上に形成された絶縁分離膜側から、下層側電極層、誘電体層、および、上層側電極層を順次形成することによって、埋め込み電極と直列に接続されたキャパシタを1つ形成した例を示したが、本発明はこれに限らず、絶縁分離膜側から、複数の電極層と複数の誘電体層とを、互いに交互に形成することによって、埋め込み電極と直列に接続されたキャパシタを複数形成するようにしてもよい。
また、上記第1〜第4実施形態では、シリコン基板をn+型に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をn型に構成した例を示したが、本発明はこれに限らず、シリコン基板をp型(p+型)に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をp型に構成してもよい。すなわち、各導電型を、上記実施形態による半導体装置とは、逆の導電型にしてもよい。
また、上記第1〜第4実施形態では、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した例を示したが、本発明はこれに限らず、シリコン基板(半導体基板)上にエピタキシャル層を形成することなく、直接シリコン基板(半導体基板)にトレンチなどを形成するようにしてもよい。また、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した後、シリコン基板を研磨等で除去するようにしてもよい。
また、上記第1〜第4実施形態では、埋め込み電極をp型ポリシリコンから構成した例を示したが、本発明はこれに限らず、p型ポリシリコン以外に、金属などを用いることもできる。たとえば、埋め込み電極に用いる金属材料としては、たとえば、アルミニウム(Al)、銅(Cu)、タングステン(W)、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、コバルト(Co)、銀(Ag)、白金(Pt)および鉛(Pb)などがあげられる。また、これらの金属材料は、1種または2種以上組み合わせて用いることができる。さらに、ポリシリコンおよび金属材料の双方を含んでいてもよい。
また、上記第1〜第4実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面から突出するように形成してもよいし、その上面がエピタキシャル層の上面よりも下方(トレンチ内部側)に位置するように形成してもよい。
また、上記第1〜第4実施形態では、トレンチの溝深さがn型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがn型エピタキシャル層を貫通してn+型シリコン基板にまで達するように構成してもよい。すなわち、トレンチの溝深さを、約12μm程度に構成してもよい。
1 n+型シリコン基板(一導電型の半導体層)
2 n型エピタキシャル層(一導電型の半導体層)
3、3b、3c トレンチ
4 シリコン酸化膜(第2絶縁膜)
5 埋め込み電極
5a 埋め込み電極(第1埋め込み電極)
5b 埋め込み電極(第2埋め込み電極)
6 層間絶縁膜
7、41 ソース電極
8 ドレイン電極
9 パッド電極層
10 キャパシタ
10a 誘電体層(第1絶縁膜)
10b 下層側電極層(第1電極)
10c 上層側電極層(第2電極)
11 絶縁分離膜
12 チャネル
13、13a、13b、13c、13d 空乏層
20、30、40、50 半導体装置
41a 埋め込み部(第2埋め込み電極)
51 p+型拡散領域(逆導電型の拡散領域)
2 n型エピタキシャル層(一導電型の半導体層)
3、3b、3c トレンチ
4 シリコン酸化膜(第2絶縁膜)
5 埋め込み電極
5a 埋め込み電極(第1埋め込み電極)
5b 埋め込み電極(第2埋め込み電極)
6 層間絶縁膜
7、41 ソース電極
8 ドレイン電極
9 パッド電極層
10 キャパシタ
10a 誘電体層(第1絶縁膜)
10b 下層側電極層(第1電極)
10c 上層側電極層(第2電極)
11 絶縁分離膜
12 チャネル
13、13a、13b、13c、13d 空乏層
20、30、40、50 半導体装置
41a 埋め込み部(第2埋め込み電極)
51 p+型拡散領域(逆導電型の拡散領域)
Claims (11)
- 互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、
前記複数のトレンチの内部に埋め込まれた複数の埋め込み電極と、
前記半導体層上の所定領域に絶縁分離膜を介して形成され、少なくとも、第1絶縁膜と前記第1絶縁膜を挟む第1電極および第2電極とを含むキャパシタとを備え、
前記キャパシタと前記埋め込み電極とは、互いに電気的に接続されているとともに、前記埋め込み電極には、前記キャパシタを介して電圧が印加されるように構成されていることを特徴とする、半導体装置。 - 前記半導体層は、隣り合う前記トレンチ間の各領域が電流通路になるように構成されているとともに、前記複数のトレンチの周辺に形成された空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項1に記載の半導体装置。
- 前記キャパシタは、前記半導体層上の外周部の領域に形成されていることを特徴とする、請求項1または2に記載の半導体装置。
- 前記第1電極および前記第2電極は、それぞれ、導電化されたポリシリコンから構成されていることを特徴とする、請求項1〜3のいずれかに記載の半導体装置。
- 前記埋め込み電極の上面に形成された層間絶縁膜をさらに備え、
前記層間絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていることを特徴とする、請求項1〜4のいずれかに記載の半導体装置。 - 前記複数の埋め込み電極のうちの所定の埋め込み電極は、第2絶縁膜を介して前記トレンチの内面上に形成されており、
前記第1絶縁膜の厚みは、前記第2絶縁膜の厚み以上であることを特徴とする、請求項1〜5のいずれかに記載の半導体装置。 - 前記複数のトレンチは、それぞれ、前記半導体層の上面と平行で、かつ、前記トレンチの配列方向と交差する方向に、互いに平行に延びるように細長状に形成されていることを特徴とする、請求項1〜6のいずれかに記載の半導体装置。
- 前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項2〜7のいずれか1項に記載の半導体装置。
- 前記複数の埋め込み電極は、互いに別個に電圧が印加される第1埋め込み電極および第2埋め込み電極の2種類に分けられており、
前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第1埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項2〜7のいずれか1項に記載の半導体装置。 - 前記第2埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする、請求項9に記載の半導体装置。
- 前記半導体層の前記隣り合うトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、
前記トレンチおよび前記拡散領域の各々の周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項2〜7のいずれか1項に記載の半導体装置。
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