JP2009004413A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング速度を高速化することが可能な半導体装置を提供する。
【解決手段】この半導体装置２０は、互いに所定の間隔（ｂ）を隔てて配列された複数のトレンチ３を有するｎ型エピタキシャル層２と、複数のトレンチ３の各々を埋め込むように、トレンチ３の内面上にシリコン酸化膜４を介して形成された埋め込み電極５と、埋め込み電極５の上方に形成された層間絶縁膜６と、ｎ型エピタキシャル層２上の外周部の領域上に、絶縁分離膜１１を介して形成されたキャパシタ１０とを備えている。このキャパシタ１０は、絶縁分離膜１１側から順次形成された下層側電極層１０ｂ、誘電体層１０ａおよび上層側電極層１０ｃから構成されている。また、埋め込み電極５とキャパシタ１０とは互いに電気的に接続されており、埋め込み電極５には、キャパシタ１０を介して電圧が印加されるように構成されている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、一導電型の半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図１２は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１２を参照して、従来のＭＯＳＦＥＴでは、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の内部には、ゲート絶縁膜１０４を介して、ゲート電極１０５が形成されている。また、エピタキシャル層１０２の上面上の所定領域には、トレンチ１０３の開口を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０８が形成されている。なお、ゲート電極１０５と、ソース電極１０７およびドレイン領域１０２ａとの間には、それぞれ、キャパシタ（コンデンサ）が寄生的に形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。すなわち、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

その一方、ゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間における電流の流れを遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
特開２００１−７１４９号公報

ここで、ゲート電極１０５と、ソース電極１０７およびドレイン領域１０２ａとの間にそれぞれキャパシタ（コンデンサ）が形成されている場合には、ゲート電極１０５に対する印加電圧を制御することによりＭＯＳＦＥＴ（半導体装置）のオン／オフ制御を行う際に、同時に、形成されたキャパシタ（コンデンサ）の充放電が行われる。このため、キャパシタ（コンデンサ）の充放電に要する時間の分、オン／オフの切り替え速度（スイッチング速度）が遅くなる。このオン／オフの切り替え速度（スイッチング速度）を速くするためには、キャパシタ（コンデンサ）の充放電に要する時間を短くする必要がある。すなわち、キャパシタ（コンデンサ）の静電容量を小さくする必要がある。

しかしながら、図１２に示した従来のＭＯＳＦＥＴでは、ゲート電極１０５とソース電極１０７との間、および、ゲート電極１０５とドレイン領域１０２ａとの間に形成されるキャパシタ（コンデンサ）は、寄生的に形成されるキャパシタ（コンデンサ）であるため、その静電容量を小さくすることが困難であるという不都合がある。このため、スイッチング速度を高速化することが困難であるという問題点がある。

本発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、スイッチング速度を高速化することが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、前記複数のトレンチの内部に埋め込まれた複数の埋め込み電極と、前記半導体層上の所定領域に絶縁分離膜を介して形成され、少なくとも、第１絶縁膜と前記第１絶縁膜を挟む第１電極および第２電極とを含むキャパシタとを備えている。そして、前記キャパシタと前記埋め込み電極とは、互いに電気的に接続されているとともに、前記埋め込み電極には、前記キャパシタを介して電圧が印加されるように構成されている。なお、本発明の半導体層は、半導体基板を含む。

この一の局面による半導体装置では、上記のように、半導体層上の所定領域にキャパシタを形成するとともに、キャパシタを介して埋め込み電極に電圧が印加されるように構成することによって、このキャパシタは埋め込み電極と直列に接続されるので、埋め込み電極の合計静電容量（入力容量）を小さくすることができる。これにより、埋め込み電極に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン／オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。

上記一の局面による半導体装置において、好ましくは、半導体層は、隣り合うトレンチ間の各領域が電流通路になるように構成されているとともに、複数のトレンチの周辺に形成された空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより、電流通路が開くように構成されている。このような構成を上記一の局面による半導体装置に適用すれば、スイッチング速度を高速化することが可能であるとともに、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を得ることができる。すなわち、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することによって、オフ状態（チャネルを流れる電流が遮断される状態）からオン状態（チャネルを介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ間の各領域の空乏層が形成されていない領域の全てをチャネル（電流通路）として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。

上記一の局面による半導体装置において、キャパシタを、半導体層上の外周部の領域に形成することができる。

上記一の局面による半導体装置において、好ましくは、第１電極および第２電極は、それぞれ、導電化されたポリシリコンから構成されている。このように構成すれば、半導体層の上面上に、第１電極および第２電極を容易に形成することができるので、半導体層の上面上に、第１絶縁膜とこの第１絶縁膜を挟む第１電極および第２電極とから構成されるキャパシタを容易に形成することができる。

上記一の局面による半導体装置において、前記埋め込み電極の上面に形成された層間絶縁膜をさらに備え、前記層間絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていてもよい。

上記一の局面による半導体装置において、好ましくは、前記複数の埋め込み電極のうちの所定の埋め込み電極は、第２絶縁膜を介して前記トレンチの内面上に形成されており、前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以上である。このように構成すれば、第１絶縁膜における絶縁破壊を抑制することができるので、第１絶縁膜と、この第１絶縁膜を挟む第１電極および第２電極とによってキャパシタを形成したとしても、第１絶縁膜の絶縁破壊に起因して、半導体装置の耐圧特性が低下するという不都合が生じるのを抑制することができる。

上記一の局面による半導体装置において、複数のトレンチを、それぞれ、半導体層の上面と平行で、トレンチの配列方向と交差する方向に、互いに平行に延びるように細長状に形成することができる。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、電流通路が開くように構成されていてもよい。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。

この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、半導体層の隣り合うトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、トレンチおよび拡散領域の各々の周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。

以上のように、本発明によれば、スイッチング速度を高速化することが可能な半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した全体斜視図であり、図２は、図１の８０−８０線に沿った断面図である。図３は、図１に示した本発明の第１実施形態による半導体装置の等価回路図である。まず、図１〜図３を参照して、第１実施形態による半導体装置２０の構造について説明する。なお、第１実施形態の半導体装置２０は、ノーマリオフ型のスイッチ装置として機能するように構成されている。また、図３では、便宜上、ＭＯＳＦＥＴで一般的に用いられている回路記号を用いて、第１実施形態による半導体装置の等価回路を図示している。

第１実施形態の半導体装置２０では、図１および図２に示すように、ｎ⁺型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚み（ａ）を有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ⁺型シリコン基板１には、後述するドレイン電極８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ⁺型シリコン基板１よりも低い濃度（約５×１０¹⁵ｃｍ−３〜約１×１０¹⁸ｃｍ^-3）で導入されている。なお、ｎ⁺型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。

また、ｎ型エピタキシャル層２は、図２に示すように、その厚み方向（Ｚ方向）に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。

また、複数のトレンチ３は、図１に示すように、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ｙ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔（ｂ）を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さ（ｃ）は、図２に示すように、ｎ型エピタキシャル層２の厚み（ａ：約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＸ方向の幅（ｄ）は、約０．１μｍ〜約１μｍに設定されている。

また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜４は、本発明の「第２絶縁膜」の一例である。

また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５が形成されている。この複数の埋め込み電極（ゲート電極）５は、その各々に同じ電圧が印加されるように、互いに電気的に接続されている。また、複数の埋め込み電極（ゲート電極）５の各々は、対応するトレンチ３の途中の深さまで埋め込まれている。

第１実施形態では、上記のような複数の埋め込み電極（ゲート電極）５を設けることによって、複数の埋め込み電極（ゲート電極）５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣り合うトレンチ３間の間隔（ｂ）は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣り合うトレンチ３の各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣り合うトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、隣り合うトレンチ３間の各領域を空乏層によって塞ぐことができる。

また、複数のトレンチ３の各々の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極（ゲート電極）５と後述するソース電極７との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣り合うトレンチ３間の各領域の上端部の上面）に対して同一面となっている。

また、ｎ型エピタキシャル層２の上面側の部分（隣り合うトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの不純物濃度は、後述するソース電極７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分の不純物濃度よりも高くなっている。また、ｎ型エピタキシャル層２の高濃度領域２ａの厚み（イオン注入による拡散後の深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ａの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。

また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極７が形成されている。このソース電極７は、ｎ型エピタキシャル層２の高濃度領域（隣り合うトレンチ３間の各領域の上端部）２ａに対してオーミック接触している。

また、ｎ⁺型シリコン基板１の裏面（下面）上には、複数の金属層が積層された多層構造体からなるドレイン電極８が形成されている。このドレイン電極８は、ｎ⁺型シリコン基板１に対してオーミック接触している。

また、ｎ型エピタキシャル層２の上面上には、埋め込み電極（ゲート電極）５と電気的に接続されるパッド電極層９が形成されている。具体的には、ｎ型エピタキシャル層２の上面における外周部の領域上に、ソース電極７を囲むように、パッド電極層９が形成されている。このパッド電極層９は、ボンディングワイヤ（図示せず）が接合される比較的平面漬の広いボンディング部９ａを有している。

ここで、第１実施形態では、ｎ型エピタキシャル層２とパッド電極層９との間に、静電容量Ｃ_Iとするキャパシタ１０が形成されている。このキャパシタ１０は、誘電体層１０ａと、誘電体層１０ａを挟む下層側電極層１０ｂおよび上層側電極層１０ｃとで構成されている。なお、誘電体層１０ａは、本発明の「第１絶縁膜」の一例であり、下層側電極層１０ｂおよび上層側電極層１０ｃは、それぞれ、本発明の「第１電極」および「第２電極」の一例である。また、キャパシタ１０の下層側電極層１０ｂとｎ型エピタキシャル層２とは、絶縁分離膜１１を介して、互いに絶縁分離されている。すなわち、キャパシタ１０は、ｎ型エピタキシャル層２とは絶縁分離された状態で、ｎ型エピタキシャル層２の上面上に形成されている。具体的には、ｎ型エピタキシャル層２の上面における外周部の領域に、ソース電極７を囲むようにＳｉＯ₂からなる絶縁分離膜１１が形成されており、この絶縁分離膜１１上に、絶縁分離膜１１側から、下層側電極層１０ｂ、誘電体層１０ａおよび上層側電極層１０ｃが順次形成されている。そして、上層側電極層１０ｃの上面上に、パッド電極層９が形成されている。なお、誘電体層１０ａは、ＳｉＯ₂から構成されているとともに、下層側電極層１０ｂおよび上層側電極層１０ｃは、それぞれ、導電化されたポリシリコンから構成されている。

また、第１実施形態では、キャパシタ１０を構成する誘電体層１０ａの厚みは、シリコン酸化膜４の厚み（約１０ｎｍ〜約１００ｎｍ）以上になるように構成されている。具体的には、誘電体層１０ａの厚みは、約５０ｎｍ〜約１０００ｎｍに構成されている。また、キャパシタ１０は、上層側電極層１０ｃの平面積や誘電体層１０ａの厚みを種々変更することによって、静電容量Ｃ_Iを低容量から大容量まで広い範囲で設定することが可能に構成されている。

また、複数のトレンチ３の各々の内部に形成された埋め込み電極（ゲート電極）５は、図１に示すように、それぞれ、Ｙ方向におけるトレンチ３の両端部で、キャパシタ１０の下層側電極層１０ｂと電気的に接続されている。これにより、図３に示すように、埋め込み電極（ゲート電極）５とキャパシタ１０とは、直列に接続された状態となっている。また、埋め込み電極（ゲート電極）５とパッド電極層９とは、キャパシタ１０を介して、電気的に接続された状態となっている。すなわち、第１実施形態による半導体装置２０では、キャパシタ１０を介して、埋め込み電極（ゲート電極）５に電圧が印加されるように構成されている。

一方、埋め込み電極（ゲート電極）５がシリコン酸化膜４および層間絶縁膜６で覆われることによって、埋め込み電極（ゲート電極）５とｎ型エピタキシャル層２との間、および、埋め込み電極（ゲート電極）５とソース電極７との間に、静電容量をそれぞれＣ_GDおよびＣ_GSとするキャパシタが寄生的に形成される。この静電容量Ｃ_GDと静電容量Ｃ_GSとを足した静電容量をＣ_issとすると、第１実施形態による半導体装置２０のゲート入力容量（合計静電容量：Ｃ_Total）は、静電容量Ｃ_issと上記したキャパシタ１０の静電容量Ｃ_Iとの合計であるため、下記の（１）式によって得られる。

たとえば、埋め込み電極（ゲート電極）５に寄生的に形成されるキャパシタの静電容量Ｃ_issを２０００ｐＦ、キャパシタ１０の静電容量Ｃ_Iを１００ｐＦとした場合には、上記式（１）より、埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）Ｃ_Totalは、約９５ｐＦとなる。したがって、この場合には、第１実施形態による半導体装置２０のゲート入力容量は、キャパシタ１０が形成されていない半導体装置のゲート入力容量と比べて、約１／２０（＝９５ｐＦ／２０００ｐＦ）に低減される。なお、上記（１）式より、キャパシタ１０の静電容量Ｃ_Iが小さいほど、第１実施形態による半導体装置２０のゲート入力容量（合計静電容量：Ｃ_Total）が小さくなる。

また、埋め込み電極（ゲート電極）５の合成静電容量（ゲート入力容量）Ｃ_Totalを小さくすることによって、閾値電圧を高くすることが可能となるので、キャパシタ１０の静電容量Ｃ_Iを制御することによって、閾値電圧の合わせ込みを行うことが可能となる。

上記した構成では、ソース電極７とドレイン電極８との間に電圧を印加した場合に、ソース電極７とドレイン電極８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向（Ｚ方向）に流れる電流）は、ｎ型エピタキシャル層２の隣り合うトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣り合うトレンチ３間の各領域がチャネル１２として機能することになる。

図４および図５は、本発明の第１実施形態による半導体装置の動作を説明するための断面図である。図４には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図５には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図４および図５を参照して、第１実施形態によるスイッチ装置として機能する半導体装置２０の動作について説明する。

なお、以下の説明では、ソース電極７に負電位が印加され、ドレイン電極８に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置２０がオン状態の場合には、ドレイン電極８からソース電極７（図５の矢印方向）に電流が流れる。

まず、スイッチ装置として機能する半導体装置２０がオフ状態の場合には、図４に示すように、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５に対する印加電圧が制御されている。これにより、トレンチ３の周辺には、空乏層１３が形成されている。

この際、隣り合うトレンチ３間の領域において、隣り合うトレンチ３の各々の周辺に形成された空乏層１３の一部が互いに重なる。すなわち、隣り合うトレンチ３間の領域において、隣り合うトレンチ３の各々の周辺に形成された空乏層１３が互いに連結された状態となる。これにより、チャネル１２が空乏層１３によって塞がれた状態となるので、チャネル１２を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置２０がオフ状態となる。

次に、スイッチ装置として機能する半導体装置２０をオフ状態からオン状態に切り替える場合には、図５に示すように、埋め込み電極（ゲート電極）５に対して所定の正電位（所定電圧）を印加することによって、トレンチ３の周辺に形成された空乏層１３（図４参照）を消滅させる。すなわち、チャネル１２を塞いでいた空乏層１３（図４参照）を消滅させる。これにより、チャネル１２を介して電流を流すことができるので、スイッチ装置として機能する半導体装置２０をオン状態にすることが可能となる。

また、スイッチ装置として機能する半導体装置２０をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５に対する所定の正電位（所定電圧）の印加を解除する。これにより、図４に示した状態に戻るので、スイッチ装置として機能する半導体装置２０をオフ状態にすることが可能となる。

第１実施形態では、上記のように、ｎ型エピタキシャル層２上の外周部の領域にキャパシタ１０を形成するとともに、このキャパシタ１０を介して埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）を小さくすることができるので、埋め込み電極（ゲート電極）５に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン／オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。

また、第１実施形態では、上記のように、複数のトレンチ３の各々の周辺に形成される全ての空乏層１３でチャネル（隣り合うトレンチ３間の各領域）１２を塞ぐことにより、チャネル（隣り合うトレンチ３間の各領域）１２を流れる電流が遮断される一方、複数のトレンチ３の各々の周辺に形成された全ての空乏層１３を消滅させることにより、チャネル（隣り合うトレンチ３間の各領域）１２を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１３の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オフ状態（チャネル１２を流れる電流が遮断される状態）からオン状態（チャネル１２を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ３間の各領域の空乏層１３が消滅した部分の全てをチャネル１２として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネル１２を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。すなわち、スイッチング速度を高速化させながら、オン抵抗を大幅に低減することができる。

また、第１実施形態では、層間絶縁膜６を、その上面がｎ型エピタキシャル層２の上面（隣り合うトレンチ３間の各領域の上端部の上面）と同一面となるように各トレンチ３内に形成することによって、互いに隣り合うトレンチ３間の間隔（ｂ）を小さくしたとしても、ｎ型エピタキシャル層２の上面側の部分（互いに隣り合うトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣り合うトレンチ３間の間隔（ｂ）を小さくすることができるので、隣り合うトレンチ３の各々に形成された空乏層１３を互いに連結させやすくすることができる。

また、第１実施形態では、誘電体層１０ａの厚みを、シリコン酸化膜４の厚み以上に構成することによって、誘電体膜１０ａにおける絶縁破壊を抑制することができるので、誘電体層１０ａとこの誘電体層１０ａを挟む下層側電極層１０ｂおよび上層側電極層１０ｃとによってキャパシタ１０を形成したとしても、誘電体層１０ａの絶縁破壊に起因して、半導体装置２０の耐圧特性が低下するという不都合が生じるのを抑制することができる。

（第２実施形態）
図６は、本発明の第２実施形態による半導体装置の構造を示した断面図である。次に、図６を参照して、本発明の第２実施形態による半導体装置３０の構造について説明する。

第２実施形態の半導体装置３０では、複数のトレンチ３の各々の内面上に形成された複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極５ａおよび５ｂに分けられている。一方の埋め込み電極５ａは、キャパシタ１０を介して所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極５ｂは、ソース電極７に電気的に接続されている。すなわち、他方の埋め込み電極５ｂは、ソース電極７と同電位となるように構成されている。また、埋め込み電極５ａおよび５ｂは、Ａ方向に１つずつ交互に配置されている。したがって、２つの埋め込み電極５ａ（５ｂ）の間に１つの埋め込み電極５ｂ（５ａ）が配置されていることになる。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。

また、埋め込み電極５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）、および、埋め込み電極５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）において、埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣り合うトレンチ３の各領域の上端部の上面）に対して同一面となっている。

そして、第２実施形態では、ソース電極７とドレイン電極８との間に電圧が印加された場合、ソース電極７とドレイン電極８との間を流れる電流は、トレンチ３ａと隣り合うトレンチ３ｂとの間の各領域を通過することになる。すなわち、第２実施形態では、トレンチ３ａと隣り合うトレンチ３ｂとの間の各領域がチャネル（電流通路）３１として機能することになる。

なお、第２実施形態の半導体装置３０のその他の構造は、上記第１実施形態の半導体装置２０の構造と同様である。

図７は、本発明の第２実施形態による半導体装置の動作を説明するための断面図である。次に、図６および図７を参照して、本発明の第２実施形態による半導体装置３０の動作について説明する。なお、以下の動作説明では、ソース電極７およびドレイン電極８の各々に負電位および正電位が印加されているとする。

まず、オフ状態の場合には、図６に示すように、埋め込み電極５ｂがソース電極７に電気的に接続されているため、埋め込み電極５ｂに対して負電位が印加されることになる。したがって、埋め込み電極５ｂが埋め込まれたトレンチ３（３ｂ）の周辺には、多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層１３（１３ｂ）が形成されている。また、オフ状態の場合には、埋め込み電極５ａが埋め込まれたトレンチ３（３ａ）の周辺に存在する多数キャリアが減少するように、埋め込み電極５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺にも、トレンチ３ｂの周辺に形成された空乏層１３（１３ｂ）と同様の空乏層１３（１３ａ）が形成されている。

この際、トレンチ３ａとトレンチ３ｂとの間の領域では、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１３ａおよび１３ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域では、空乏層１３ａおよび１３ｂが互いに連結された状態となる。これにより、チャネル（電流通路）３１が空乏層１３ａおよび１３ｂによって遮断された状態となるので、チャネル（電流通路）３１を介して流れる電流を遮断することができる。したがって、半導体装置３０がオフ状態となる。

そして、オフ状態からオン状態に切り替える場合には、図７に示すように、埋め込み電極５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１３ａ（図６参照）を消滅させる。すなわち、チャネル（電流通路）３１の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図７中の矢印方向に電流を流すことができるので、半導体装置３０をオン状態にすることが可能となる。

また、半導体装置３０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図６に示した状態に戻るので、半導体装置３０をオフ状態にすることが可能となる。

この第２実施形態の効果は、上記第１の実施形態の効果と同様である。

（第３実施形態）
図８は、本発明の第３実施形態による半導体装置の構造を示した断面図である。次に、図８を参照して、本発明の第３実施形態による半導体装置４０の構造について説明する。

第３実施形態の半導体装置４０では、キャパシタ１０を介して所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、ソース電極４１の一部（以下、埋め込み部４１ａと言う）が埋め込まれたトレンチ３（３ｃ）とが設けられている。このトレンチ３ａおよび３ｃは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、ソース電極４１の埋め込み部４１ａは、トレンチ３ｃの内部において、エピタキシャル層２に対してショットキー接触している。なお、ソース電極４１の埋め込み部４１ａは、本発明の「第２埋め込み電極」の一例である。

そして、第３実施形態では、ソース電極４１とドレイン電極８との間に電圧が印加された場合、ソース電極４１とドレイン電極８との間を流れる電流は、トレンチ３ａとトレンチ３ｃとの間の各領域を通過することになる。すなわち、第３実施形態では、トレンチ３ａとトレンチ３ｃとの間の各領域がチャネル（電流通路）４２として機能することになる。

なお、第３実施形態の半導体装置４０のその他の構造は、上記第１実施形態の半導体装置２０の構造と同様である。

図９は、本発明の第３実施形態による半導体装置の動作を説明するための断面図である。次に、図８および図９を参照して、本発明の第３実施形態による半導体装置４０の動作について説明する。

なお、以下の動作説明では、ソース電極４１およびドレイン電極８の各々に負電位および正電位が印加されているとする。すなわち、ソース電極４１の埋め込み部４１ａが埋め込まれたトレンチ３ｃの周辺には、オン状態およびオフ状態にかかわらず、空乏層１３（１３ｃ）が形成されている。

まず、オフ状態の場合には、図８に示すように、トレンチ３ａの周辺に空乏層１３（１３ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、チャネル（電流通路）４２が空乏層１３ａおよび１３ｃによって塞がれた状態となるので、チャネル（電流通路）４２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図９に示すように、埋め込み電極５ａに対して正電位を印加することによって、図８に示した空乏層１３ａを消滅させる。これにより、チャネル（電流通路）４２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図９中の矢印方向に電流を流すことができる。

また、半導体装置４０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図８に示した状態に戻るので、半導体装置４０をオフ状態にすることが可能となる。

この第３実施形態の効果は、上記第１実施形態の効果と同様である。

（第４実施形態）
図１０は、本発明の第４実施形態による半導体装置の構造を示した断面図である。次に、図１０を参照して、本発明の第４実施形態による半導体装置５０の構造について説明する。

第４実施形態の半導体装置５０では、キャパシタ１０を介して所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度で導入されたｐ⁺型拡散領域５１がさらに設けられている。このｐ⁺型拡散領域５１は、隣り合うトレンチ３（３ａ）間の各領域に、トレンチ３（３ａ）に対して所定の間隔を隔てて１つずつ配置されている。また、ｐ⁺型拡散領域５１は、ソース電極７に対してオーミック接触している。なお、ｐ⁺型拡散領域５１は、本発明の「逆導電型の拡散領域」の一例である。

そして、第４実施形態では、ソース電極７とドレイン電極８との間に電圧が印加された場合、ソース電極７とドレイン電極８との間を流れる電流は、トレンチ３（３ａ）とｐ⁺型拡散領域５１との間の各領域を通過することになる。すなわち、第４実施形態では、トレンチ３（３ａ）とｐ⁺型拡散領域５１との間の各領域がチャネル（電流通路）５２として機能することになる。

なお、第４実施形態の半導体装置５０のその他の構造は、上記第１実施形態の半導体装置２０の構造と同様である。

図１１は、本発明の第４実施形態による半導体装置の動作を説明するための断面図である。次に、図１０および図１１を参照して、本発明の第４実施形態による半導体装置５０の動作について説明する。

なお、以下の動作説明では、ソース電極７およびドレイン電極８の各々に負電位および正電位が印加されているとする。すなわち、ｐ⁺型拡散領域５１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１３（１３ｄ）が形成されている。

まず、オフ状態の場合には、図１０に示すように、トレンチ３ａの周辺に空乏層１３（１３ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、チャネル（電流通路）５２が空乏層１３ａおよび１３ｄによって塞がれた状態となるので、チャネル（電流通路）５２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１１に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１０に示した空乏層１３ａを消滅させる。これにより、チャネル（電流通路）５２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１１の矢印方向に電流を流すことができる。

また、半導体装置５０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図１０に示した状態に戻るので、半導体装置５０をオフ状態にすることが可能となる。

この第４実施形態の効果は、上記第１の実施形態の効果と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。

たとえば、上記第１〜第４実施形態では、互いに隣り合うトレンチ間の各領域（チャネル）が空乏層で塞がれることにより、チャネルを流れる電流が遮断される一方、空乏層を消滅させることにより、チャネルを介して電流が流れるように構成された新しい動作原理に基づく半導体装置に、本発明を適用した例を示したが、本発明はこれに限らず、反転層を介して電流が流れるように構成された半導体装置に、本発明を適用してもよい。たとえば、従来のトレンチゲート型のＭＯＳＦＥＴなどに、ゲート電極と直列に接続されるキャパシタを形成するようにしてもよい。このように構成した場合でも、半導体装置（ＭＯＳＦＥＴ）のゲート入力容量を小さくすることが可能であるので、半導体装置（ＭＯＳＦＥＴ）のスイッチング速度を高速化することができる。

また、上記第１〜第４実施形態では、ｎ型エピタキシャル層の上面上に形成されるキャパシタを構成する誘電体層に、ＳｉＯ₂を用いた例を示したが、本発明はこれに限らず、キャパシタを構成する誘電体層に、ＳｉＯ₂以外の絶縁材料を用いてもよい。たとえば、誘電体層にＳｉＮを用いてもよい。

また、上記第１〜第４実施形態では、ｎ型エピタキシャル層の上面上に形成されるキャパシタを構成する上層側電極層および下層側電極層に、それぞれ、導電化されたポリシリコンを用いた例を示したが、本発明はこれに限らず、上層側電極層および下層側電極層に、ポリシリコン以外の導電性材料を用いてもよい。たとえば、上層側電極層および下層側電極層に、金属材料を用いてもよい。

また、上記第１〜第４実施形態では、ｎ型エピタキシャル層上の外周部の領域にソース電極を囲むように、誘電体層と、この誘電体層を挟む上層側電極層および下層側電極層とから構成されるキャパシタを形成した例を示したが、本発明はこれに限らず、ｎ型エピタキシャル層上の外周部以外の領域上に、上記したキャパシタを形成するようにしてもよい。

また、上記第１〜第４実施形態では、ｎ型エピタキシャル層の上面上に形成された絶縁分離膜側から、下層側電極層、誘電体層、および、上層側電極層を順次形成することによって、埋め込み電極と直列に接続されたキャパシタを１つ形成した例を示したが、本発明はこれに限らず、絶縁分離膜側から、複数の電極層と複数の誘電体層とを、互いに交互に形成することによって、埋め込み電極と直列に接続されたキャパシタを複数形成するようにしてもよい。

また、上記第１〜第４実施形態では、シリコン基板をｎ⁺型に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をｎ型に構成した例を示したが、本発明はこれに限らず、シリコン基板をｐ型（ｐ⁺型）に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をｐ型に構成してもよい。すなわち、各導電型を、上記実施形態による半導体装置とは、逆の導電型にしてもよい。

また、上記第１〜第４実施形態では、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した例を示したが、本発明はこれに限らず、シリコン基板（半導体基板）上にエピタキシャル層を形成することなく、直接シリコン基板（半導体基板）にトレンチなどを形成するようにしてもよい。また、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した後、シリコン基板を研磨等で除去するようにしてもよい。

また、上記第１〜第４実施形態では、埋め込み電極をｐ型ポリシリコンから構成した例を示したが、本発明はこれに限らず、ｐ型ポリシリコン以外に、金属などを用いることもできる。たとえば、埋め込み電極に用いる金属材料としては、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）および鉛（Ｐｂ）などがあげられる。また、これらの金属材料は、１種または２種以上組み合わせて用いることができる。さらに、ポリシリコンおよび金属材料の双方を含んでいてもよい。

また、上記第１〜第４実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面から突出するように形成してもよいし、その上面がエピタキシャル層の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。

また、上記第１〜第４実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ⁺型シリコン基板にまで達するように構成してもよい。すなわち、トレンチの溝深さを、約１２μｍ程度に構成してもよい。

本発明の第１実施形態による半導体装置を示した全体斜視図である。 図１の８０−８０線に沿った断面図である。 図１に示した本発明の第１実施形態による半導体装置の等価回路図である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第２実施形態による半導体装置の構造を示した断面図である。 本発明の第２実施形態による半導体装置の動作を説明するための断面図である。 本発明の第３実施形態による半導体装置の構造を示した断面図である。 本発明の第３実施形態による半導体装置の動作を説明するための断面図である。 本発明の第４実施形態による半導体装置の構造を示した断面図である。 本発明の第４実施形態による半導体装置の動作を説明するための断面図である。 特許文献１に記載された従来のトレンチゲート型ＭＯＳＦＥＴの構造を示した断面図である。

符号の説明

１ ｎ⁺型シリコン基板（一導電型の半導体層）
２ ｎ型エピタキシャル層（一導電型の半導体層）
３、３ｂ、３ｃ トレンチ
４ シリコン酸化膜（第２絶縁膜）
５ 埋め込み電極
５ａ 埋め込み電極（第１埋め込み電極）
５ｂ 埋め込み電極（第２埋め込み電極）
６ 層間絶縁膜
７、４１ ソース電極
８ ドレイン電極
９ パッド電極層
１０ キャパシタ
１０ａ 誘電体層（第１絶縁膜）
１０ｂ 下層側電極層（第１電極）
１０ｃ 上層側電極層（第２電極）
１１ 絶縁分離膜
１２ チャネル
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ 空乏層
２０、３０、４０、５０ 半導体装置
４１ａ 埋め込み部（第２埋め込み電極）
５１ ｐ⁺型拡散領域（逆導電型の拡散領域）

Claims (11)

1. 互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、
   前記複数のトレンチの内部に埋め込まれた複数の埋め込み電極と、
   前記半導体層上の所定領域に絶縁分離膜を介して形成され、少なくとも、第１絶縁膜と前記第１絶縁膜を挟む第１電極および第２電極とを含むキャパシタとを備え、
   前記キャパシタと前記埋め込み電極とは、互いに電気的に接続されているとともに、前記埋め込み電極には、前記キャパシタを介して電圧が印加されるように構成されていることを特徴とする、半導体装置。
2. 前記半導体層は、隣り合う前記トレンチ間の各領域が電流通路になるように構成されているとともに、前記複数のトレンチの周辺に形成された空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項１に記載の半導体装置。
3. 前記キャパシタは、前記半導体層上の外周部の領域に形成されていることを特徴とする、請求項１または２に記載の半導体装置。
4. 前記第１電極および前記第２電極は、それぞれ、導電化されたポリシリコンから構成されていることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
5. 前記埋め込み電極の上面に形成された層間絶縁膜をさらに備え、
   前記層間絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていることを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
6. 前記複数の埋め込み電極のうちの所定の埋め込み電極は、第２絶縁膜を介して前記トレンチの内面上に形成されており、
   前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以上であることを特徴とする、請求項１〜５のいずれかに記載の半導体装置。
7. 前記複数のトレンチは、それぞれ、前記半導体層の上面と平行で、かつ、前記トレンチの配列方向と交差する方向に、互いに平行に延びるように細長状に形成されていることを特徴とする、請求項１〜６のいずれかに記載の半導体装置。
8. 前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項２〜７のいずれか１項に記載の半導体装置。
9. 前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
   前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項２〜７のいずれか１項に記載の半導体装置。
10. 前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする、請求項９に記載の半導体装置。
11. 前記半導体層の前記隣り合うトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、
    前記トレンチおよび前記拡散領域の各々の周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項２〜７のいずれか１項に記載の半導体装置。

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