JP2008514148A - 無線または有線デジタルオーディオ通信システムにおいて高品質オーディオ再生を実現する方法および装置 - Google Patents

Abstract

通信システムは、送信および受信タイミングの相異によりデータのアンダーランまたはオーバーランのいずれも生じることのないように、伝送媒体から受信および回復されたデータを同期化する。データ通信システムは、送信機および受信機を有する。送信機は、デジタルデータを一連の記号にエンコードし、一連の記号からなる変調信号を送信する。受信機は、変調信号を取得し、変調信号を復元し、変調信号からデジタルデータの記号を再構築し、デジタルデータを第１の基準信号と同期させる。デジタルデータは、バッファデータ保持回路に転送される。デジタルデータは、バッファ保持回路からジッタ管理ユニットに転送される。境界マーカー信号検出回路は、デジタルデータの記号の境界を示すマーカー信号を抽出して、送信機によってブロードキャストされる際のデジタルデータのタイミングの指示を提供する。ジッタ管理ユニットは、デジタルデータを第１の基準信号と同期させる。ジッタ管理ユニットは、再構築されたデジタルデータをバッファ保持回路から第１の基準信号の速度で受信し、同期化されたデジタルデータを送信機のタイミングに近づける速度で送信するための先入れ先出し（ＦＩＦＯ）バッファデータ保持装置を有する。ジッタ管理ユニットは、ＦＩＦＯバッファ内に存在するデジタルデータのレベルを監視し、デジタルデータを同期化し、ＦＩＦＯバッファからのデジタルデータの消費を調整する。

Description

本出願は、参照により本明細書に組み込まれている、２００４年９月２２日に出願された米国仮出願第６０／６１２，００７号の優先権を主張するものである。

本発明と同一の譲受人に譲渡された、２００４年９月２２に出願された米国特許仮出願第６０／６１２，００８号「Ａｎ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ａｄａｐｔｉｖｅ Ｄｉｇｉｔａｌ Ｌｏｃｋｉｎｇ ａｎｄ Ｓｏｆｔ Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｄａｔａ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｗｉｒｅｌｅｓｓ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ（無線デジタル通信システムにおけるデータ記号の適用デジタルロッキングおよびソフト評価用の装置及び方法）」
本発明は、デジタルデータ通信信号の送信および受信のための装置および方法に関する。具体的に、本発明は、受信されたデジタルデータ通信信号の同期化に関する。

デジタルデータの送信および受信は、多くの無線または有線の用途では比較的複雑ではない。しかし、受信機におけるデジタルオーディオデータの送信とオーディオ再生の信頼性は、オーディオ要件の等時性特性により、さらに困難になる。標準シグマデルタオーディオのデジタル／アナログ変換器を使用する再生システムは、円滑な再生を持続するために周期的にオーディオパルスコード変調サンプルを要求するオーディオクロックを維持する必要がある。送信された信号からクロック回復を行わない無線送信機および受信機の場合、送信機のオーディオクロックは受信機のオーディオクロックと異なり、そのためデジタルデータの消費に対するデジタルデータの生成の速度が問題となる。送信機のクロックは、受信機がデジタルを消費できる速度よりも速い速度でデジタルデータを過剰に供給することも、あるいは、送信機のクロックが、より遅い速度でデジタルデータを不十分に供給するため、デジタルデータ記号の受信機を枯渇状態にすることもある。

デジタルデータ通信システムの例は、図１に示されるような、無線赤外線デジタルオーディオヘッドフォンである。送信機１０はデジタルコード化されたオーディオ信号を取得し、次いでこの信号が同期化、制御、およびエラー信号によりフォーマットされる。フォーマットされたコード化データは、パルス位置変調を採用する伝送信号を変調する。変調信号は、発光ダイオード（ＬＥＤ）１５からの光信号の放射を制御するために使用される。光信号２０は、ヘッドフォン２５にブロードキャストされる。ヘッドフォン２５は、光検出器４０を備える。光検出器４０は一般に、光信号２０を受信するためにヘッドフォン２５の外側に配置される。光検出器４０の検出された電気信号は受信機３０に転送され、受信機３０がスピーカ３５ａおよび３５ｂに転送するためにエンコードされたオーディオ信号を復調して再フォーマットする。スピーカ３５ａおよび３５ｂは、ヘッドフォン２５を装着している人４５の両耳に近接して配置される。

デジタルデータの無線送信は、多くの場合、逐次フォーマットされたデジタルデータのフレームを送信することによって達成される。赤外線通信協会のＩｒＤＡ「Ｓｅｒｉａｌ Ｉｎｆｒａｒｅｄ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（直列赤外線物理層仕様）」（Ｖｅｒｓｉｏｎ １．４、２００１年５月）により列挙されているようなシステムにおいて、第５．４．２節に示されているフレームは、Ｐｒｅａｍｂｌｅ Ｆｉｅｌｄ（プリアンブル・フィールド：ＰＡ）、Ｓｔａｒｔ Ｆｌａｇ Ｆｉｅｌｄ（スタート・フラグ・フィールド：ＦＡ）、Ｄａｔａ Ｆｉｅｌｄ（データ・フィールド：ＤＤ）、およびＳｔｏｐ Ｆｌａｇ Ｆｉｅｌｄ（ストップ・フラグ・フィールド：ＳＴＯ）を有する。受信機は、Ｐｒｅａｍｂｌｅ Ｆｉｅｌｄを使用して、受信機のクロッキングシステムを着信メッセージと同期させる。一般に、受信機をＰｒｅａｍｂｌｅ Ｆｉｅｌｄと同期させるために位相同期ループ発振器が使用される。

Ｐｒｅａｍｂｌｅ Ｆｉｅｌｄが検出され、受信機が同期化されると、受信機は、記号同期を確立するためにＳｔａｒｔ Ｆｌａｇ Ｆｉｅｌｄ の検出を開始する。Ｓｔａｒｔ Ｆｌａｇ Ｆｉｅｌｄ が正しい場合、受信機は次にＤａｔａ Ｆｉｅｌｄのデータ記号の解釈を開始し、Ｓｔｏｐ Ｆｌａｇ Ｆｉｅｌｄが受信されるまでデータ記号の解釈を続行する。

デジタル化データの理想的な送信の実例は、図２に示される。時間τ_１の間、デジタルデータの記号の第１のフレームＡＤ０は、オーディオアナログ信号をサンプリングし、サンプルをアナログ信号の大きさを表すデジタルコーディングに変換することにより作成される。時間τ_２の間、フレームの記号はインターリーブされて、エラー訂正コードＥＣＣＥ０でエンコードされる。この同じ時間τ_２において、第２のフレームＡＤ１がサンプリングされ、デジタルデータの記号に変換される。時間τ_３の間、インターリーブされエンコードされたデータのフレームは、送信信号ＲＦ Ｔ０を変調するために使用され、この信号はＬＥＤ１５によって送信機１０から大気を通過して空気を通じてヘッドフォン２５の光ダイオード４０までブロードキャストされる。これは、時間τ_３の間に瞬時に行われることが理想的である。受信機は、送信された信号を回復し、受信されたデータＲＦ Ｒ０の記号のフレームを復元する。この同じ時間において、データの第２のフレームはインターリーブされ、エラー訂正コードＥＣＣＥ１でエンコードされ、第３のサンプリングＡＤ２はデジタルデータに変換される。第４の時間τ_４の間、受信されたデータＲＦ Ｒ０はインターリーブ解除され、受信されたデータにエラー訂正および検出が適応されてオリジナルデジタルデータＥＣＣＤ０の記号のフレームを回復する。この時点において、インターリーブされエンコードされたデータのフレームＥＣＣＥ１は、送信信号ＲＦ Ｔ１を変調し、この信号が送信される。送信された信号ＲＦ Ｔ１は受信され、フレームＲＦ Ｒ１は回復される。同時に、記号の第３のフレームはインターリーブされ、エラー訂正および検出のためにエンコードされて、フレームＥＣＣＥ２を生成し、アナログ信号の第４のサンプリングは、フレームの第２のグループの記号ＡＤ０のフレームに変換される。時間τ_５の間、オリジナルデータＥＣＣＤ０の記号のフレームは、スピーカ３５ａおよび３５ｂに適用するためにアナログ信号ＡＤ０に変換される。説明から分かるように、アナログ信号をサンプリングすることによりデジタルデータを取得し、エラー訂正コードでデジタルデータをインターリーブしてエンコードし、デジタルデータを変調して送信し、デジタルデータを受信して回復し、デジタルデータをインターリーブ解除してデジタルデータ内の任意のエラーを検出して訂正し、スピーカ３５ａおよび３５ｂへの送信のためにデジタルデータをアナログ信号に変換するプロセスは、各時間τ_５、．．．τ_ｎで連続的に続行する。

「Ｓｅｒｉａｌ Ｉｎｆｒａｒｅｄ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（直列赤外線物理層仕様）」では、第５．４．１節においてデータのエンコードを詳述している。デジタルデータは、４パルス位置変調を使用して送信される。この例において、デュアルビットのデータ構造は、記号内にパルスを配置することによりエンコードされる。記号は、各々の位置がデュアルビットデータ構造のコーディングを表す、記号の時刻期間の４つの時間位置に分割される。Ｐｒｅａｍｂｌｅ Ｆｉｅｌｄ、Ｓｔａｒｔ Ｆｌａｇ ＦｉｅｌｄおよびＳｔｏｐ Ｆｌａｇ Ｆｉｅｌｄは、デュアルビットデータ構造の４パルス位置変調と混同されることのない記号ストリームを有する各々固有のコードである。

位相同期ループを採用する受信機の同期化は、送信されたデータの周波数と一致するようにローカル受信機の周波数を引き寄せる際にジッタの影響を受ける。さらに、局部発振器のドリフトは、局部発振器が定期的に再ロックされる必要を生じさせる。局部発振器を定期的に信号に再ロックしなければ、データの受信にエラーが生じる可能性がある。さらに、マルチパス受信の問題は、受信されたタイミングデータがパスの遅延の相異によって変動する原因となる。

クロック回復の方式が完璧ではないことが知られている。無線環境において、伝送パスの干渉により受信機がデジタルデータストリームを受信できない場合、位相同期ループはクロックを生成する際に送信クロックに同期しなくなり、デジタルデータの破損または損失を生じる。デジタルデータ記号を損失する問題、ひいてはクロックの同期化の問題を緩和するために、特殊なミュート技法が採用される。

米国特許第５，４５７，７１８号（Ａｎｄｅｒｓｏｎ他）では、デジタル回路を使用するコンパクトな位相回復の方式を教示する。位相回復回路は、基本的に完全統合されたデジタルフィルタであり、このフィルタが位相比較器と相互に作用して、位相同期ループとデータリタイミング機能を提供する。デジタルフィルタは、データ信号入力と位相比較器への入力との間に挿入されたデジタル遅延素子に４ビットのカウンタの出力を送信することにより、データリタイミング機能を提供する。データがローカルクロックに関して位相がずれた場合、デジタルフィルタは、多数の二相位相決定から必要な位相補正の極性を決定し、それを遅延素子にフィードバックする。次いで遅延素子は、着信データの位相をローカルクロックの位相に関して調整する。

米国特許第５，８８７，０４０号（Ｊｕｎｇ他）では、たとえリタイミングクロックパルスとデータの間の遅延の相異による静的スキューが存在し、時間および温度に従って特徴の変動による動的スキューが存在する場合であっても、バイナリデータが安定した方法でリタイミングされうる、高速デジタルデータリタイミング装置を提供する。外部クロックパルスは、遅延部分により遅延され、システムのパフォーマンスがデータのパターンから独立するようになる。データ位相が、特定の期間よりも長く連続的な相異（ゆらぎ）を示す場合、弾性緩衝器がゆらぎを吸収するため、データは失われない。

米国特許第５，８８６，５５２号（Ｃｈａｉ他）では、位相同期ループの電圧制御発振器から複数のクロックを使用することにより外部から入力されたデータをより効果的にリタイミングすることができる、データリタイミング回路について説明している。

米国特許第５，６０８，３５７号（Ｔａ他）では、着信データをリタイミングしてジッタを除去するためのデータリタイミングシステムを教示する。データリタイミングシステムは、ローカルクロックと、着信データを受信して着信データから回復クロックを生成し、次いで着信データを回復クロックとリタイミングすることによりリタイミング着信データを生成するための位相アライナーと、回復クロックに従ってリタイミングされた着信データをバッファメモリに格納して、格納されたデータをローカルクロックに従ってバッファメモリから読み出すことにより、リタイミングされた着信データからジッタを除去するためのバッファメモリとを含む。データリタイミングシステムは、非常に高速のデータ転送速度でも信頼性の高い動作を提供する。

ｗｗｗ．ｍｉｔ．ｅｄｕ／ｐｕｂ／ｃｖａ／ｐｌｅｓｉｏ．ｐｓ．Ｚで４／２／０２に掲載されているＤｅｎｎｉｓｏｎ他による１９９５年３月の１９９５ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ Ｃｏｎｆｅｒｅｎｃｅの議事録「Ｌｏｗ−Ｌａｔｅｎｃｙ Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ Ｄａｔａ Ｒｅｔｉｍｉｎｇ」では、データが受信クロックによって取り込まれうるようにデータを遅延させることによって受信データをリタイミングする。遅延は、データの送信クロックおよび受信クロックの相異を考慮するように変更される。

Ｓａｒｍｅｎｔａ他の「Ｒａｔｉｏｎａｌ Ｃｌｏｃｋｉｎｇ」１９９５年１０月のＩＥＥＥ、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎの議事録では、周波数が有理係数によって関連付けられているクロック間の既知の位相関係の保持について説明し、ランタイムアービトレーションの競争なくアルゴリズム的に通信のタイミングをとるためにその相対位相の予測可能性を活用する。

本発明の目的は、伝送媒体から受信および回復されたデータを、伝送媒体に送信されたデータと同期させる通信システムを提供することである。

本発明のもう１つの目的は、伝送媒体から受信および回復されたデータが、送信クロッキングと受信クロッキングの相異によりデータのアンダーランまたはオーバーランのいずれも生じることのない通信システムを提供することである。

これらの様々な目的の少なくとも１つを達成するため、データ通信システムは送信機と受信機を備える。送信機は、フレームフォーマッタと送信装置を含む。フレームフォーマッタは、デジタルデータを一連の記号にエンコードする。デジタルデータのエンコードは、デジタルデータをインターリーブするステップと、エラー検出および訂正コードにデジタルデータを提供するステップを含む。送信装置は、フレームフォーマッタと通信して、一連の記号を受信し、一連の記号からなる変調信号を送信する。

受信機は、変調信号を取得し、変調信号を復元し、変調信号からデジタルデータの記号を再構築し、デジタルデータを第１の基準信号と同期させるために送信機と通信する。受信機は、変調信号を受信し、復元し、サンプリングするために接続された増幅および調整回路を有する。変調信号は、変調信号内のデジタルデータのビット間の境界を表す変位が検出されるように、第１の基準信号の倍数でサンプリングされ、デジタルデータが再構築されて第２の基準信号と同期化される。増幅および調整回路が再構築されてデジタルデータと同期化されると、デジタルデータはバッファデータ保持回路に転送され、そこで再構築されたデジタルデータが保持される。バッファ保持回路は、記号のグループ化を保持するための少なくとも１つのバッファ回路を有する。

デジタルデータは、デジタルデータをオリジナル記号のシーケンスに再編成するために、バッファ保持回路からデータ訂正およびインターリーブ解除回路に転送される。データ訂正およびインターリーブ解除回路はさらに、変調信号の送信において生じたエラーを訂正する。デジタルデータのインターリーブ解除および訂正が行われると、再編成されて訂正されたデジタルデータはバッファ保持回路内に戻される。

境界マーカー信号検出回路は、増幅および調整回路と通信して、再構築されたデジタルデータを受信する。再構築されたデジタルデータから、境界マーカー信号検出回路は、デジタルデータの記号の境界を示すマーカー信号を抽出する。マーカー信号は、送信機によってブロードキャストされる際にデジタルデータのタイミングの指示を提供する。

受信機は、デジタルデータを第１の基準信号と同期させるためのジッタ管理ユニットを有する。ジッタ管理ユニットは先入れ先出し（ＦＩＦＯ）データ保持装置を有するが、これは再構築されたデジタルデータをバッファ保持回路から第１の基準信号の速度で受信して、さらに処理するために同期化されたデジタルデータを、送信機内のデジタルデータのタイミングに近づける第２の基準信号の速度に近づける速度で送信する。

ジッタ管理ユニットは、デジタルデータの同期化のための第２の基準信号を提供するためＦＩＦＯデータ保持装置に接続された可変基準信号発生器を有する。バッファデータ保持回路は、ＦＩＦＯデータ保持装置が第１の量のデジタルデータ（ＦＩＦＯデータ保持装置の容量の約２分の１）を含むまで、デジタルデータをＦＩＦＯデータ保持装置に転送し、その量に達するとＦＩＦＯデータ保持装置はデジタルデータの送信を開始する。さらに、バッファデータ保持回路は、デジタルデータのオーバーランを防ぐため、２つのマーカー信号の間に存在するデジタルデータのすべての記号を転送する必要がある。２つのマーカー間のすべての記号の全転送を達成するため、バッファデータ保持装置は、２つのマーカー間のフレームの第１および第２の記号を原則的に同時に転送する。このことは、ＦＩＦＯデータ保持回路に転送される際のデータのオーバーランを防ぐ。

ジッタ管理ユニットは、境界マーカー信号検出回路によって変調信号から抽出されたマーカー信号を受信するために接続された発生器制御回路を有する。発生器制御回路はさらに、ＦＩＦＯデータ保持装置と通信して、ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す占有信号を受信する。マーカー信号および占有信号から、発生器制御回路は、発生器制御信号を生成して、第２の基準信号がデジタルデータの送信されるタイミングにデジタルデータを同期化するように、可変基準信号発生器の調整を行わせる。

発生器制御回路は、ＦＩＦＯデータ保持装置が第２の量（ＦＩＦＯデータ保持装置の容量の約半分）のデジタルデータを含むことを占有信号が示す場合、第２の基準信号への可変基準信号発生器による調整は必要ないことを発生器制御信号に指示する。しかし、ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを占有信号が示す場合、発生器制御回路は、第２の量のデジタルデータを含むまでＦＩＦＯデータ保持装置の内容を増大させるために、第２の基準信号への可変基準信号発生器による調整を行わせるように発生器制御信号を設定する。代替として、ＦＩＦＯデータ保持装置が第２の量よりも多いデジタルデータを含むことを占有信号が示す場合、発生器制御回路は、第２の量のデジタルデータを含むまでＦＩＦＯデータ保持装置の内容を減少させるために可変基準信号発生器が第２の基準信号への調整を行わせる必要があることを発生器制御信号に指示する。

本発明の通信システムは、無線または有線いずれのデジタルオーディオ通信にも適用可能であり、高品質オーディオ再生のためのデジタルデータの等時性タイミングを提供する。送信機および受信機はともに、通信に独自のローカルクロックを使用する。さらに、受信機は、先入れ先出し（ＦＩＦＯ）データ保持装置またはバッファ、標準ＶＣＸＯ（電圧制御水晶発振子およびＶＣＸＯ制御論理装置からなるジッタ管理ユニットを備える。ジッタ管理ユニットは、ＦＩＦＯバッファステータスのみを使用して送信機のオーディオクロックを追跡するので、ソースから再生を分離する任意のデジタルオーディオシステムに実装または統合しやすい。

ＦＩＦＯバッファはコンテナに類似しており、生成側（受信機）はアナログオーディオ信号のデジタルデータ記号を受信機のクロック周期と等しい速度で注ぎ込む。このコンテナは最初は空であり、消費側（再生機）はデジタルデータ記号がしきいレベルに到達するまで開始しない。デジタルデータ記号がしきいレベルに到達すると、消費側はデジタルデータ記号の消費を開始する。理論上、生成側と消費側が同じ速度で動作する場合、ＦＩＦＯバッファまたはコンテナのレベルは、入ってくるものが同じ速度で出てゆくので、常時しきいレベルにあることになる。

しかし、偶然にも生成側のほうが高速で、デジタルデータ記号のほうが速くＦＩＦＯバッファに転送されて、消費側はまだ遅い速度でデジタルデータを抽出している場合、コンテナまたはＦＩＦＯバッファのレベルは増大する。ＦＩＦＯバッファのレベルのこの増大が続くにつれて、ＦＩＦＯバッファはオーバーフローし、デジタルデータ記号のオーバーランがデジタルデータの損失を生じることになる。代替として、偶然にも生成側のほうが消費側よりも低速で、デジタルデータ記号がより遅くＦＩＦＯバッファに転送されて、消費側はまだ速い速度でデジタルデータを抽出している場合、コンテナまたはＦＩＦＯバッファのレベルは減少する。ＦＩＦＯバッファのレベルのこの減少が続くにつれて、ＦＩＦＯバッファは空になり、デジタルデータ記号のアンダーランは、生成側がさらに多くのデジタルデータ記号を供給するまで再生を停止させ、そのため等時性デジタルデータ記号の再生中に歪みを生じることになる。

ＦＩＦＯバッファが、ＦＩＦＯバッファ内に存在するレベルデジタルデータ記号を表す領域の境界を定めるインジケータを有する場合、消費側は、デジタルデータ記号がＦＩＦＯバッファから除去される速度を調整することができる。上限と下限の間の中央部が「快適帯」と指定される場合、消費側は、デジタルサンプルがＦＩＦＯバッファから除去される速度を変更しない。しかし、ＦＩＦＯバッファ内に存在するデータの量のレベルが、上限または下限のいずれかを超えた場合、消費側はそこで、ＦＩＦＯバッファからのデジタルデータ記号の消費速度を増大させるかまたは減少させる必要がある。

例えば、消費者がデジタルデータ記号を抽出するよりも速く、生成側がデジタルデータ記号をＦＩＦＯバッファに供給している場合、ＦＩＦＯバッファは上限を超えることになり、ＦＩＦＯバッファ内のデジタルデータ記号の量はもはや「快適帯」ではなくなる。コンテナが一杯になってデジタルデータ記号が失われることを防ぐため、消費側は、生成側の転送速度と一致するように消費速度を増大させ、ＦＩＦＯバッファ内に存在するデジタルデータ記号の量を再び快適帯に近づけようと試みる。消費側は、定期的な間隔でＦＩＦＯバッファ内に存在するデジタルデータの量のレベルを監視しながら、ＦＩＦＯバッファからの転送速度を増大させる。消費側は、ＦＩＦＯバッファ内に存在するデータの量が減少し始める段階まで次第にデジタルデータの消費速度を増大させ、その後消費者は転送速度を増大させることをやめ、ＦＩＦＯバッファ内のデジタルデータ記号の量のレベルが快適帯に入るのを待つ。しかし、消費者が予測できる速度よりもはるかに大きい速度で生成側がデジタルデータを転送している場合、ＦＩＦＯバッファは厳しい天上領域に入ってしまう可能性がある。ＦＩＦＯバッファ内に存在するデジタルデータ記号の量が厳しい天上領域に入った場合、消費側は転送速度をさらに一層高速に増大させる必要がある。転送速度の消費側によるこの加速および減速は、消費側の速度を生成側の速度に近づけることになる。

消費側によるＦＩＦＯバッファからのデジタルデータ記号の消費速度は、生成側の転送速度と厳密に同じにはならないが、消費側は最終的にはソフト領域つまり快適帯内にある消費速度を有することになり、消費速度の加速または減速はほとんどなくなる。

デジタルデータ記号を消費側の消費速度よりも当初遅い速度でＦＩＦＯバッファに転送している生成側にも、同じ原理が適用されることは明らかである。消費側は、ＦＩＦＯバッファ内のデジタルデータ記号の量が快適帯に接近するまで、消費速度を段階的に遅くする。

ここで、本発明の通信システムを説明するために図３を参照する。人間の話し言葉または音楽などのアナログ信号がサンプリングされ、アナログ信号のサンプルを表すデジタルデータ記号５０に変換される。デジタルデータ記号５０は送信機１００に転送されるが、送信機はデジタルデータ記号を直列化してフォーマットし、エラー検出および訂正コードを提供する。次いで、エンコードされたデジタルデータ記号はＲＦ無線伝送用基本周波数または赤外線伝送用光信号など、伝送信号を変調するために使用される。変調信号１５０は、受信機２００に転送されるが、受信機はデジタルデータ記号の回復、復元、非直列化、および同期化を行う。受信機２００はさらに、ヘッドフォン２６０のスピーカへの転送のために、デジタルデータ記号をアナログ信号２５０に変換する。

本発明の送信機１００は、図４に示される。デジタルデータ記号５０は、データ入力レジスタ１０５に転送される。デジタルデータレジスタ１０５は、デジタルデータ記号を、送信機のクロック発生器１３５によって供給されるデータクロックと同期させる。デジタルデータ記号はデータ入力レジスタ１０５からエラー検出および訂正コーディング回路１１０に転送され、そこでデジタルデータ記号は、送信されたデジタルデータ記号の潜在的な破損に対する回復のレベルを提供するようにエラー検出および訂正コードでエンコードされる。

次いで、エラー訂正コードを伴うデジタルデータ記号は、インターリーブ回路１１５に転送される。当技術分野で知られているように、デジタルデータ記号の伝送には、時間的に隣接するデジタルデータ記号が場合によっては破損しているように、発生する伝送の破損を有することも多い。この問題を緩和するため、デジタルデータ記号は、同じエラー訂正コードのデジタルデータ記号がもはや時間的に隣接しないようにインターリーブされ、それによりデジタルデータ記号の受信機におけるあらゆる破損の訂正を可能にする。エラー訂正コードを伴うインターリーブされたデジタルデータ記号は、次いで、フレームフォーマッティング回路１２０に転送される。フレームフォーマッティング回路は、インターリーブされたデジタルデータ記号を直列化し、次いで図５に示されるように、エラー訂正コードを伴う直列化されたインターリーブデジタルデータ記号に付加される必要な同期フィールドおよび開始パターンを生成する。

各フレーム１６０ａ、…、１６０ｎは、同期パターン１６３で開始する。同期パターン１６３は、従来技術の受信機においては位相同期ループを同期させるために使用されたであろう独自の一連のタイミングパルスである。同期パターン１６３の後に続くのは、後続の信号のパターンがパケット１６７ａ、…、１６７ｎのデジタルデータ記号を表すことを示す開始シーケンス１６５である。フレームが、インターリーブされたデジタルデータ記号の個定数のパケット１６７ａ、…、１６７ｎを有する通信システムにおいて、開始シーケンス１６５は参照された基準タイミングを図４の送信機のクロック１３５に提供する。フレームの終わりに付加されるのは、伝送時に破損したデジタルデータ記号を修復して回復するために使用されるエラー訂正コーディング１６９である。

フォーマットされたデジタルデータ記号は、フレームフォーマッタ１２０から送信信号変調器１２５に転送される。赤外線伝送システムにおいて、変調方式は通常４パルス位置変調方式であるが、任意の適切な変調方式は本発明の意図に沿っている。送信機のクロック発生器１３５は、４パルス位置変調を作成するために、その必要なタイミングを提供する。変調された送信信号は送信ドライバ１３０に転送されるが、送信ドライバは、変調信号１５０を空気または光ファイバケーブルなどのケーブル配線のような伝送媒体に搬送するＬＥＤなどのトランスデューサに送信する。

ここで、図３を参照する。変調信号１５０は、伝送媒体を通じて受信機２００に移送される。ここで、本発明の受信機を説明するために図６を参照する。変調信号は、トランスデューサ１９５に影響を及ぼす。赤外線システムの場合、トランスデューサ１９５は光信号を受信するＰＩＮダイオードとなる。無線周波のＲＦシステムの場合、トランスデューサ１９５はアンテナとなる。次いで、トランスデューサ１９５によって生じた電気信号は、増幅および調整回路２０５に転送される。増幅および調整回路２０５は、変調信号の振幅を復元し、外部ノイズを除去し、信号を復調して、デジタルデータ記号を回復する。

好ましい実施形態において、復元され調整され変調信号は、受信クロックｆ_１の乗数（ｎ）であるクロックを使用してサンプリングされる。受信クロックｆ_１およびその倍数ｎｆ_１は、図４の送信クロック発生器１３５の基本周波数に接近する基本周波数を有する受信クロック発生器２２０によって生成される。例えば、好ましい実施形態の実施態様において、送信クロック発生器１３５および受信クロック発生器２２０はそれぞれ、１２．２８８ＭＨｚ＋／−５０ｐｐｍの周波数を有する。許容度による周波数の相異、および２つのクロック発生器間の位相の相異は、前述のようにデジタルデータ記号のオーバーランおよびアンダーランを生じる。

受信クロック発生器２２０によって供給されるより高い周波数倍数ｎｆ_１は、変調信号の遷移を検出するために使用され、図５に示されるように、変調信号の同期パターン１６３および開始パターン１６５の判別を可能にする。次いで、増幅および調整回路２０５は、インターリーブされたデジタルデータ記号のパケット１６７ａ、…、１６７ｎを検出し、変調信号からインターリーブされたデジタルデータ記号のパケットを抽出する。倍数周波数クロックｎｆ_１の倍数ｎは、最適には、受信クロックｆ_１の周波数の約５倍から約６倍である。変調信号をサンプリングするその他の周波数またはインターリーブされたデジタルデータ記号のパケットを抽出するためのその他の方法は、増幅および調整回路２０５によって採用される可能性もあり、引き続き本発明の意図に沿っている。

インターリーブされたデジタルデータ記号のパケットの完全に回復されたフレームは、増幅および調整回路２０５から開始／停止検出回路２２５に転送される。開始／停止検出回路２２５は、同期パターンおよび開始パターンを解釈して、マーカー信号２４２を生じる。マーカー信号２４２は、インターリーブされたデジタルデータ記号のパケット１６７ａ、…１６７ｎの各フレームの先頭の境界を定めるようにタイミングがとられる。このタイミングは、図４の送信クロック発生器１３５の周期性と等しい。

インターリーブされたデジタルデータ記号の回復されたパケットは、増幅および調整回路２０５からバッファ制御回路２１０に転送される。バッファ制御回路２１０は、インターリーブされたデジタルデータ記号のパケットをバッファ２１５に配置する。バッファ制御回路２１０は、バッファ２１５の中および外へのデジタルデータ記号のパケットの配置および移動を指示する。

バッファ制御回路２１０は、インターリーブ解除とエラー検出および訂正回路２３０への転送のために、インターリーブされたデジタルデータ記号のパケットをバッファ２１５から抽出する。インターリーブ解除とエラー検出および訂正回路２３０は、デジタルデータ記号のパケットの順序をそれらのオリジナル順序に再編成する。次いで、デジタルデータ記号のパケットは、変調信号の送信中に発生する可能性のあるエラーについて検査されてから、送信されたデジタルデータ記号を復元するように訂正される。次いで、デジタルデータ記号のインターリーブ解除され訂正されたパケットは、バッファ制御回路２１０によってバッファ２１５に戻される。

デジタルデータ記号のパケットは、オーディオアナログ信号２５０がヘッドフォン２６０に適用されたことを保証するために等時性を持って転送される必要がある。このことを保証するために、デジタルデータ記号のパケットは、送信されたクロックを使用して生成された速度で消費される必要がある。受信クロック２２０の周波数および位相は図４の送信クロック１３５とは異なっているため、デジタルデータ記号のパケットは、送信クロックと一致するように再同期化されて、パケットへのデジタルデータ記号の等時性転送を保証する必要がある。デジタルデータ記号のパケットは、送信クロックへの再同期化のために、バッファ２１５からジッタ管理ユニット２３５に転送される。

バッファ制御回路２１０は、デジタルデータ記号のパケットをバッファ２１５からＦＩＦＯバッファ２３６に搬送する。デジタルデータ記号のパケットは、受信クロック発生器２２０の周波数ｆ_１によって決められた速度でバッファ２１５からＦＩＦＯバッファ２３６に転送される。ＦＩＦＯバッファ２３６は、１つの周波数（ＷＣＬＫ）で書き込まれ、もう１つの周波数（ＲＣＬＫ）で読み取られるデジタルデータ記号を備えるように構築される。受信クロック発生器２２０は、デジタルデータ記号のＦＩＦＯバッファ２３６への転送のタイミングを供給するため、ＦＩＦＯバッファ２３６の書き込みクロック端子ＷＣＬＫに接続される。

デジタルデータ記号は、周波数ｆ_２でＦＩＦＯバッファ２３６からデジタル／アナログ変換器２４５に等時性順序で転送される。デジタルデータ記号は、デジタル／アナログ変換器２４５によって、オーディオアナログ信号２５０に変換される。オーディオアナログ信号２５０は、ヘッドフォン２６０のスピーカに送信される。

電圧制御発振器（ＶＣＸＯ）２３９は、読取りクロック２４２を周波数ｆ_２に供給するため、ＦＩＦＯバッファ２３６の読取りクロック端子ＲＣＬＫに接続される。周波数ｆ_２によって制御される際に読取りクロックＲＣＬＫは、前述のようにＦＩＦＯバッファ２３６の消費側制御としての役割を果たす。周波数ｆ_２は、制御電圧２４２によってＶＣＸＯを通じて制御される。制御電圧２４２は、電圧制御ワード２４３によって制御される、第２のデジタル／アナログ変換器２３８の出力である。電圧制御ワード２４３は、ＶＣＯ管理回路２３７によって生成され、ＦＩＦＯレベル指示信号２４０およびマーカー信号２４２に依存している。

ＦＩＦＯレベル指示信号２４０は、ＶＣＸＯ２３９の周波数の調整による消費側規制がＶＣＯ管理回路２３７によって決定されうるように、ＦＩＦＯ２３６のレベルを表す信号を提供する。好ましい実施形態において、ＦＩＦＯ２３６のレベルのインジケータ２４０には、Ｅｍｐｔｙ Ｅ、Ｌｏｗｅｒ ｌｅｖｅｌ ２ ＬＬ２、Ｌｏｗｅｒ Ｌｅｖｅｌ ＬＬ１、ｈａｌｆ ｆｕｌｌ１／２Ｆ、Ｕｐｐｅｒ Ｌｉｍｉｔ１ ＵＬ１、Ｕｐｐｅｒ Ｌｉｍｉｔ２ ＵＬ２、およびＦｕｌｌ Ｆの７つがある。

ＦＩＦＯレベル指示信号２４０が、ＦＩＦＯバッファ２３６がｆｕｌｌ Ｆまたはｅｍｐｔｙ Ｅのいずれかであることを示す場合、デジタルデータ記号の同期にはエラーがある。次いで、ジッタ管理ユニット２３５は、エラー状態を訂正するために適切な診断を実行する必要がある。通常の動作において、ＦＩＦＯレベル指示信号２４０、周波数ｆ_２は、Ｌｏｗｅｒ Ｌｅｖｅｌ ＬＬ１およびＵｐｐｅｒ Ｌｉｍｉｔ １ ＵＬ１信号によって示されるレベルの間の領域のＦＩＦＯバッファに存在するデジタルデータ記号の量を保持するように調整されるべきである。

ここで、本発明の送信機１００の動作を説明するために図４および図８ａを参照する。時間τ_１の間、デジタルデータの記号の第１のフレームＡＤ０は、アナログ信号をサンプリングし、サンプルをアナログ信号の大きさを表すデジタルコーディングに変換することにより作成される。デジタルデータ記号５０は、次いで送信機１００のデータ入力レジスタ１０５に配置される。時間τ_２の間、フレームの記号は、ＥＣＣ発生器１１０によってエラー訂正コードＥＣＣＥ０でエンコードされ、インターリーブ回路１１５によってインターリーブされる。この同じ時間τ_２において、第２のフレームＡＤ１がサンプリングされ、デジタルデータの記号に変換されて、データ入力レジスタ１０５に配置される。時間τ_３の間、フレームフォーマッタ１２０は、エンコードされインターリーブされたデータのフレームをフォーマットする。この同じ時間において、データの第２のフレームはインターリーブされ、エラー訂正コードＥＣＣＥ１でエンコードされ、第３のサンプリングＡＤ２はデジタルデータに変換される。各々の時間τ_４、…、τ_ｎ内で、アナログ信号はサンプリングされ、デジタルデータ記号の新しいセットが作成されて、データ入力レジスタ１０５に転送される。各々の後続の時間τ_４、…、τ_ｎにおいて、データは、ＥＣＣ発生器１１０によってエラー訂正コードＥＣＣＥｎでエンコードされ、インターリーブ回路１１５によってインターリーブされる。次いで、後続の時間τ_４、…、τ_ｎにおいて、フレームフォーマッタ１２０は、エンコードされインターリーブされたデータをフォーマットして、送信のためのフレームを作成する。この時間中、フォーマットされたフレームは送信信号変調器１２５内の送信信号を変調するが、送信信号変調器は変調信号１５０を伝送媒体に搬送するために送信ドライバ１３０によって使用される。

ここで、本発明の受信機の動作を説明するために図６および図８ａを参照する。変調信号１５０が伝送媒体をトラバースすると、変調信号は、時間δだけ遅延する。さらに、伝送媒体の品質は、変調信号１５０が減衰されて干渉され、変調信号１５０の破損を引き起こすものである可能性もある。受信機２００は、変調信号を回復し、時間τ_３の間に受信されたデータＲＦ Ｒ０の記号のフレームを復元する。トランスデューサ１９５は、変調信号１５０を伝送媒体から取得し、変調信号１５０を増幅および調整回路２０５に適用させる電気信号に変換する。増幅および調整回路２０５は、前述のように、デジタルデータ記号ＲＦ Ｒ０を復元し、サンプリングして、回復するが、デジタルデータ記号はバッファ２１５に配置される。

第４の時間τ_４の間、受信されたデータＲＦ Ｒ０は、インターリーブ解除とエラー検出および訂正回路２３０によって、エラーの訂正および検出が適用され、インターリーブ解除され、オリジナルデジタルデータＥＣＣＤ０の記号のフレームを回復する。この同じ時間において、送信された信号ＲＦ Ｔ１は受信され、フレームＲＦ Ｒ１は回復される。時間τ_５の間、オリジナルデータＥＣＣＤ０の記号のフレームは、ジッタ管理ユニット２３５のＦＩＦＯバッファ２３６に配置される。次いでデジタルデータ記号は、送信クロックのタイミングに同期化され、時間τ_５の間デジタル／アナログ変換器２４５に適用されてから、オーディオアナログ信号２５０としてヘッドフォン２６０に送信される。

各々の時間τ_４、…、τ_ｎにおいて、変調信号は取得され、送信された信号が回復される。デジタルデータ記号のフレームは抽出され、デジタルデータ記号にはエラー検出および訂正が適用される。次いで、デジタルデータ記号はＦＩＦＯバッファ２３６に転送され、そこでオリジナル等時性伝送タイミングに同期化される。次いで、デジタルデータ記号は、ヘッドフォン２６０への送信のためにデジタル／アナログ変換器２４５に適用される。

開始／停止検出回路２２５は、マーカー信号２４２がバッファ制御回路２１０に送信されるように、バッファ制御回路２１０に接続される。バッファ２１０は、デジタルデータ記号のフレームが受信され回復されると１つのフレームが入れられる複数のフレームバッファで形成される。デジタルデータ記号のフレーム（例えばフレームＥＣＣＤ０）が、インターリーブ解除され、訂正されてバッファ２１５に戻されたとき、これらはＦＩＦＯバッファ２３６に入れられる状態になっている。

図８ｂを参照すると、マーカー信号は同期信号およびデジタルデータ記号の各フレームの開始信号の完了時に作成される。マーカーは、デジタルデータ記号のフレームの開始境界において生じるので、マーカーは送信クロックに同期され、送信機および受信クロックの同時性の指示として使用されうる。好ましい実施形態において、デジタルデータ記号のフレームは個定数のフレームを有し、マーカー信号間のタイミングもまた、送信クロックの約数である周波数に固定されロックされる。

ここで図６を参照すると、マーカー信号２４２を受信すると、バッファ制御回路２１０は、デジタルデータ記号のフレームのＦＩＦＯバッファ２３６への転送を開始する。図３の送信クロック発生器１３５の周波数と受信クロック発生器２２０の周波数ｆ_１の間の相異の実際の指示または制御はないので、デジタルデータ記号のフレームの転送は、図８ｂに示される２つのマーカー信号２４２間で生じる必要がある。この転送を保証するため、バッファ制御回路２１０は、図９に示されるように、最初の２つのデジタルデータ記号Ｓ１およびＳ２をバッファ２１５からＦＩＦＯバッファ２３６に比較的同時に転送することにより、デジタルデータ記号のフレームの転送を開始する。フレームの残りのデジタルデータ記号Ｓ３、…、Ｓｎは、受信クロック発生器２２０の周波数ｆ_１で逐次転送される。レベル指示信号２４０が、ＦＩＦＯバッファ２３６が半充てん（半充てんインジケータ１／２Ｆがアクティブ状態）であることを示す場合、ＶＣＯ管理回路２３７は、ＶＣＸＯ２３９を開始するためにＳｔａｒｔ ＶＣＯ信号２４４をアクティブにし、Ｒｅａｄ Ｃｌｏｃｋ信号２４２をＦＩＦＯバッファ２３６に供給して、図９のデジタルデータ記号のデジタル／アナログ変換器２４５へのストリーミングＤＡ０を開始する。

デジタルデータ記号Ｓ３およびＳｎは、フレームの完了まで引き続きＦＩＦＯバッファ２３６に転送される。次のマーカー信号２４２が開始パターンの検出を指示すると、第２のフレームの最初の２つの記号Ｓ１およびＳ２はＦＩＦＯバッファ２３６に転送される。次いで、残りのデジタルデータ記号Ｓ３およびＳｎは、次の後続マーカー信号２４２に先立って、ＦＩＦＯバッファ２３６に転送される。

ＦＩＦＯバッファ２３６からのデジタルデータ記号の転送はＶＣＸ０２３９の周波数ｆ_２に変更を生じることなく続行するが、ＦＩＦＯバッファ２３６に保持されるデジタルデータ記号の量はＬｏｗｅｒ Ｌｅｖｅｌ ＬＬ１とＵｐｐｅｒ Ｌｉｍｉｔ １ ＵＬ１の間にとどまる。デジタルデータ記号の量がＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１またはＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１を超えた場合、ＦＩＦＯ指示信号２４０は、レベルを指示するように適切にアクティブにされる。ＶＣＯ管理回路２３７は、デジタル／アナログ変換器２３８がＶＣＯ制御電圧２４２を増加または減少させるように、電圧制御ワード２４３を段階的に増加または減少させる。次いで、ＶＣＸＯ２３９は、Ｒｅａｄ Ｃｌｏｃｋ信号２４１の周波数ｆ_２を増加または減少させる。

ＦＩＦＯに存在するデジタルデータ記号の量の増加によりＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１ ＦＩＦＯ指示信号２４０がアクティブにされる場合、ＶＣＯ管理回路２３７は、デジタル／アナログ変換器がＶＣＯ制御電圧２４６を増加させるように電圧制御ワード２４３を段階的に増加して、周波数ｆ_２を増大させる。これにより、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費速度が増大する。ＶＣＯ管理回路２３７は、ＦＩＦＯ指示信号２４０のアクティビティを監視して、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量における変化の勾配を決定する。ＦＩＦＯ指示信号２４０のＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１が、ＦＩＦＯバッファ２３６内に存在するデータの量が引き続きＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１を超えることを指示する場合、ＶＣＯ管理回路２３７は、再び周波数ｆ_２を増加させるように電圧制御ワード２４３を段階的に増加して、消費の速度を増大させる。代替として、ＦＩＦＯ指示信号２４０のＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１が、ＦＩＦＯバッファ２３６内に存在するデータの量がもはやＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１を超えないことを指示するが、半充てんインジケータ１／２Ｆがアクティブ状態である場合、ＶＣＯ管理回路２３７は、電圧制御ワード２４３を変更せず、周波数ｆ_２は一定した消費速度を維持する。しかし、ＦＩＦＯ指示信号２４０のＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１がもはやアクティブ状態ではなく、ＦＩＦＯバッファ２３６内に存在するデータの量がＵｐｐｅｒ Ｌｉｍｉｔ ＵＬ１を超えないことを指示するが、半充てんインジケータ１／２Ｆが、ＦＩＦＯバッファ２３６内に存在するデータ量の減少の勾配が大きすぎることを指示する場合、ＶＣＯ管理回路２３７は、周波数ｆ_２を減少させるように電圧制御ワード２４３を段階的に減少して、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費の速度を減少させる。

受信クロック発生器２２０の周波数ｆ_１間の差がＲｅａｄ Ｃｌｏｃｋ信号２４１の周波数ｆ_２よりも大きく、ＦＩＦＯ指示信号２４０のＵｐｐｅｒ Ｌｉｍｉｔ信号ＵＬ２がアクティブにされるようにＦＩＦＯバッファ２３６内のデジタルデータ記号の量が増大するような場合、ＶＣＯ管理回路２３７は、ＶＣＸＯ２３９の周波数ｆ_２が２倍の増分で増大するように、２倍の係数により電圧制御ワード２４３を変更する。これにより、ＦＩＦＯバッファ２３６からの消費がより速い速度で増大するようになり、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量を半充てんレベルに向かって減少させる。ＶＣＯ管理回路２３７は、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量における変化の勾配を監視する。デジタルデータ記号の量の変化の勾配が大きすぎる場合、ＶＣＯ管理回路２３７は電圧制御ワード２４３を減少させて、周波数ｆ_２を減少させる。これにより、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費速度が低下する。

ＦＩＦＯバッファ２３６に存在するデジタルデータ記号の量の減少によりＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１ ＦＩＦＯ指示信号２４０がアクティブにされる場合、ＶＣＯ管理回路２３７は、デジタル／アナログ変換器がＶＣＯ制御電圧２４６を減少させるように電圧制御ワード２４３を段階的に減少させて、周波数ｆ_２を減少させる。これにより、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費速度が低下する。ＶＣＯ管理回路２３７は、ＦＩＦＯ指示信号２４０のアクティビティを監視して、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量における変化の勾配を決定する。ＦＩＦＯ指示信号２４０のＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１が、ＦＩＦＯバッファ２３６内に存在するデータの量が引き続きＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１を超えることを指示する場合、ＶＣＯ管理回路２３７は、再び周波数ｆ_２を減少させるように電圧制御ワード２４３を段階的に減少させて、消費の速度を減少させる。代替として、ＦＩＦＯ指示信号２４０のＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１が、ＦＩＦＯバッファ２３６内に存在するデータの量がもはやＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１を超えないことを指示するが、半充てんインジケータ１／２Ｆがアクティブ状態である場合、ＶＣＯ管理回路２３７は、電圧制御ワード２４３を変更せず、周波数ｆ_２は一定した消費速度を維持する。しかし、ＦＩＦＯ指示信号２４０のＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１がもはやアクティブ状態ではなく、ＦＩＦＯバッファ２３６内に存在するデータの量がＬｏｗｅｒ Ｌｉｍｉｔ ＬＬ１を超えないことを指示するが、半充てんインジケータ１／２Ｆが、ＦＩＦＯバッファ２３６内に存在するデータ量の減少の勾配が大きすぎることを指示する場合、ＶＣＯ管理回路２３７は、周波数ｆ_２を減少させるように電圧制御ワード２４３を段階的に減少して、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費の速度を減少させる。

受信クロック発生器２２０の周波数ｆ_１間の差がＲｅａｄ Ｃｌｏｃｋ信号２４１の周波数ｆ_２よりも大きく、ＦＩＦＯ指示信号２４０のＬｏｗｅｒ Ｌｉｍｉｔ信号ＬＬ２がアクティブにされるようにＦＩＦＯバッファ２３６内のデジタルデータ記号の量が減少するような場合、ＶＣＯ管理回路２３７は、ＶＣＸＯ２３９の周波数ｆ_２が２倍の減分で減少するように、２倍の係数により電圧制御ワード２４３を変更する。これにより、ＦＩＦＯバッファ２３６からの消費がより速い速度で減少するようになり、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量を半充てんレベルに向かって減少させる。ＶＣＯ管理回路２３７は、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量における変化の勾配を監視する。デジタルデータ記号の量の変化の勾配が大きすぎる場合、ＶＣＯ管理回路２３７は電圧制御ワード２４３を減少させて、周波数ｆ_２を減少させる。これにより、ＦＩＦＯバッファ２３６からのデジタルデータ記号の消費速度が低下する。

ＶＣＯ管理回路２３７は、ＦＩＦＯ指示信号２４０を常時監視して、ＦＩＦＯバッファ２３６内に存在するデジタルデータ記号の量と、デジタルデータ記号の消費における変化の勾配を決定する。ＦＩＦＯ指示信号２４０および計算された勾配から、ＶＣＯ管理回路２３７は、電圧制御ワード２４３を調整して、Ｒｅａｄ Ｃｌｏｃｋ２４１の周波数ｆ_２が、ほぼ半充てんレベル（１／２Ｆ）でＦＩＦＯバッファ２３６内のデジタルデータ記号の量のレベルを維持するようにさせる。

デジタル／アナログ変換器２３８に供給される電圧制御ワード２３８のビット数ｎは、基本的に、ジッタ管理ユニット２３５の感度を決定する。好ましい実施形態の実施態様において、電圧制御ワード２３８は３ビットを有し、デジタル／アナログ変換器２３８からの制御電圧２４２の８倍の増加が可能になる。電圧制御ワード２３８に８ビットを選択することにより、制御電圧２４２の２５６倍の増加となり、感度が増強されることになる。さらに、ＦＩＦＯレベル指示信号２４０の数は、ＦＩＦＯレベル指示信号２４０のさらにきめ細かい指示を提供するように増加されうる。

変調信号１５０が激しく破損しているために、開始／停止回路２２５が同期フィールドおよび開始パターンを決定することができない場合、バッファ制御回路２１０は回復されたデータを破棄し、適切なヌル文字をバッファ２１５に入れる。ヌル文字は、ＦＩＦＯバッファ２３６に転送された場合、ＦＩＦＯバッファ２３６をフラッシュするように動作する。ＶＣＯ管理回路２３７は、これをエラーと解釈し（空標識Ｅがアクティブにされる）、ＶＣＸＯ２３９にＲｅａｄ Ｃｌｏｃｋ２４１を停止させてデジタル／アナログ変換器２４５を非アクティブにし、オーディオアナログ信号２５０がミュートされるようにする。同期フィールドおよび開始パターンが回復されると、デジタルデータ記号は前述のように転送される。

ここで、本発明のデジタルデータ記号の通信の方法を説明するために図７ａから図７ｄを参照する。デジタルデータ記号の通信の方法のステップは、基本的に、送信クロック３００により確立された速度（ｆ_ｔ）、受信クロック４００により確立された速度（ｆ_１）、およびジッタ管理クロック５００により確立された速度（ｆ_２）という３つの異なる速度で実行される。デジタルデータ記号を送信する通信の方法のステップは、アナログ信号をサンプリングしてデジタルデータ記号を取得する（ボックス３０５）ことにより開始する。エラー検出および訂正コードが生成され（ボックス３１０）、デジタルデータ記号に付加される。次いで、デジタルデータ記号はインターリーブされ（ボックス３１５）、デジタルデータ記号内の隣接データの破損を防ぐことによりエラーおよび検出コードが強化されるようにする。エラー検出および訂正コードを伴うインターリーブされたデジタルデータ記号は、図５に説明されるように、シリアル化されてフォーマットされる（ボックス３２０）。次いで、シリアル化されてフォーマットされたデジタルデータ記号は、送信信号を変調する（ボックス３２５）。好ましい実施形態において、シリアル化されてフォーマットされたデジタルデータ記号は、前述のように、４パルス位置変調方式を使用してエンコードされる。変調信号は、受信機への搬送のために、空気などの伝送媒体に送信される（ボックス３３０）。変調信号内のデジタルデータ記号を送信するステップ（ボックス３０５〜３３０）は、送信クロック３００の周波数ｆ_ｔによりすべて同期化される。

変調信号は、受信され（ボックス４０５）、増幅され、調整され、サンプリングされ、デコードされて（ボックス４１０）、デジタルデータ記号を回復する。変調信号のサンプリングは、受信クロック４００の周波数ｆ_２のｎ倍の係数であるサンプリングレートを有する。このサンプリングにより、変調信号内の遷移の判別が可能になり、次いで遷移はデジタルデータ記号を回復するためにデコードされる。次いで、回復されたデジタルデータ記号はバッファ内に配置され（ボックス４２５）、バッファはデジタルデータ記号をさらに処理するために保持する。同時に、回復されたデジタルデータ記号は、回復されたデジタルデータ記号のフレーム内に埋め込まれている同期フィールドおよび開始パターンを検出する（ボックス４１５）ために検査される。同期フィールドおよび開始パターンを検出すると、フレームマーカーが生成され（ボックス４２０）、デジタルデータ記号のフレームの開始の境界を定める。

デジタルデータ記号は、バッファから抽出され、インターリーブ解除されて（ボックス４３０）、デジタルデータ記号の正しい順序を回復する。次いで、インターリーブ解除されたデジタルデータ記号はエラー検出および訂正プロセスが適用されて（ボックス４３５）、変調信号の送信中に発生した可能性のあるエラーを訂正する。

フレームマーカー信号の発生に関するチェックが実行される（ボックス４４０）。マーカーがある場合、読取りアドレスカウンタｘが開始されて（ボックス４４５）、バッファからＦＩＦＯバッファへのデジタルデータ記号のフレームの転送を制御する。ＦＩＦＯバッファは、ＦＩＦＯバッファ内にデジタルデータ記号が存在するか否かテストされる（ボックス４５０）。デジタルデータ記号の転送の開始時点では、ＦＩＦＯバッファ内にデジタルデータ記号は存在しない。読取りアドレスカウンタｘによって指し示されるデジタルデータ記号は、バッファからＦＩＦＯバッファに転送される（ボックス４５５）。次いで、ＦＩＦＯバッファは、ＦＩＦＯバッファがしきい値（１／２満杯）に到達したか否かテストされる（ボックス４６０）。しきい値に到達していない場合、読取りアドレスカウンタｘは、次のアドレスを指し示すように増分され（ボックス４６５）、次のデジタルデータ記号がＦＩＦＯバッファに転送される（ボックス４６５）。次いで、ＦＩＦＯバッファは再度テストされる（ボックス４６０）。

ＦＩＦＯバッファ内のデジタルデータ記号の量がしきい値に到達すると、デジタルデータ記号はＦＩＦＯから抽出される。しかし同時に、読取りアドレスカウンタｘは、次のアドレスを指し示すように増分され（ボックス４８０）、次のデジタルデータ記号がＦＩＦＯバッファに転送される（ボックス４７０）。読取りアドレスカウンタは、フレームデジタルデータ記号の総数（ｎ）がＦＩＦＯバッファに転送されているか否かテストされる（ボックス４７５）。すべての記号が転送されていない場合、読取りアドレスカウンタｘは増分され（ボックス４８０）、フレームのすべてのデジタルデータ記号が転送されるまでバッファからＦＩＦＯバッファにデジタルデータ記号が転送される（ボックス４７０）。

次のフレームマーカーを受信すると、読取りアドレスカウンタｘが初期化され（ボックス４４５）、今度はＦＩＦＯバッファが空ではないので、デジタルデータ記号の次のフレームがバッファからＦＩＦＯバッファに転送される。送信クロック３００の周波数ｆ_ｔは、受信クロック４００の周波数ｆ_１と時間または位相が厳密に等しくはないので、フレームのデジタルデータ記号はすべて、２つのフレームマーカーの間の時間でバッファからＦＩＦＯバッファに転送される必要がある。この方法の好ましい実施形態において、２つのデジタルデータ記号は、基本的に同時にバッファからＦＩＦＯバッファに転送される。同時に送信されるべきデジタルデータ記号の数は、受信クロック４００の周波数ｆ_１に対する送信クロック３００の周波数ｆ_ｔによって決定される。したがって、任意の数のデジタルデータ記号が同時に転送される可能性もあるが、引き続き本発明の意図に沿っている。

ＦＩＦＯバッファ内に存在するデジタルデータ記号の量に関するテスト（ボックス４６０）が、ＦＩＦＯバッファ内に存在するデジタルデータ記号の量のほうがしきい値よりも大きいことを示す場合、読取りアドレスカウンタｙは初期化されて（ボックス５０２）、ＦＩＦＯバッファに転送されるフレームの最初のデジタルデータ記号を指し示す。読取りアドレスカウンタｙによって指し示されるデジタルデータ記号は、ＦＩＦＯバッファから転送される（ボックス５０４）。本発明の好ましい実施形態において、デジタルデータ記号は、スピーカに適用されるオーディオアナログ信号に変換するため、デジタル／アナログ変換器に転送される。

ＦＩＦＯバッファ内に存在するデジタルデータ記号の量は、Ｕｐｐｅｒ Ｌｉｍｉｔ １（ＵＬ１）よりも大きい（ボックス５０６）、またはＬｏｗｅｒ Ｌｉｍｉｔ １（ＬＬ１）よりも小さいか（ボックス５０８）否かテストされる。ＦＩＦＯバッファ内に存在するデジタルデータ記号の量が、Ｕｐｐｅｒ Ｌｉｍｉｔ １（ＵＬ１）よりも大きくない（ボックス５０６）か、またはＬｏｗｅｒ Ｌｉｍｉｔ １（ＬＬ１）よりも小さくない（ボックス５０８）場合、ＦＩＦＯバッファへのデジタルデータ記号の供給に対するＦＩＦＯバッファからのデジタルデータ記号の消費の勾配がテストされる（ボックス５１０）。勾配が正味料率を示す場合、ＦＩＦＯバッファ内に存在するデジタルデータ記号の量が消費される、つまりＦＩＦＯバッファに供給される。消費速度または供給速度が大きすぎる場合、ジッタ管理クロック４００の周波数ｆ_２は、勾配を減少させるために段階的に増加または減少される（ｆ_２＋／−ｉ）（ボックス５１２）。一方、消費の速度がＵｐｐｅｒ Ｌｉｍｉｔ １（ＵＬ１）（ボックス５０６）またはＬｏｗｅｒ Ｌｉｍｉｔ １（ＬＬ１）の境界内であることを勾配が示す場合、ジッタ管理クロック５００の周波数ｆ_２は一定に保持される。

読取りアドレスｙは増分され（ボックス５１４）、ＦＩＦＯバッファが空であるか否か、ＦＩＦＯバッファ内に存在するデジタルデータ記号の量がテストされる（ボックス５１６）。ＦＩＦＯバッファが空ではない場合、次のデジタルデータ記号のセットはＦＩＦＯバッファから転送される（ボックス５０４）。ＦＩＦＯバッファ内に存在するデジタルデータ記号の量が、Ｕｐｐｅｒ Ｌｉｍｉｔ １（ＵＬ１）よりも小さい（ボックス５０６）か、またはＬｏｗｅｒ Ｌｉｍｉｔ １（ＬＬ１）よりも大きい（ボックス５０８）場合、読取りアドレスカウンタｙは増分され（ボックス５１４）、バッファからＦＩＦＯバッファに転送されるデジタルデータ記号がそれ以上なくなるまでデジタルデータ記号が転送され（ボックス５０４）、ＦＩＦＯバッファは空になる。ＦＩＦＯバッファが空になると、方法は戻って、変調信号を受信するプロセス（ボックス４０５）を開始する。

ＦＩＦＯバッファ内に存在するデジタルデータ記号の量がＵｐｐｅｒ Ｌｉｍｉｔ １（ＵＬ１）よりも大きいか否かをテストされ（ボックス５０６）、上限よりも大きいことが判明した場合、ジッタ管理クロック５００は送信クロック３００の周波数ｆ_ｔよりも小さい周波数ｆ_２を有し、ＦＩＦＯバッファからのデジタルデータ記号の消費速度を増大させる必要がある。バッファ内に存在するデジタルデータ記号の量は最初に、Ｕｐｐｅｒ Ｌｉｍｉｔ ２（ＵＬ２）よりも大きいか否かテストされる（ボックス５１８）。デジタルデータ記号の量がＵｐｐｅｒ Ｌｉｍｉｔ ２（ＵＬ２）よりも大きくない場合、ＦＩＦＯバッファへのデジタルデータ記号の供給に対するＦＩＦＯバッファからのデジタルデータ記号の消費の勾配がテストされる（ボックス５２０）。消費速度または供給速度があまり大きすぎないことを勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は段階的に増大されて（ｆ_２＋ｊ）（ボックス５２２）、デジタルデータ記号の消費速度を増加させる。供給速度が大きすぎることを消費の勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は、勾配を減少させて消費速度をさらに急激に増大させるために、より大きい増分で増大される（ｆ_２＋ｋ）（ボックス５２４）。

しかし、デジタルデータ記号の量がＵｐｐｅｒ Ｌｉｍｉｔ ２（ＵＬ２）よりも大きい場合、ＦＩＦＯバッファへのデジタルデータ記号の供給に対するＦＩＦＯバッファからのデジタルデータ記号の消費の勾配が再度テストされる（ボックス５２６）。消費速度または供給速度があまり大きすぎないことを勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２はさらに大きい増分で増大されて（ｆ_２＋ｌ）（ボックス５２８）、デジタルデータ記号の消費速度をさらに急激に増加させ、ＦＩＦＯバッファ内のデジタルデータ記号の量を減少させてオーバーランを防ぐ。供給速度が大きすぎることを消費の勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は、勾配を減少させて消費速度をさらに急激に増大させるために、さらに一層急激に増大される（ｆ_２＋／−ｍ）（ボックス５３０）。

ＦＩＦＯバッファ内に存在するデジタルデータ記号の量がＬｏｗｅｒ Ｌｉｍｉｔ １（ＬＬ１）よりも小さいか否かをテストされ（ボックス５０８）、下限よりも小さいことが判明した場合、ジッタ管理クロック５００は送信クロック３００の周波数ｆ_ｔよりも大きい周波数ｆ_２を有し、ＦＩＦＯバッファからのデジタルデータ記号の消費速度を減少させる必要がある。バッファ内に存在するデジタルデータ記号の量は最初に、Ｌｏｗｅｒ Ｌｉｍｉｔ ２（ＬＬ２）よりも小さいか否かテストされる（ボックス５３２）。デジタルデータ記号の量がＬｏｗｅｒ Ｌｉｍｉｔ ２（ＬＬ２）よりも小さくない場合、ＦＩＦＯバッファへのデジタルデータ記号の供給に対するＦＩＦＯバッファからのデジタルデータ記号の消費の勾配がテストされる（ボックス５３４）。消費速度または供給速度があまり大きすぎないことを勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は段階的に減少されて（ｆ_２−ｊ）（ボックス５２２）、デジタルデータ記号の消費速度を減少させる。供給速度が大きすぎることを消費の勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は、勾配を減少させて消費速度をさらに急激に減少させるために、より大きい増分で減少される（ｆ_２−ｋ）（ボックス５３６）。

しかし、デジタルデータ記号の量がＬｏｗｅｒ Ｌｉｍｉｔ ２（ＬＬ２）よりも小さい場合、ＦＩＦＯバッファへのデジタルデータ記号の供給に対するＦＩＦＯバッファからのデジタルデータ記号の消費の勾配が再度テストされる（ボックス５４０）。消費速度または供給速度があまり大きすぎないことを勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２はさらに大きい増分で減少されて（ｆ_２−ｌ）（ボックス５４２）、デジタルデータ記号の消費速度をさらに急激に減少させ、ＦＩＦＯバッファ内のデジタルデータ記号の量を減少させてオーバーランを防ぐ。供給速度が大きすぎることを消費の勾配が示す場合、ジッタ管理クロック４００の周波数ｆ_２は、勾配を減少させて消費速度をさらに急激に減少させるために、さらに一層急激に減少される（ｆ_２−ｍ）（ボックス５４４）。

ここで戻って、図７ｂを参照する。フレームマーカーがテストされて（ボックス４４０）フレームマーカーが検出されない場合、受信されたデータは破損しており、無効である。バッファからそのデータがクリアされ、破損したデータを除去するため、データはＦＩＦＯバッファからフラッシュされる（ボックス４８０）オーディオ信号の再生のような用途において、デジタルデータ記号は等時性を持って流される必要がある。歪みおよび望ましくない音を防止するため、デジタルデータ記号は、オーディオ信号を無効にする値に設定される必要がある。ＦＩＦＯがフラッシュされると（ボックス１８０）、次の開始パターンが検出され（ボックス４１５）、変調信号から回復されたデジタルデータ記号がバッファに入れられ（ボックス４２５）、開始パターンが検出されるとデジタルデータ記号を流すプロセスは続行する（ボックス４１５）。

前述のように、バッファおよびＦＩＦＯバッファは、状態マシンのグループにより提供されるアクセスの制御を備えるランダムアクセスメモリとして実装されてもよい。状態マシンのグループは、前述のような回路機能を実装する。アービトレータ回路は、ランダムアクセスメモリへの書き込みおよび読取りのためのアクセスのあらゆる同時競合を解決する。例えば、フレーム内の２つのセットのデータ記号の同時転送は、独立しているが基本的に同時に動作する２つの状態マシンによって達成され、アービトレータ回路がどちらの状態マシンがＦＩＦＯバッファへにデータを書き込むかを決定する。

本発明は特に、その好ましい実施形態を参照して示され説明されたが、本発明の精神および範囲を逸脱することなく形態および詳細に様々な変更が行われうることを当業者は理解するであろう。

従来技術の通信システムを示す図である。 従来技術の通信システムを経由するデジタルデータの理想的な送信を示すタイミング図である。 本発明の通信システムを示す図である。 本発明の通信システムの送信機を示すブロック図である。 本発明の通信システムのデジタルデータのフレーム構造を示す図である。 本発明の通信システムの受信機を示すブロック図である。 本発明の受信機へのデジタルデータの送信中にデジタルデータのオーバーランまたはアンダーランを防ぐために受信機によって受信されるデータを同期化する方法を説明する流れ図である。 本発明の受信機へのデジタルデータの送信中にデジタルデータのオーバーランまたはアンダーランを防ぐために受信機によって受信されるデータを同期化する方法を説明する流れ図である。 本発明の受信機へのデジタルデータの送信中にデジタルデータのオーバーランまたはアンダーランを防ぐために受信機によって受信されるデータを同期化する方法を説明する流れ図である。 本発明の受信機へのデジタルデータの送信中にデジタルデータのオーバーランまたはアンダーランを防ぐために受信機によって受信されるデータを同期化する方法を説明する流れ図である。 本発明の通信システムにおけるデジタルデータの同期化を示すタイミング図である。 本発明の通信システムのマーカー信号と同期信号および開始信号との関係を示すタイミング図である。 本発明のＦＩＦＯデータ保持装置へのデータの転送を示すタイミング図である。

Claims (51)

1. 変調信号を取得し、前記変調信号を復元し、前記変調信号からデジタルデータの記号を再構築し、前記デジタルデータを第１の基準信号と同期させる受信機であって、
   前記受信機は前記デジタルデータを前記第１の基準信号と同期させるためのジッタ管理ユニットを含み、
   前記ジッタ管理ユニットは、
   前記再構築されたデジタルデータを受信し、前記同期化されたデジタルデータを後の処理のために送信するＦＩＦＯデータ保持装置と、
   前記デジタルデータの同期化に前記第１の基準信号を提供するためにＦＩＦＯデータ保持装置に接続された可変基準信号発生器と、
   前記変調信号から抽出されたマーカー信号を受信するために接続され、ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す占有信号を受信するために前記ＦＩＦＯデータ保持装置と通信し、前記マーカー信号および前記占有信号は発生器制御信号を作成して、前記第１の基準信号が前記デジタルデータを前記デジタルデータが送信されるタイミングに同期させるように前記基準信号の調整を行わせる発生器制御回路と、を備える、
   受信機。
2. 変調信号を受信し、復元し、サンプルするために接続され、前記変調信号は、前記変調信号内の前記デジタルデータのビット間の境界を表す遷移が検出されて前記デジタルデータが再構築されて第２の基準信号と同期されるように、前記第２の基準信号の倍数でサンプリングされる増幅および調整回路をさらに備える、請求項１に記載の受信機。
3. 前記再構築されたデジタルデータを受信して保持するために前記増幅および調整回路と通信し、前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送するために前記ＦＩＦＯデータ保持装置と通信するバッファデータ保持回路をさらに備える、請求項２に記載の受信機。
4. 前記バッファデータ保持回路は少なくとも１つのバッファ回路を有し、各バッファ回路はデジタルデータの前記記号のグループを保持することを特徴とする、請求項３に記載の受信機。
5. 前記再構築されたデジタルデータを受信して前記デジタルデータを記号のオリジナルシーケンスに再編成するために前記バッファ保持回路と通信して、前記変調信号の送信中に作成されたエラーを訂正し、前記バッファ保持回路内の再編成されて訂正されたデジタルデータを置き換えるデータ訂正およびインターリーブ解除回路をさらに備える、請求項３に記載の受信機。
6. 前記バッファデータ保持回路は前記デジタルデータを前記第２の基準信号の速度で前記ＦＩＦＯデータ保持装置に転送する、請求項３に記載の受信機。
7. 前記バッファデータ保持回路は、ＦＩＦＯデータ保持装置が第１の量を含むまで前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送し、その量に達すると前記ＦＩＦＯデータ保持装置は前記デジタルデータの送信を開始する、請求項３に記載の受信機。
8. 前記バッファデータ保持回路は、前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号を転送する、請求項７に記載の受信機。
9. 前記再構築されたデジタルデータを受信するために増幅および調整回路と通信し、前記再構築されたデジタルデータから前記デジタルデータの記号の境界を示すマーカー信号を抽出し、前記マーカー信号を発生器制御回路に供給するために前記発生器制御回路と通信する境界マーカー信号検出回路をさらに備える、請求項２に記載の受信機。
10. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを占有信号が示す場合、前記発生器制御回路が前記第２の基準信号への調整を行わせないことを発生器制御信号に指示する、請求項１に記載の受信機。
11. 前記ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を増大させるように前記発生器制御回路が前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項１に記載の受信機。
12. 前記ＦＩＦＯデータ保持装置が第２の量よりも多いデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を減少させるように前記発生器制御回路が前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項１に記載の受信機。
13. デジタルデータを一連の記号にエンコードするフレームフォーマッタと、
    前記フレームフォーマッタと通信して、前記一連の記号を受信し、前記一連の記号からなる変調信号を送信する送信機とを含む送信装置と、
    前記変調信号を取得し、前記変調信号を復元し、前記変調信号からデジタルデータの前記記号を再構築し、前記デジタルデータを第１の基準信号と同期させるために前記送信装置と通信する受信装置とを備え、
    前記受信装置は、前記デジタルデータを前記第１の基準信号と同期させるためのジッタ管理ユニットを含み、
    前記ジッタ管理ユニットは、
    前記再構築されたデジタルデータを受信し、前記同期されたデジタルデータを後の処理のために送信するＦＩＦＯデータ保持装置と、
    前記デジタルデータの同期化に前記第１の基準信号を提供するためにＦＩＦＯデータ保持装置に接続された可変基準信号発生器と、
    前記変調信号から抽出されたマーカー信号を受信するために接続され、前記ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す占有信号を受信するためにＦＩＦＯデータ保持装置と通信し、前記マーカー信号および前記占有信号は発生器制御信号を作成して、前記第１の基準信号が前記デジタルデータを前記デジタルデータが送信されるタイミングと同期させるように前記基準信号の調整を行わせる発生器制御回路とを備える、
    データ通信システム。
14. 前記受信装置は、
    変調信号を受信し、復元し、サンプリングするために接続され、前記変調信号は、前記変調信号内の前記デジタルデータのビット間の境界を表す遷移が検出されて前記デジタルデータが再構築され第２の基準信号と同期されるように、前記第２の基準信号の倍数でサンプリングされる増幅および調整回路をさらに備える、請求項１３に記載のデータ通信システム。
15. 前記受信装置は、
    前記再構築されたデジタルデータを受信して保持するために前記増幅および調整回路と通信し、前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送するために前記ＦＩＦＯデータ保持装置と通信するバッファデータ保持回路をさらに備える、請求項１４に記載の通信システム。
16. 前記バッファデータ保持回路は少なくとも１つのバッファ回路を有し、各バッファ回路はデジタルデータの前記記号のグループを保持する、請求項１５に記載のデータ通信システム。
17. 前記受信装置は、
    前記再構築されたデジタルデータを受信して前記デジタルデータを記号のオリジナルシーケンスに再編成するために前記バッファ保持回路と通信し、前記変調信号の送信中に作成されたエラーを訂正し、前記バッファ保持回路内の再編成されて訂正されたデジタルデータを置き換えるデータ訂正およびインターリーブ解除回路をさらに備える、請求項１５に記載のデータ通信システム。
18. 前記バッファデータ保持回路は前記デジタルデータを前記第２の基準信号の速度で前記ＦＩＦＯデータ保持装置に転送する、請求項１５に記載のデータ通信システム。
19. 前記バッファデータ保持回路は、ＦＩＦＯデータ保持装置が第１の量を含むまで前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送し、その量に達すると前記ＦＩＦＯデータ保持装置は前記デジタルデータの送信を開始する、請求項１５に記載のデータ通信システム。
20. 前記バッファデータ保持回路は、前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号を転送する、請求項１９に記載のデータ通信システム。
21. 前記受信装置は、
    前記再構築されたデジタルデータを受信するために増幅および調整回路と通信し、前記再構築されたデジタルデータから前記デジタルデータの記号の境界を示すマーカー信号を抽出し、前記マーカー信号を前記発生器制御回路に供給するために前記発生器制御回路と通信する境界マーカー信号検出回路をさらに備える、請求項１４に記載のデータ通信システム。
22. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを占有信号が示す場合、前記発生器制御回路は前記第２の基準信号への調整を行わせないことを発生器制御信号に指示する、請求項１３に記載のデータ通信システム。
23. 前記ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を増大させるように前記発生器制御回路は前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項１３に記載のデータ通信システム。
24. 前記ＦＩＦＯデータ保持装置が第２の量よりも多いデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を減少させるように前記発生器制御回路は前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項１３に記載のデータ通信システム。
25. 第１の基準時間にクロック制御されたデジタルデータが第２の基準時間にクロック制御されるように同期化するデジタルデータ同期回路であって、
    前記受信機は、
    前記第１の基準時間でクロック制御されたデジタルデータを受信し、前記第２の基準時間で同期されたデジタルデータを送信するＦＩＦＯデータ保持装置と、
    前記デジタルデータの同期化に前記第２の基準時間を有するクロックを提供するために前記ＦＩＦＯデータ保持装置に接続された可変基準信号発生器と、
    前記デジタルデータの記号のグループの先頭を示すマーカー信号を受信するために接続され、前記ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す占有信号を受信するために前記ＦＩＦＯデータ保持装置と通信し、前記マーカー信号および前記占有信号から発生器制御信号を作成して、前記第２の基準時間を有する前記クロック信号が前記デジタルデータを前記第２の基準時間と同期させるように前記基準信号の調整を行わせる発生器制御回路とを備える、
    デジタルデータ同期回路。
26. 前記ＦＩＦＯデータ保持装置が第１の量を含むまで前記デジタルデータが前記ＦＩＦＯデータ保持装置に転送され、その量に達すると前記ＦＩＦＯデータ保持装置は前記デジタルデータの送信を開始する、請求項２５に記載のデジタルデータ同期回路。
27. 前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号がＦＩＦＯデータ保持装置に転送される、請求項２６に記載のデジタルデータ同期回路。
28. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを占有信号が示す場合、前記発生器制御回路は前記第２の基準信号への調整を行わせないことを発生器制御信号に指示する、請求項２５に記載のデジタルデータ同期回路。
29. 前記ＦＩＦＯデータ保持装置が前記第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を増大させるように前記発生器制御回路は前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項２５に記載のデジタルデータ同期回路。
30. 前記ＦＩＦＯデータ保持装置が前記第２の量よりも多いデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を減少させるように前記発生器制御回路は前記第２の基準信号への調整を行わせることを発生器制御信号に指示する、請求項２５に記載のデジタルデータ同期回路。
31. 第１の時間を有するクロックによりタイミング制御され、第２の時間のクロックを有する回路に転送されたデジタルデータを同期させる方法であって、
    ＦＩＦＯデータ保持装置を提供するステップと、
    前記デジタルデータを前記第１の時間の前記クロックで前記ＦＩＦＯデータ保持装置に転送するステップと、
    前記デジタルデータを前記第２の時間の前記クロックで前記ＦＩＦＯデータ保持装置から転送するステップと、
    前記ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す前記ＦＩＦＯデータ保持装置からの占有信号を監視するステップと、
    前記デジタルデータのグループ間の境界を示すマーカー信号を監視するステップと、
    占有信号および前記マーカー信号とは独立して、前記デジタルデータを前記第２のクロック時間と同期させるように前記第２の時間の前記クロックを調整するステップと、
    を備える方法。
32. 前記ＦＩＦＯデータ保持装置は第１の量を含むまで前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送するステップが行われ、その量に達すると前記ＦＩＦＯデータ保持装置から前記デジタルデータを送信するステップを開始する、請求項３１に記載の方法。
33. 前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号が前記２つのマーカーの間の時間にＦＩＦＯデータ保持装置に転送される、請求項３１に記載の方法。
34. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを前記占有信号が示す場合、前記第２の時間のクロックの調整を行わない、請求項３１に記載の方法。
35. 前記ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記第２の時間のクロックが前記ＦＩＦＯデータ保持装置の内容を増大させるように前記第２の時間のクロックの調整を行う、請求項３１に記載の方法。
36. 前記ＦＩＦＯデータ保持装置は第２の量よりも多いデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記ＦＩＦＯデータ保持装置の内容を減少させるように前記第２の時間のクロックへの調整を行わせる前記第２の時間のクロックを調整する、請求項３１に記載のデジタルデータ同期回路。
37. 第１のクロック速度で送信されたデジタルデータを受信する方法であって、
    変調信号を取得して復元し、前記変調信号は前記デジタルデータによって変調されるステップと、
    第１の時間を有するクロックの前記変調信号からデジタルデータの記号を再構築して同期させるステップと、
    前記を第２の時間のクロックを有する回路に転送するステップとを備え、前記転送するステップは、
    ＦＩＦＯデータ保持装置を提供するステップと、
    前記デジタルデータを前記第１の時間の前記クロックで前記ＦＩＦＯデータ保持装置に転送するステップと、
    前記デジタルデータを前記第２の時間の前記クロックで前記ＦＩＦＯデータ保持装置から転送するステップと、
    前記ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す前記ＦＩＦＯデータ保持装置からの占有信号を監視するステップと、
    前記デジタルデータのグループ間の境界を示すマーカー信号を監視するステップと、
    占有信号および前記マーカー信号とは独立して、前記デジタルデータを前記第２のクロック時間と同期させるように前記第２の時間の前記クロックを調整するステップとによって転送する、
    方法。
38. 前記変調信号からマーカー信号を抽出するステップをさらに備える、請求項３７に記載の方法。
39. 前記変調信号の送信中に発生するエラーを訂正するステップをさらに備える、請求項３７に記載の方法。
40. 前記デジタルデータをオリジナル記号のシーケンスに再編成するために前記デジタルデータをインターリーブ解除するステップをさらに備える、請求項３７に記載の方法。
41. 前記ＦＩＦＯデータ保持装置は第１の量を含むまで前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送するステップが行われ、その量に達すると前記ＦＩＦＯデータ保持装置から前記デジタルデータを送信するステップを開始する、請求項３７に記載の方法。
42. 前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号が前記２つのマーカーの間の時間にＦＩＦＯデータ保持装置に転送される、請求項３７に記載の方法。
43. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを前記占有信号が示す場合、前記第２の時間のクロックの調整を行わない、請求項３７に記載の方法。
44. 前記ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記第２の時間のクロックが前記ＦＩＦＯデータ保持装置の内容を増大させるように前記第２の時間のクロックの調整を行う、請求項３７に記載の方法。
45. 前記ＦＩＦＯデータ保持装置が第２の量よりも多いデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記第２の時間のクロックが前記ＦＩＦＯデータ保持装置の内容を減少させるように前記第２の時間のクロックの調整を行う、請求項３７に記載の方法。
46. 第１の位置から第２の位置にデジタルデータを伝達する方法であって、
    第１のクロック速度で同期される前記デジタルデータによって変調された変調信号を送信するステップと、
    前記デジタルデータを受信するステップとを備え、
    前記受信するステップは、
    前記変調信号を取得して復元するステップと、
    第１の時間を有するクロックの前記変調信号からデジタルデータの記号を再構築して同期させるステップと、
    前記を第２の時間のクロックを有する回路に転送するステップによって前記デジタルデータを受信し、
    前記転送するステップは、
    ＦＩＦＯデータ保持装置を提供するステップと、
    前記デジタルデータを前記第１の時間の前記クロックで前記ＦＩＦＯデータ保持装置に転送するステップと、
    前記デジタルデータを前記第２の時間の前記クロックで前記ＦＩＦＯデータ保持装置から転送するステップと、
    前記ＦＩＦＯデータ保持装置内に存在するデジタルデータの量を示す前記ＦＩＦＯデータ保持装置からの占有信号を監視するステップと、
    前記デジタルデータのグループ間の境界を示すマーカー信号を監視するステップと、
    占有信号および前記マーカー信号とは独立して、前記デジタルデータを前記第２のクロック時間と同期させるように前記第２の時間の前記クロックを調整するステップとによって転送する、
    方法。
47. 前記デジタルデータを受信するステップは、前記変調信号からマーカー信号を抽出するステップをさらに備える、請求項４６に記載の方法。
48. 前記ＦＩＦＯデータ保持装置が第１の量を含むまで前記デジタルデータを前記ＦＩＦＯデータ保持装置に転送するステップが行われ、その量に達すると前記ＦＩＦＯデータ保持装置から前記デジタルデータを送信するステップを開始する、請求項４６に記載の方法。
49. 前記デジタルデータのオーバーランを防ぐために２つのマーカー信号の間に存在するデジタルデータのすべての記号が前記２つのマーカーの間の時間にＦＩＦＯデータ保持装置に転送される、請求項４６に記載の方法。
50. 前記ＦＩＦＯデータ保持装置が第２の量のデジタルデータを含むことを前記占有信号が示す場合、前記第２の時間のクロックの調整を行わない、請求項４６に記載の方法。
51. 前記ＦＩＦＯデータ保持装置が第２の量よりも少ないデジタルデータを含むことを前記占有信号が示す場合、前記第２の量を含むまで前記第２の時間のクロックが前記ＦＩＦＯデータ保持装置の内容を増大させるように前記第２の時間のクロックの調整を行う、請求項４６に記載の方法。

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