JP2008509635A - データのエンコードおよびデコード方法および装置 - Google Patents

Abstract

構造化パリティチェック行列Ｈを提案する。Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂからなる第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分とを備える。基底行列Ｈ_ｂの展開は、前記第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、この展開はｈ_ｂにおける偶数個の１については対になった部分行列を用いる。

Description

本発明は一般的にデータのエンコードおよびデコードに関し、特に、低密度パリティチェック（ＬＤＰＣ）コードを用いるデータのエンコードおよびデコード方法および装置に関する。

参照によってここに組み入れられた米国特許出願番号１０／８３９９９５に記載されているように、低密度パリティチェック（ＬＤＰＣ）符号は、パリティチェック行列Ｈによって指定される線形ブロック符号である。一般的には、ＬＤＰＣ符号はガロア域ＧＦ（ｑ），ｑ≧２上に定義される。ｑ＝２であれば、その符号は２進符号である。すべての線形ブロック符号は、ｎビットの符号語Ｘ_１×ｎを生成する、ｋビットの情報ベクトルｓ_１×ｋと符号発生器行列Ｇ_ｋ×ｎとの積として表現することができ、符号レートはｒ＝ｋ／ｎである。符号語ｘはノイズ通信路を通して送信され、受信信号ベクトルｙは情報ベクトルＳ_１×ｋを推定すべくデコーダに渡される。

ｎ次元空間と、Ｇの行がｋ次元の符号語の部分空間Ｃに渡り、パリティチェック行列Ｈ_ｍ×ｎの行がｍ次元の相対空間Ｃ^⊥に渡り、ｍ＝ｎ−ｋであると仮定する。ｘ＝ｓＧおよびＧＨ^Ｔ＝０であるため、部分空間Ｃにおいてすべての符号語についてｘＨ^Ｔ＝０という結果になる。「Ｔ」（あるいは斜体「Ｔ」）は行列転置を表している。ＬＤＰＣ符号を議論するとき、これは一般的に以下の式（１）ように書かれる。

ここで０は全ゼロの行ベクトルであり、符号語ｘ＝［ｓ ｐ］＝［ｓ_０，ｓ_１，…，ｓ_ｋ−１，Ｐ_０，ｐ_１，…ｐ_ｍ−１］、ｐ_０，…，ｐ_ｍ−１はパリティチェックビットであり、ｓ_０，…，ｓ_ｋ−１は、情報ベクトル内の情報ビットと等しいシステムビットである。

ＬＤＰＣ符号については、Ｈにおける非ゼロエントリの密度は低い、すなわち、Ｈが１の比率は低いため、濃密なＨを用いるよりも、より良いエラー訂正性能および簡易なデコードが可能になる。パリティチェック行列も二部グラフによって表記することができる。この二部グラフは符号のグラフ表記ばかりでなく、デコーダのモデルでもある。この二部グラフでは、符号語ビット（従ってＨの各列）は左側の変数ノードによって表現され、各パリティチェック方程式（従ってＨの各行）は右側のチェックノードによって表現される。各変数ノードはＨの各列に対応し、各チェックノードはＨの行に対応し、Ｈの「変数ノード」および「列」はＨの「チェックノード」および「列」として交換可能に参照される。変数ノードはチェックノードにのみ接続され、チェックノードは変数ノードにのみ接続される。ｎ符号語ビットおよびｍパリティビットを有する符号については、符号語ビットｉがチェック方程式ｊに参加していれば（ｉ＝０，１…，ｎ−１，ｊ＝０，１，…，ｍ−１）、変数ノードｖ_ｉはエッジによってチェック符号ｃ_ｊに接続される。換言すれば、パリティチェック行列Ｈのエントリｈ_ｊｉが１であれば、変数ノードｉはチェックノードｊに接続される。式（１）をミラーリングして、すべてのチェックノードが偶数パリティを有している場合、変数ノードは正当な符号語を表現している。

パリティチェック行列とパリティチェック方程式と二部グラフとの関係を示す例を以下に示す。ｎ＝１２、レート−１／２の符号は下記のように定義され、

ここで左側部分はｋ（＝６）情報ビットｓに対応し、右側部分はｍ（＝６）パリティビットｐに対応する。式（１）を適用すると、式（２）のＨは以下のように、６パリティチェック方程式を定義する。

Ｈは図１に示した対応二部グラフも有する。

上述したように、受信機は送信された符号語ｘの汚染バージョンｙを取得する。ｙをデコードし元の情報シーケンスｓを決定するために、確率伝播のような反復復号化アルゴリズムが二部グラフに基づいて適用される。符号語ビットの対数尤度比（ＬＬＲｓ）のフォーマットのソフト情報は、変数ノードのバンクとチェックノードのバンクとの間で渡される。反復は、すべてのチェック方程式が満たされたとき、あるいは最大許可反復限度に到達したときのいずれかの場合に停止する。

構造化ＬＤＰＣ符号設計は小さいｍ_ｂ×ｎ_ｂの基底行列（ｂａｓｅ ｍａｔｒｉｘ）Ｈ_ｂを用いて開始され、Ｈ_ｂのｚ個のコピーを作成し、そのｚ個のコピーを相互接続して大きなｍ×ｎのＨ行列を形成する（ｍ＝ｍ_ｂ×ｚ、ｎ＝ｎ_ｂ×ｚ）。Ｈ_ｂからＨを構築するためにこの行列表現を用いることにより、Ｈ_ｂにおける各１がｚ×ｚの順列部分行列によって置換され、Ｈ_ｂにおける各０がｚ×ｚの全ゼロの部分行列で置換される。この手順は本質的に、Ｈ_ｂの各エッジをＨにおける長さｚのベクトルエッジにマッピングし、Ｈ_ｂの各変数ノードをＨにおける長さｚのベクトル変数ノードにマッピングし、Ｈ_ｂの各チェックノードをＨにおける長さｚのベクトルチェックノードにマッピングする。小さな行列Ｈ_ｂをベクトル化して大きな行列Ｈを構築することの利点は以下の通りである。
１．異なるｚの値を用いることによって、比ｋ_ｂ／ｎ_ｂの符号（ｋ_ｂ＝ｎ_ｂ−ｍ_ｂ）を、単一の基底行列Ｈ_ｂから多くの異なる情報シーケンスサイズｋ＝ｚ×ｋ_ｂについて設計することができる。
２．必要メモリがかなり減少する。構造化ＬＤＰＣ設計によって、記憶する必要があるのは基底行列Ｈ_ｂおよびその１についての順列のみであり、これに必要なメモリはかなり少ない。なぜならＨ_ｂは典型的にＨよりかなり小さく、順列は非常に単純だからである。
３．エンコードおよびデコードは、単一のビット毎にではなくビットのグループに対して実行することができる。例えば、ｚ個のメッセージからなる一グループがメモリから取り出され、順序変更されて、ベクトル変数ノードとベクトルチェックノードとの間で渡されるようになる。

構造化ＬＤＰＣ設計の考え方は実施の複雑さを大きく減少させるが、基底行列を設計し、与えられた対象Ｈサイズ用の順列行列を割り当てて、良好なエラー訂正性能を有し効率よくエンコードおよびデコードすることのできるＬＤＰＣ符号を得るような技術は存在しない。従って構造化Ｈを設計する方法および装置と、構造化Ｈ行列を用いてデータをエンコードおよびデコードするための方法および装置が望まれている。

上述した要望に対処するために構造化パリティチェック行列Ｈを提案する。Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重み（ｏｄｄ ｗｅｉｇｈｔ）を有する列ｈ_ｂを備える第一の部分と、行ｉと列ｊが、ｉ＝ｊとｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分とを備える。基底行列Ｈ_ｂの展開は、第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、ｈ_ｂの偶数個の１については対になった部分行列を用いる。

本発明は、現在の記号セットｓ＝（ｓ_０，…，ｓ_ｋ−１）に基づいてパリティチェックビットｐ＝（ｐ_０，…，ｐ_ｍ−１）を生成する送信機を動作させる方法を包含する。その方法は、現在の記号セットｓ＝（ｓ_０，…，ｓ_ｋ−１）を受信する工程と、行列Ｈを用いてパリティチェックビットを決定する工程とを備える。現在の記号セットと共にパリティチェックビットが送信される。Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備える。Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを有する第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備える。基底行列Ｈ_ｂの展開は、第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、この展開はｈ_ｂにおける偶数個の１については対になった部分行列を用いる。

本発明は付加的に、現在の記号セットＳ＝（ｓ_０，…，ｓ_ｋ−１）を推測する受信機を動作させる方法を包含する。この方法は受信信号ベクトルｙ＝（ｙ_ｏ，…，ｙ_ｎ−１）を受信する工程と、行列Ｈを用いて現在の記号セットＳ＝（ｓ_０，…，ｓ_ｋ−１）を推測する工程とを備える。行列Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを備える第一の部分と、行ｉと列ｊが、ｉ＝ｊとｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備える。基底行列Ｈ_ｂの展開は第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、ｈ_ｂにおける偶数個の１については対をなす部分行列を用いる。

本発明は付加的に、行列Ｈを記憶する記憶手段を備える装置と、行列Ｈを用いてパリティチェックビットを決定するマイクロプロセッサとを備える装置を包含し、Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを備える第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備える。基底行列Ｈ_ｂの展開は第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、ｈ_ｂにおける偶数個の１については対をなす部分行列を用いる。

本発明は、行列Ｈを記憶する記憶手段と、信号ベクトルｙ＝（ｙ_ｏ…ｙ_ｎ−１）を受信する受信機と、マトリックスＨを用いて現在の記号セット（ｓ_０，…，ｓ_ｋ−１）を決定するマイクロプロセッサとを備える装置を包含する。マトリックスＨは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを有する第一の部分を備える。第二の部分Ｈ’_ｂ２は、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える。二つの同一部分行列がＨ’_ｂ２のすべての列における１を展開するのに用いられ、対になった部分行列がｈ_ｂにおける偶数個の１を展開するのに用いられる。

同様の要素に同様の部材番号を付した図面を参照すると、図３は本発明の第１実施形態に関するエンコーダ３００のブロック図である。図示したように、エンコーダ３００はマイクロプロセッサ３０１とルックアップテーブル３０３とを備える。本発明の第１実施形態のマイクロプロセッサ３０１は、ＭＳＣ８３００およびＤＳＰ５６３００ＤＳＰなどのデジタル信号プロセッサ（ＤＳＰ）を備えるが、これらに限定はされない。ルックアップテーブル３０３は行列を格納する格納手段として作用し、リードオンリーメモリを備えるが、当業者であれば他の形式のメモリ（例えば、ランダムアクセスメモリ、磁気記憶メモリなど）もまた同様に使用できることを認識できる。第２実施形態では、マイクロプロセッサ３０１とルックアップテーブル３０３の機能は、特定用途向け集積回路（ＡＳＩＣ）や、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に組み込むことができる。特にルックアップテーブル３０３は、回路内の信号経路の有無に対応するメモリの形式で実施することができる。

上述したように、符号化されたデータは一般に、システムビットに加え、複数のパリティチェックビットとして出力され、パリティチェックとシステムビットは符号語ｘを形成する。本発明の第１実施形態において、パリティチェック行列Ｈはルックアップテーブル３０３に記憶され、式（１）を解くためにマイクロプロセッサ３０１によってアクセス可能である。特にマイクロプロセッサ３０１は、現在の記号セットｓ＝（ｓ_０，…，ｓ_ｋ−１）とパリティチェック行列Ｈに基づいてパリティチェックビットｐ＝（ｐ_０，…，ｐ_ｍ−１）にとって適切な値を決定する。その後、パリティチェックビットおよび記号セットは送信機に渡されて、受信機に送信される。

図４は本発明の一実施形態に関するデコーダ４００のブロック図である。図示したように、デコーダ４００はマイクロプロセッサ４０１とルックアップテーブル４０３とを備える。本発明の第１実施形態において、マイクロプロセッサ４０１は、ＭＳＣ８３００およびＤＳＰ５６３００ＤＳＰなどのデジタル信号プロセッサ（ＤＳＰ）を備えるが、これらに限定はされない。ルックアップテーブル４０３は行列Ｈを格納する格納手段として作用し、リードオンリーメモリを備えるが、当業者であれば他の形式のメモリ（例えば、ランダムアクセスメモリ、磁気記憶メモリなど）もまた同様に使用できることを認識できる。第２実施形態において、マイクロプロセッサ４０１とルックアップテーブル４０３の機能は、特定用途向け集積回路やフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に組み込むことができる。特にルックアップテーブル４０３は回路内の信号経路の有無に対応するメモリの形式で実施することができる。

（受信機を介して受信された）受信信号ベクトルｙ＝（ｙ_０，…，ｙ_ｎ−１）は、ノイズ通信路を介して送信された符号語ｘに対応し、符号化されたデータｘは上述したように符号語ベクトルである。本発明の第１実施形態において、パリティチェック行列Ｈはルックアップテーブル４０３に記憶されており、ｙをデコードして、現在の記号セットｓ（すなわち、現在の記号セット（ｓ_０，…，ｓ_ｋ−１））を推定するのにマイクロプロセッサ４０１によってアクセスされる。特にマイクロプロセッサ４０１は、受信信号ベクトルｙ＝（ｙ_０，…，ｙ_ｎ−１）およびパリティチェック行列Ｈに基づいて、現在の記号セット（ｓ_０，…，ｓ_ｋ−１）を推定する。

この技術分野においてよく知られているように、エンコーダ４００が、マイクロプロセッサ４０１においてデコードするために、パリティチェック行列Ｈを用いる多くの方法がある。一つの方法は、Ｈを用いたベクトル行列乗算を実行して、起こり得るエラーパターンを決定するものである。別の方法は、グラフ内のエッジがＨにおける１に対応している二部グラフを構成し、二部グラフ上で反復してｙを処理するのにＨを用いる。

構造化ＬＤＰＣについて、ｚ×ｚの部分行列は順列行列や、順列行列の和や、あるいは任意の２値行列であってもよい。順列行列Ｐは各行に単一の１を有し、各列に単一の１を有しているため、その順列部分行列が用いられた場合、展開された行列Ｈの重み分布は基底行列Ｈ_ｂのものと同様である。従ってＨ_ｂの重み分布は所望の最終重み分布にできるだけ近いように選択される。以下の説明は、Ｈ_ｂのエントリが順列行列によって置換される例であるが、任意の行列を用いてもよい。もしベクトルエッジの順列部分行列Ｐ_ｚ×ｚが１を（行、列）エントリ（ｐ（ｉ）、ｉ）に有するならば、ベクトルエッジ内のｉ番目のエッジは、ベクトルエッジがベクトルチェックノードに接続される前に、ｐ（ｉ）番目の位置に順序変更される。言い換えると、この順序変更は、関連するベクトル変数ノード内のｉ番目の変数ノードを、関連するベクトル変数ノード内のｐ（ｉ）番目のチェックノードに連結させる。

Ｈからなる順列は、単純な循環シフトやビット逆転等のように、性能を損なうことなく非常に単純であり得る。例えば、単純な循環右シフトを用いることができる。この制限によって、各Ｈ行列は、ｍ_ｂ×ｎ_ｂモデル行列Ｈ_ｂｍによって一意的に表現することができ、以下によって取得することができる。
・ｚ×ｚの全ゼロ部分行列表すべく、Ｈ_ｂにおける各０を−１で置換し、そして、
・Ｈ_ｂにおける各ｈ_ｉｊ＝１を循環シフトサイズｐ（ｉ，ｊ）で置換する（ｐ（ｉ，ｊ）は負ではない）。

循環左シフト（ｘ ｍｏｄ ｚ）回数は循環右シフト（（ｚ−ｘ） ｍｏｄ ｚ）回数と等価であるため、循環右シフトを説明して、それを循環シフトの説明とすることは簡略化の点で適切である。先に述べたように、ＨとＨ_ｂｍとの間には一対一のマッピングがある。従ってＨ_ｂｍは、ｚが与えられた場合のＨの手短な表現である。表記上では、モデル行列は、添え字「ｂｍ」によって基底行列とは区別され、展開行列は、添え字「ｂｍ」を除去することによって区別される。これら３つの行列間の関係は図２に示される。この構造を用いることによって、符号はｍ×ｎのサイズのランダムなＨと類似したエラー訂正性能を有し、一方でエンコードおよびデコードはより小さいＨ_ｂｍに基づいて実行される。

例えば、式（２）の行列は、以下のように、モデル行列Ｈ_ｂｍを構築するための基底行列Ｈ_ｂとして用いられてもよい。

ｚ＝３の場合、Ｈ_ｂｍは、各−１を３×３の全ゼロ部分行列で置換し、各１を部分行列Ｐｉ（ｉ＝０，１，２）で置換することによって、（ｍ_ｂ×ｚ）×（ｎ_ｂ×ｚ）行列Ｈに変換される。ここで

Ｐ_０は単位行列（ｉｄｅｎｔｉｔｙ ｍａｔｒｉｘ）であり、Ｐ_ｉ、ｉ＞０の列は、ｉ回数循環右シフトされたＰ_０の列である。

ベクトルｑ＝［ｑ_０，ｑ_１，ｑ_２］、ｑＰ_０＝［ｑ_０，ｑ_１，ｑ_２］、ｑＰ_１＝［ｑ_２，ｑ_０，ｑ_１］、ｑＰ_２＝［ｑ_１，ｑ_２，ｑ_０］であると仮定する。言い換えると、ｑＰ_１はベクトルｑの循環右シフトとなる。一方、Ｐ_ｉｑ^Ｔはｑ^Ｔの循環上シフト、あるいはｑの等価循環左シフトとなる。ｚ×ｚの行列Ｑが用いられるときにも同様の規則が当てはまり、ＱＰ_ｉはＱの列の循環右シフトとなり、Ｐ_ｉＱはＱの行の循環上シフトとなる。

＜基底行列Ｈ＞
ベクトル化しないＬＤＰＣ符号については、Ｈのパリティ部用の改良された階段構造を有するＨ行列は、性能を損なうことなく、有効なエンコードをもたらす。一般には、ｘ＝［ｓ ｐ］＝［ｓ_０，ｓ_１，…，ｓ_ｋ−１，ｐ_０，ｐ_１，…ｐ_ｍ−１］であると仮定すると、ｍ×ｎのＨ行列は二つの部分行列、すなわち、

に分割することができる。ここでＨ_２は改良された階段構造であり、Ｈ_１はｍ×ｋのサイズの任意の二値行列であり得る。この同じ構造は、構造化ＬＤＰＣ設計に基底行列Ｈ_ｂを構築するために用いることができる。同様に、改良された階段構造を用いることによって、Ｈ_ｂを二つのセクションに分割することができる。Ｈ_ｂ１はシステムビットｓに対応し、Ｈ_ｂ２はパリティチェックビットｐに対応する。

セクションＨ_ｂ２はさらに二つのセクションに分割可能である。ベクトルｈ_ｂは奇数の重みｗ_ｈを有し、Ｈ’_ｂ２は階段構造を有する。

セクションＨ_ｂ１は、ランダムに構築することができる。好ましくは、行列Ｈ_ｂの全体は、所望の最終重み分布にできるだけ近づくような重み分布を有する。

＜シフトサイズ＞
基底行列Ｈ_ｂをｍ_ｂ×ｎ_ｂモデル行列Ｈ_ｂｍ（これはＨまで展開する）に変換するために、循環シフトサイズｐ（ｉ，ｊ）はＨ_ｂの各１について決定される必要がある。シフトサイズはまずＨ_２について特定されることができる。Ｈ_２セクションについてのシフトサイズが決定された後に、Ｈ_１セクションのシフトサイズは、Ｈの全体の良好な性能を達成するように決定することができる。基底行列のＨ_１部および基底行列のＨ_１部（セクションＨ_ｂｍｉ）のシフトサイズは多くの異なる方法に割り当てることができる。例えば、シフトサイズについてのランダム値を選択することができ、シフトサイズが性能の顕著な低下を起こさなければ、それを受け入れることができる。過剰数の短周期循環あるいは低重みの符号語を導入した結果によって性能の低下が引き起こることがある。ＬＤＰＣ技術において利用可能な他の技術を用いてもよい。

与えられた対象Ｈサイズ用の循環シフトサイズｐ（ｉ，ｊ）は、デコード性能を損なうことなく、効率的なエンコードを可能にするように特定される。デコードを促進するためには、シフトは、互いに加算する場合には、ｈ_ｂにおける１に対応するシフト行列の一つを除く全部が取り消されるように割り当てられてもよく、合計する場合には、Ｈ’_ｂ２のすべてのベクトル行が取り消されるように割り当てられてもよい。これは、シフトサイズを一つのエントリを除いて対でｈ_ｂに割り当てるように、また同じシフトサイズをＨ’_ｂ２の各列における両方の１に割り当てるように変換する。例えば、ｈ_ｂ＝［１ ０ ０ １ ０ ０ １］^Ｔであれば、ｈ_ｂｍ＝［３ −１ −１ ３−１ −１ ４］^Ｔをモデル行列内の対応列とすることを受け入れることができる。というのはシフトサイズ３が対で割り当てられるためである。各列Ｈ’_ｂ２の全ての非ゼロエントリ（両方とも１）には同じシフトサイズが割り当てられるので、任意のシフトサイズの選択肢は、シフトサイズ０（すなわち、単位部分行列）＋ベクトル列内のビットの順列に対応する。このように、Ｈ’_ｂ２のすべてのシフトサイズは便宜上０に割り当てることができ、すなわち、Ｈ’_ｂ２の各１は、Ｈに展開するとき、ｚ×ｚの単位部分行列で置換される。

循環の存在によって、ｈ_ｂｍのシフトサイズは慎重に割り当てられなければならない。短い循環あるいは低重みの符号語の形成を回避するための規則を適用してもよい。循環を回避するために用いることが可能な一特性は：
もし２ｃエッジが長さ２ｃの一つの循環を基底行列Ｈ_ｂに形成するならば、対応する２ｃベクトルエッジは、展開した行列Ｈにおける長さ２ｃのｚ循環を形成する。それは以下の場合において、および以下の場合に限ってである。

ここでｚは展開係数（ｅｘｐａｎｓｉｏｎ ｆａｃｔｏｒ）であり、ｐ（ｉ）はモデル行列Ｈ_ｂｍにおけるエッジｉの循環シフトサイズであり、エッジ０，１，２、…、２ｃ−１（この順番で）はＨ_ｂに循環を形成する。

Ｈ_ｂ２の構造によって、ｈ_ｂとＨ’_ｂ２との間に循環が存在する。従ってｈ_ｂｍにおける任意の二つの同一シフトサイズは、上記特性に従い、展開した行列Ｈ内で巡回のｚ回の繰り返しをもたらす。しかしながら、もしこれらの二つのシフトが遠く離間して存在するのであれば、循環は長い長さを有し、反復復号化に対してわずかの影響しか持たない。従って好ましい実施形態において、基底行列のｈ_ｂが三個の１を有する場合、循環の長さを最大限にするために、同じシフトサイズが割り当てられる二つの１はｈ_ｂｍの最上位値および底位置に配置され（できるだけ離間するように）、その一方でｈ_ｂの中央に、対になっていないシフトサイズの一つの１を残す。例えば、ｈ_ｂｍ＝［３ −１ ３ −１ −１ −１ ４］^ＴはｈとＨ’_２との間で長さ６のｚ循環となり、一方、ｈ_ｂｍ＝［３ −１ ４ −１ −１ −１ ３］^ＴはｈとＨ’_２との間で長さ１４のｚ循環となる。ｈとＨ’_２はｈ_ｂとＨ’_ｂ２から展開されている。

つまり、Ｈ_ｂ２はモデル行列

にマッピングされ、ｋ_ｂ＝ｎ_ｂ−ｍ_ｂであり、ｈ_ｂｍにおいてｗ_ｈ個（奇数、ｗ_ｈ＞＝３）の負ではないエントリが存在し、Ｈ’_ｂｍ２において−１個のエントリは略して左側のブランクとなる。すべてのｐ（ｉ、ｋ_ｂ）値は、任意のゼロでない部分行列にマッピングされ得る１回を除いてｈ_ｂｍにおいて偶数回出現する。従って、ｗ_ｈが奇数であるために、すべてのｗ_ｈシフトに同じ値（例えば、０）を与えることが可能となる。Ｈ’_ｂｍ２については、ｐ（ｉ，ｊ）＝ｐ（ｉ＋１，ｊ）、ｊ＝ｋ_ｂ＋１、ｋ_ｂ＋２、…、ｎ_ｂ−１、ｉ＝ｊ−ｋ_ｂ−１。好ましい実施形態において、ｗ_ｈ＝３であると仮定すると、一実施形態は、ｈ_ｂｍ＝［０ −１…−１ ｐ_ｈ−１…−１…０］^Ｔ、ｐ_ｈ ｍｏｄ ｚ¹０、およびｐ（ｉ，ｊ）＝ｐ（ｉ＋１，ｊ）＝０、ｊ＝ｋ_ｂ＋１、ｋ_ｂ＋２、…、ｎ_ｂ−１、ｉ＝ｊ−ｋ_ｂ−１をＨ’_ｂｍ２部に有する。

上記説明は単位行列の循環シフトである部分行列を用いることに焦点を当てたが、一般には、任意の他の部分行列が用いられてもよい（またベースモデル行列の等価物で表現されてもよい）。エンコードを促進するための制限は：
１.Ｈ’_ｂｍ２のすべての列において、二つのゼロでない部分行列が同一である。
２.ｈ_ｂｍのｗ_ｈ個（奇数、ｗ_ｈ＞＝３）のゼロでない部分行列は、任意のゼロでない行列であり得る一つの部分行列を除いて対になっている（すなわち、一つの部分行列は他の部分行列と等しい）。

＜エンコード＞
エンコードとは、情報シーケンスｓを与えられたパリティシーケンスｐを決定する処理である。構造化ＬＤＰＣ符号をエンコードするために、各動作は単一のビットの代わりにｚビットのグループに対して行われる。あるいは、ベクトル演算は用いられなくてもよく、下記の式は等価なスカラー形式で実行される。エンコードするために、ｓはｚビットのｋ_ｂ＝ｎ_ｂ−ｍ_ｂ個のグループに分割される。このグループ化されたｓをｕで表現することにする。

ここでｕの各要素は以下の列ベクトルである。

モデル行列Ｈ_ｂｍを使用して、パリティシーケンスｐはｚ個のグループに決定される。グループ化されたｐをｖで表現することにする。

ここでｖの各要素は以下の列ベクトルである。

エンコードは２ステップで進む、すなわち、ｖ（０）を決定する初期化工程（ａ）と、ｖ（ｉ）からＶ（ｉ＋１）（ただし、０≦ｉ≦ｍ_ｂ−２）を決定する反復工程（ｒｅｃｕｒｓｉｏｎ）（ｂ）である。

ｖ（０）の式は、式（１）の行を合計することによって導出され、以下のように得られる。

ここでｘはｈ_ｂｍの行インデックスであり、エントリは負ではなく、また、奇数の回数を用いる。好ましい実施形態において、ｈ_ｂｍの最上位値と底位置のエントリは対になり、従って、１≦ｘ≦ｍ_ｂ−２となる。式（１４）は、両側からＰ^−１ _{ｐ（ｘ、ｋｂ）}を乗算することによって、ｖ（０）について解ける。ここで検討する特別の場合では、ｐ（ｘ，ｋ_ｂ）が循環シフトを表し、Ｐ^−１ _{ｐ（ｘ、ｋｂ）}＝Ｐ_{ｚ−ｐ（ｘ、ｋｂ）}である。言い換えれば、ｖ（０）は以下の式によって得られる。

一般には、式（１６）と（１７）において表現される反復はＨ’_ｂ２の構造を考慮することによって、導き出すことができる。

及び

ただし

従って、ｖ（０）にないすべてのパリティビットは、０≦ｉ≦ｍ_ｂ−２について式（１６）および（１７）を反復して評価することによって決定される。
Ｈ’_ｂ２における１のシフトサイズが全ゼロである好ましい実施形態において、式（１６）および（１７）は式（１９）および（２０）として簡略化される。

及び

従って、一般的な場合のように、ｖ（０）にないすべてのパリティビットは、０≦ｉ≦ｍ_ｂ−２についての式（１９）および（２０）を反復して評価することによって決定される。

式（１４）、（１９）、および（２０）はエンコードアルゴリズムを表している。これらの式もまた、標準デジタル論理アーキテクチャの観点から直接的解釈を有する。まず、Ｈ_ｂｍの負ではない要素ｐ（ｉ，ｊ）がベクトルの循環シフトサイズを表現しているため、Ｐ_{ｐ（ｉ，ｊ）}ｕ（ｊ）の形式のすべての積はサイズｚのバレルシフタによって実現できる。ゼロの循環シフトサイズはバレルシフトされる必要はない。すべての可能な循環シフトを実行するバレルシフタは各入力ビットからすべての出力ビットに接続を供給しなくてはならないために、それが起動する速度はｚに依存する。与えられたｚについて、すべての可能な循環シフトの適切な部分集合のみを許可することによって複雑性を減少させ、また、速度を増加させることができる。例えば、Ｈ_ｂｍは偶数の循環シフトサイズのみによって構築されることができる。式（１４）、（１９）、および（２０）における合計は、ｐ（ｉ，ｊ）＝−１であるときに開閉される（すなわち、更新しない）ベクトル的ＸＯＲ（排他的ＯＲ）演算を表現する。

式（１４）、（１９）、および（２０）において合計を実施するために、Ｈ_ｂｍのエントリｐ（ｉ，ｊ）（０≦ｉ≦ｋ_ｂ、０≦ｊ≦ｍ_ｂ−１）は、［ｌｏｇ_２ｚ］＋１ビットの幅のリードオンリーメモリ（ＲＯＭ）に記憶され得る。グループ化情報シーケンスはサイズｚメモリに記憶されて、起こった順番に読み出され得る。各情報ベクトルｕ（ｊ）が読み出されるとき、必要な循環シフトのバレルシフタを指示するＨ_ｂｍのＲＯＭから対応するエントリが読み出され得る。循環シフトの後、部分的な合計を含むレジスタが更新される。式（１４）について、各内部の和が完了した後、その結果は外部の合計を含む他のレジスタを更新することに使用することができる。外部の合計が完了したとき、それはｚ−ｐ（ｘ、ｋ_ｂ）によって循環的にシフトされ得る。

バレルシフトが単一のクロック周期で実施可能であると仮定すると、エンコードはほぼ（ｋ_ｂ＋１）ｍ_ｂクロック周期で実施可能である。この数字は、ｍ_ｂ−１個の余分なｚ幅のレジスタの費用で、式（１４）が計算されているときに利用可能となる結果を利用して式（１９）および（２０）の合計を計算して記憶させることによって、減少させることができる。

＜行列の拡張＞
符号拡張手順は、低いレートの符号に到達するために構造化符号に適用することができる。徐々に低くなるレート符号を、増加的冗長（ＩＲ）手順の連続送信において用いることができる。具体的には１番目の送信のモデル行列は下記の式で表せる。

そして、２番目の送信についてのモデル行列は以下の式

等を用いてもよい。各送信ｉについて、部分行列Ｈ^（ｉ） _ｂｍ２は（９）の形式と、ｍ^（ｉ） _ｂ×ｍ^（ｉ） _ｂのサイズとを有している。１番目の送信はｎ^（１） _ｂ＝ｋ_ｂ＋ｍ^（１） _ｂグループのビットすなわち［ｕ（０）、ｕ（１）、…、ｕ（ｋ_ｂ−１）、ｖ^（１）（０）、ｖ^（１）（１）、…、ｖ^（１）（ｍ^（１） _ｂ−１）］を送信してもよい。尚、各グループのサイズはｚである。１番目の送信の後のデコードは受信信号すなわち［ｕ（０）、ｕ（１）、…、ｕ（ｋ_ｂ−１）、ｖ^（１）（０）、ｖ^（１）（１）、…、ｖ^（１）（ｍ^（１） _ｂ−１）］と、式（２１）とを用いて実行される。２番目の送信はサイズｚのビットからなる他のｍ^（２） _ｂグループのビットすなわち［ｖ^（２）（０）、ｖ^（２）（１）、…、ｖ^（２）（ｍ^（２） _ｂ−１）］を送信してもよい。尚、ｍ_２＝ｍ^（２） _ｂｚであり、１番目と２番目の送信のビットすなわち［ｕ（０）、ｕ（１）、…、ｕ（ｋ_ｂ−１）、ｖ^（１）（０）、ｖ^（１）（１）、…、ｖ^（１）（ｍ^（１） _ｂ−１）、ｖ^（２）（０）、ｖ^（２）（１）、…、ｖ^（２）（ｍ^（２） _ｂ−１）］は式（２２）に対応する符号語である。従って、２番目の送信の後のデコードは、式（２２）と、１番目の送信と２番目の送信からの結合受信信号とに基づいて実行される。この手順はより多くの送信について繰り返されてもよい。２番目の送信後のデコードは、１番目の送信の比より低い比ｋ_ｂ／ｎ_ｂ ^（２）＝ｋ_ｂ／（ｎ_ｂ ^（１）＋ｍ_ｂ ^（２））の符号に基づいている。この手順は多くの送信について繰り返され、付加的な送信の各々はより強い、より低い比の符号に寄与する。

図５はエンコーダ３００、特に、マイクロプロセッサ３０１の動作を示すフローチャートである。論理フローは現在の記号セット（ｓ_０，…，ｓ_ｋ−１）がマイクロプロセッサ３０１によって受信されるステップ５０１において始まる。ステップ５０３において、パリティチェックビットの値は現在の記号セットおよびＨに基づいて決定される。特に、パリティチェックビット（ｐ_０，…，ｐ_ｍ−１）は上述したように決定される。Ｈは基底行列Ｈ_ｂの展開である。説明したとおり、Ｈ_ｂはセクションＨ_ｂ１とセクションＨ_ｂ２を備える。Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂからなる第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第２の部分とを備える。加えて、（Ｈを生成する）基底行列Ｈ_ｂの展開は第二の部分Ｈ’_ｂ２の各列の１については同一部分行列を用い、ｈ_ｂにおける偶数個の１については対をなす部分行列を用いる。ステップ５０５において、現在の記号セットおよびパリティチェックビットは、無線送信によって送信される。

図６はデコーダ４００、特に、マイクロプロセッサ４０１の動作を示すフローチャートである。論理フローは、受信信号ベクトルｙ＝（ｙ_０，…，ｙ_ｎ−１）が受信されるステップ６０１において始まる。ステップ６０３において、現在の記号セットｓ（すなわち、現在の記号セット（ｓ_０，…，ｓ_ｋ−１））の推定値はＨに基づいて決定される。説明したとおり、Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂからなる第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第２の部分とを備える。

本発明は特定の実施形態について特に図示され記載されてはいるが、本発明の精神と範囲を超えることなく、形式と詳細において種々の変化がなされることは当業者によって理解されよう。例えば、本発明の図示において、ｘ内におけるｓ_ｉおよびｐ_ｉの順序付けが定義されているが、Ｈの列が再順序付けされる限りは、符号語ビットを任意の順序で収集することができるため、当業者であれば符号語ビットがＨの列ｘ内におけるビットの他の順序付けを発生しうることを認識するであろう。従って、上記の記載は二値符号（すなわち、ガロア域ＧＦ（２）上に定義された符号）を特に図示し説明したものであるが、当業者は任意のＧＦも同様に用いることができることを認識するである。上述の例は一つの形式で示されているものの、同様のエンコードおよび符号訂正手順を可能にする他の形式も可能である。例えば、Ｈの行はパリティチェックビットの値に影響を与えることなく、その順序を変えてもよい。他の例において、改良された階段構造は、パリティチェックビットのサブセットのために用いられてもよい。さらに他の例において、基底行列を展開行列に展開するときに、付加的ステップが実行されてもよい。行列Ｈも、パリティチェック行列に依存する任意のタイプのデコーダにおいて用いられてもよい。本発明は、このような変化が以下の請求の範囲内で起きることを目的とする。

（１２，６）のＨ行列の二部グラフを示す。 基底行列Ｈ_ｂとモデル行列Ｈ_ｂｍと最終の展開行列Ｈとの関係を示す。 エンコーダのブロック図。 デコーダのブロック図。 図３のエンコーダの動作を示すフローチャート。 図４のエンコーダの動作を示すフローチャート。

Claims (10)

1. 現在の記号セットｓ＝（ｓ_０，…，ｓ_ｋ−１）に基づいてパリティチェックビットｐ＝（ｐ_０，…，ｐ_ｍ−１）を生成する送信機を動作させる方法であって、
   前記現在の記号セットｓ＝（ｓ_０，…，ｓ_ｋ−１）を受信する工程と、
   行列Ｈを用いて前記パリティチェックビットを決定する工程と、
   前記現在の記号セットと共に前記パリティチェックビットを送信する工程とを備え、
   Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを有する第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備え、前記基底行列Ｈ_ｂの展開は、前記第二の部分Ｈ’_ｂ２の各列における１については同一部分行列を用い、ｈ_ｂの偶数個の１については対になった部分行列を用いる前記方法。
2. Ｈ_ｂは、Ｈ_ｂの各エントリをサイズｚ×ｚの部分行列で置換することによって展開されてＨを生成することを特徴とする請求項１に記載の方法。
3. Ｈ_ｂは、Ｈ_ｂの各ゼロ要素をサイズｚ×ｚのゼロ部分行列で置換することによって展開されてＨを生成することを特徴とする請求項１に記載の方法。
4. Ｈ_ｂは、Ｈ_ｂの各非ゼロ要素を非ゼロ部分行列で置換することによって展開されてＨを生成することを特徴とする請求項１に記載の方法。
5. Ｈ_ｂはＨ_ｂの各非ゼロ要素を非ゼロ順列部分行列で置換することによって展開されてＨを生成することを特徴とする請求項１に記載の方法。
6. 

   が成り立ち、ベクトルｈ_ｂが奇数の重みｗ_ｈ＞＝３を有することを特徴とする請求項１に記載の方法。
7. 行列Ｈを記憶する記憶手段と、
   行列Ｈを用いてパリティチェックビットを決定するマイクロプロセッサと、
   前記パリティチェックビットを送信する送信機とを備え、
   Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを有する第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備え、
   二つの同一部分行列がＨ’_ｂ２のすべての列における１を展開させるのに用いられ、対になった部分行列がｈ_ｂにおける偶数個の１を展開するのに用いられることを特徴とする装置。
8. 

   が成り立ち、ベクトルｈ_ｂが奇数の重みｗ_ｈ＞＝３を有することを特徴とする請求項７に記載の装置。
9. 行列Ｈを記憶する記憶手段と、
   信号ベクトルｙ＝（ｙ_０…Ｙ_ｎ−１）を受信する受信機と、
   行列Ｈを用いて現在の記号セット（ｓ_０，…，ｓ_ｋ−１）を決定するマイクロプロセッサとを備え、
   Ｈは基底行列Ｈ_ｂの展開であり、Ｈ_ｂはセクションＨ_ｂ１およびセクションＨ_ｂ２を備え、Ｈ_ｂ２は２より大きい奇数の重みを有する列ｈ_ｂを有する第一の部分と、行ｉと列ｊが、ｉ＝ｊについては１に等しく、ｉ＝ｊ＋１については１に等しく、他の位置については０に等しい行列要素を備える第二の部分Ｈ’_ｂ２とを備え、
   二つの同一部分行列がＨ’_ｂ２のすべての列における１を展開させるのに用いられ、対になった部分行列がｈ_ｂにおける偶数個の１を展開するのに用いられることを特徴とする装置。
10. 

    が成り立ち、ベクトルｈ_ｂが奇数の重みｗ_ｈ＞＝３を有することを特徴とする請求項９に記載の装置。

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