JP2008504707A - 分子結合を用いた２つの基板の組立方法 - Google Patents
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Abstract
本発明は、第１基板の面上に位置する領域と第２基板の面上に位置する対応する領域との間の局所的な電気接続を可能にする組立方法に関し、前記面は互いに向かい合い、前記基板の少なくとも１つは表面トポグラフィーを有する。本方法は、前記基板を互いに前記基板の面の分子結合にトポグラフィックに適合するように、表面トポグラフィーを有する前記１つの基板または２つの基板の前記面に少なくとも１つの埋込層を含む中間層を形成する段階であって、前記局所的な電気接続を可能にするように前記中間層の抵抗率及び／又は厚さが選択される段階と、前記２つの表面を接触させる段階であって、前記第１基板上に位置する領域と前記第２基板上に位置する前記対応する領域との間の電気接続を保証することができる方式で前記基板を位置させる段階と、によって特徴付けられる。
Description
本発明は、分子結合を用いた２つの基板の組立体に関する。２つの基板のうち少なくとも１つは表面トポロジーを有し、この組立体は２つの基板の間に局所的な電気接触を提供する。本発明は、特に、読み取り回路上の光検出器の組立体に関する。
オプトエレクトロニクス及びマイクロエレクトロニクスにおける多くの用途において、特定の特徴を有する材料がアドレスまたは読み取り回路に接触され、適合され、または、接続されることが必要である。
例えば、デジタル画像（Ｘ線、紫外線、可視光線、赤外線のような考えられる波長の範囲に関わらず）を作成するために、光子検出器は読み取り回路と共に用いられる必要がある。一般に、読み取り回路は、目的とする用途に応じて１０から２００μｍまでに及ぶサイズの画素から構成される。これらの画素の各々は、それらに垂直に光生成された電荷を集め、そのため、これは、光検出器と各々の画素との間に個々の電気接触を必要とする。
他の用途では、光放出材料は、例えば、個々の電気接触部を通して電流を流すことによって局所的に励起されることがある。
例えば、このタイプの電気接触を形成するために使用される技術の１つは、読み取り回路の絶縁層内に形成された開口部内において導電パッド上に直接配置されるインジウムボールを使用することを含む。その回路の寸法が数センチメートルより小さい場合には、熱膨張の問題のために、インジウムボールによるこのハイブリッド形成が唯一の方法である。
さらに、２つの材料の特徴が結合される場合に、この分子結合技術は、２つの異なる結晶材料（ＧａＡｓ／Ｓｉ，ＩｎＰ／Ｓｉ，ＣｄＨｇＴｅ／Ｓｉなど）に密接な接触をもたらす。その材料が異なる格子定数を有している場合、一方の上に他方をエピタキシャル成長するによってそれらに密接な接触をもたらすことが困難であることが知られている。この場合、ヘテロエピタキシャル抑制は、転位のような結晶欠陥を形成することによって成長した層内で緩和される。いわゆる分子結合法が使用される場合、２つの異なる材料の界面で結合が再生され、従って、その２つの結晶の間の連続性が補償される。そのために、分子結合技術を用いて、例えば、その界面が電気伝導または光子透過基準を満足しなければならないような集積デバイスを完全に想像することが可能になる。
しかしながら、異なる材料の間の異種分子結合は、検討されている２つの材料の間の化学親和力の欠如のために、常に可能であるというわけではない。この問題を解決するための１つの方法は、２つの中間層を介して結合を形成することであり、接触をもたらす２つの部材の各々に１つの中間層が堆積される。その化学結合が完全な結合を得るために再構成されるように、これらの中間層を形成するために選択される材料は、平坦化されなければならない（非特許文献１参照）。
多くの用途において、その表面があるトポロジーを有する、固有の特性を有する材料（例えば、光検知器材料、光放出材料など）、または、エピタキシャル成長によってＣＭＯＳ、ＴＦＴまたはＣＣＤタイプの読み取り回路に堆積された多層構造体（ダイオードやレーザータイプの）を統合するための試みが行われる。分子結合は、原子スケールで完全に平坦な表面に如何なる表面トポロジーなしに互いの接触をもたらす。従って、互いに直接的に面する全体表面をもたらすことができるので、読み取り回路上の材料または多層構造体の直接的な分子結合を達成することを可能にすることが見られる。
あらゆる重要な側方リークを避けながら（言い換えれば、画素間のリークを避けながら）、組み立てられた２つの基板間、例えば、光検出器とその収集回路との間に良好な局所電気接触を保証することを可能にするためには更なる問題がある。これらのリークは、ある程度のぶれを有する画像を生成する可能性がある。
米国特許第５３７４５６４号明細書
仏国特許第２８１６４４５号明細書
Tong and Gosele, "Semiconductor wafer bonding-Science and Technology", Ed. John Wiley and sons, p215-219, 1999.
本発明の目的は、２つの基板を分子結合するための方法を提供することであり、少なくとも一方が表面トポロジーを有し、この結合は、これらの２つの構造体の間に良好な局所垂直電気伝導を可能にする。
本明細書の目的において、“基板または構造物の表面トポグラフィー”とは、その基板または構造物の表面上の起伏を意味する。
本明細書の目的において、“基板または構造物の表面トポグラフィー”とは、その基板または構造物の表面上の起伏を意味する。
この目的は、第１基板の面上に位置する領域と第２基板の面上に位置してそれに対応する領域との間に局所的な電気結合を可能にし、前記面は互いに向かい合うように位置され、前記基板の少なくとも一方は表面トポグラフィーを有する組立方法であって、トポグラフィックな点から前記基板を互いに前記基板の面の分子結合に適合するように、表面トポグラフィーを有する前記１つの基板または２つの基板の前記面に少なくとも１つの埋込層を含む中間層を形成する段階であって、前記局所的な電気結合を可能にするように前記中間層の抵抗率及び／又は厚さが選択される段階と、前記第１基板上に位置する領域と前記第２基板上に位置する前記対応する領域との間に電気結合を形成するように前記基板を位置させ、前記２つの表面を接触させる段階と、前記第１及び第２基板の表面を分子結合によって結合する段階と、を含むことを特徴とする組立方法によって達成される。
例えば、前記中間層の厚さは、前記第１基板に位置する前記領域と前記第２基板に位置する前記対応する領域を分離する前記距離、前記異なる領域を互いに側方に分離する前記距離、及び、前記中間層の前記抵抗率に依存して決定され、前記局所的な電気結合は、他のどの電気結合を除外して得られる。
埋込層は、後の分子結合に適合するこの表面を形成するために形成される前記基板の前記面のトポグラフィーまたは表面起伏を覆う層を意味する。
一方の基板のみが表面トポグラフィーを有する場合、前記中間層は、前記基板の前記面上に堆積されるだろう。他方、前記２つの基板が表面トポグラフィーを有する場合、前記第１及び第２基板の各々は、表面トポグラフィーを有する前記表面に配置された少なくとも１つの埋込層を備える中間層を含む。この場合、要求される局所的な電気結合を得ることができるように前記中間層の各々の厚さと抵抗率を考慮することが重要である。
ここで留意すべきことは、前記２つの面を接触させることは、中間層、または、後述するような結合層を含んでいるか、あるいは含んでいない前記基板の面に接触を形成することを意味することである。例えば、前記第２基板の前記面は、中間層を含む前記第１基板の前記面と接触することができ、そのため、前記中間層は、最終的に前記第２基板の前記面と直接的に接触するだろう。
ここで留意すべきことは、この発明の詳細な説明において、“面”または“表面”は、必ずしも単一の材料からなる必要はなく、幾つかの材料からなるものであってもよいことである。
有利には、前記埋込層は、前記第１基板の前記面を平坦化することを可能にする。
有利には、前記中間層は、前記埋込層上に形成された結合層をさらに含み、前記結合層は、前記第１及び第２基板の前記面の間の分子結合を改善する。
ある変形例によれば、一方の基板のみが表面トポグラフィーを有する場合、表面トポグラフィーを有しない他の基板は、前記第１及び第２基板の前記面の間の分子結合を改善する結合層を含み、前記結合層は、前記中間層によって可能になる前記局所的な電気結合を阻害しない。
結合層のこの堆積は、前記第１基板の前記埋込層と、前記第２基板または前記第２基板の埋込層との間に悪い親和性がある場合に有用である。
前記第２基板のこの結合層は、前記第１基板の中間層の厚さ及び／又は抵抗率が決定されなければならない時に考慮されなければならない。従って、このことを単純化するために、最終的には前記中間層の一部を形成し、そのため、側方伝導より垂直伝導を優先するように前記中間層の抵抗率及び／又は厚さの前記選択を最適化することを考慮しなければならない。
有利には、前記面が接触される段階の前に、前記組立方法は、結合を改善するために前記第１及び／又は第２基板の前記接触面の処理のための段階をさらに含む。
ある特定の実施形態によれば、本方法は、中間層が形成される段階の前に、前記第１基板の前記面上に位置する前記領域の少なくとも１つの上に、及び／又は、前記第２基板の面上に位置する前記対応する領域の少なくとも１つの上に、電気伝導層を形成する段階を含み、前記電気伝導層は、前記界面に近接する伝導合金領域を形成する前記埋込層の全部又は一部と反応することができる。
有利には、前記電気伝導層は、前記中間層の前記結合層とも反応し、前記合金領域に関与する伝導合金を形成する。
有利には、前記電気伝導層は、前記合金領域に関与する伝導合金を形成するために形成される前記基板に面する前記基板の前記表面領域の少なくとも全部または一部と反応する。従って、前記合金領域は、前記結合界面の各々の側部まで延長する。
有利には、前記合金は、前記組立体の熱処理によって形成される。
有利には、前記組立体の熱処理は、前記分子結合段階の後に行われる。
有利には、前記熱処理温度と時間は、要求される前記合金と得られる合金の量に応じて選択される。前記埋込層内の前記材料または前記埋込層内及び前記隣接する結合層内の前記材料と、前記合金を形成する前記電気伝導材料層の前記材料との間の親和性は、前記組立体が前記合金の生成を可能にすることをもたらさなければならない前記温度を決定する。この変形段階は、合金を形成するために当業者に知られた加圧段階またはエレクトロマイグレーション段階を追加的に又は任意に含む。
有利には、前記電気伝導層は、金属及び／又は伝導合金からなる。
ある変形例によれば、前記埋込層は、形成後に研磨される。
有利には、前記第１基板は、読み取り回路である。
有利には、前記第２基板は、光検出材料または光放射材料からなる。
有利には、前記第１及び第２基板の埋込層は、同一の材料からなる。前記２つの材料は、同一の化学組成を有する。
有利には、前記埋込層は、シリコン、ゲルマニウム、ＳｉＣまたはＳｉＧｅから選択される材料からなる。
有利には、前記結合層は、シリコンからなる。前記結合層を形成する材料は、前記分子結合に適合するように選択される。
有利には、前記基板の面上に存在する少なくとも１つの埋込層または結合層を平坦化する段階をさらに含み、前記平坦化段階は、前記２つの面を接触させることからなる段階の前に行われる。この平坦化段階は、機械的または機械化学的タイプの研磨技術を用いて行われる。有利には、接触がもたらされる前記表面の前記トポグラフィーまたは起伏は、平坦化され、または、それらの表面の微小粗度は、分子結合を形成するために必要な平坦さを有する表面が得られるまで減少される。
有利には、前記２つの基板を分離する前記層内の伝導領域を画定する段階をさらに含み、前記伝導領域は、前記第１基板上に位置する前記領域及び前記第２基板上の前記対応する領域に面して位置され、前記中間層によって可能にされた前記局所的な電気結合を強化する。
有利には、前記２つの基板を分離する前記層内の前記伝導領域を画定する前記段階は、前記第１及び第２基板の前記表面を接触させる段階の前に、前記２つの基板を分離する前記層の注入（インプランテーション）によって行う。
有利には、前記２つの基板を分離する前記層内の前記伝導領域を画定する前記段階は、前記第１及び第２基板の前記面の前記分子結合段階の後に前記組立体の熱処理によって行い、それによって、前記２つの基板を分離する前記層が得られ、前記第１及び第２基板の前記表面に位置する前記領域が伝導合金を形成する。
本発明は、感光検出器の形成方法にも関する。本方法は、第２基板の結合面と共に第１基板の結合面を有する組立体であって本発明による方法を用いた組立体を含み、前記第１基板は、少なくともその結合面の前記表面に電気伝導領域を含み、その結合面上に中間層を含み、前記中間層は、埋込層を含み、前記第１基板の前記面の前記トポログラフィーを覆い、前記第２基板は、少なくともその表面に、検出される前記光に対して感光性を有する材料からなる検出層を含む。
有利には、前記感光性材料の検出層は、単結晶シリコンからなる。
有利には、前記感光性材料の検出層は、前記表面にドーピングされる。ｎまたはｐ型ドーピングが用いられることができる。ｐ型表面ドーピングは、前記結合層のイオン注入によってなされてもよい。
有利には、前記結合面の少なくとも前記表面に電気伝導領域を含む前記第１基板は、読み取り回路である。例えば、それは、ＶＬＳＩ回路であってもよい。
有利には、前記第２基板は、ＳＯＩである。
前記第２基板は、錫でドーピングされたインジウム酸化物からなってもよい。従って、前記第２基板は、前記感光検出器用の検出回路を形成する。それは、光に対して透過的であって伝導的であり、前記第１基板（読み取り回路）上の前記電気伝導領域の表面の全体にわたる収集電気接触領域を形成する。
有利には、前記第２基板は、薄膜化される。
好ましくは、前記埋込層が形成される前記材料は、前記埋込層と前記結合層との間の前記界面抵抗を最小化するために、前記第２基板に使用される材料の隙間距離と同じ隙間距離を有するように選択される。
有利には、前記埋込層は、多結晶シリコン、微結晶シリコン、または、アモルファスシリコンからなる。前記埋込層は、異なるタイプのアモルファス、微小結晶、または、多結晶からなるが、使用される材料は、電荷の熱生成を最小化するために最小数の欠陥を有しなければならない。例えば、多結晶シリコンが使用される。
ある変形例によれば、前記埋込層は、前記第２基板と組み立てられる前に、平坦化及び／又は薄膜化される。薄膜化は、その厚さの比が前記結合層の分光感度を最適化することができるように、前記結合層より薄い埋込層を得るために使用されることができる。前記埋込層は、通常１から２μｍの厚さである。
有利には、前記組立体は、検出される前記光に対して透過的な電気伝導材料（ＩＴＯ）の層で覆われる。
最終的に、本発明は、少なくともその結合面の表面に電気伝導領域を含む第１基板と、前記第１基板の前記結合表面のトポグラフィーを覆うための十分な厚さで前記第１基板の結合表面に積層された、多結晶シリコン、微結晶シリコン、または、アモルファスシリコンからなる埋込層と、前記埋込層上に運ばれ、前記検出層と前記埋込層との厚さ内でダイオードを形成するようにドーピングされている単結晶シリコン検出層と、検出される前記光に透過的な電気伝導材料からなる接触層と、からなる積層体を含む感光検出器に関する。
有利には、前記検出層は、局所的に絶縁される。これは、画素を画定する。前記検出層は、例えばディープエッチングまたは局所酸化によって局所的に絶縁される。
最終的に、本発明は、表面トポログラフィーと少なくとも１つの電気伝導領域とをその結合表面に有する第１基板と、前記第１基板の前記面のトポログラフィーを覆うために十分な厚さで前記第１基板の前記結合表面に積層された埋込層と、その結合表面に少なくとも１つの電気伝導領域を含む第２基板であって、前記第１基板の少なくとも１つの前記電気伝導領域に一致して垂直に前記第２基板の少なくとも１つの電気伝導領域が位置し、前記第２基板は、前記埋込層を介して分子結合によって前記第１基板に組み立てられるところの第２基板と、からなる積層体を含む超小型電子構造部に関する。
前記埋込層は、前記第２基板と分子結合を用いて適合するように選択される。
前記埋込層は、前記第１及び第２基板の少なくとも１つの前記電気伝導領域に電気的及び局所的に結合するための使用されることもできる。
添付された図面を伴う限定されない例として以下に記載された詳細な説明を読むことによって、本発明はより理解され、他の利点や特徴が明らかになるであろう。
図１Ａから１Ｃは、本発明による方法の実施形態の手順を示す。図２Ａから２Ｃは、本発明による方法の他の実施形態の手順を示す。図３Ａから３Ｄは、本発明による方法の他の実施形態の手順を示す。
図１Ａから１Ｃは、本発明による方法の実施形態の手順を示す。図２Ａから２Ｃは、本発明による方法の他の実施形態の手順を示す。図３Ａから３Ｄは、本発明による方法の他の実施形態の手順を示す。
留意すべきことは、これらの図に記載された層や基板の寸法が原寸に比例するものではないということである。
本発明の中心は、分子結合の原理に基づく技術を用いて、使用される特性のための材料を基板、好ましくは読み取り回路に物理的に接触させてなる原型積層体（オリジナルスタック）に基づく。光検出器に適用できる最も特定の場合において、この方法は、その光検出器から光生成された電荷の読み取り回路への輸送と、画像の空間分解能とコントラストを維持するために画素間における側方絶縁体を可能にしなければならない。この方法のいくつかの変形は、その装置の動作基準を満足するために想定されるかもしれない。我々は、読み取り回路（第１基板）と光検出器の材料からなる基板（第２基板）とを含む異なる装置の実施形態を以下に提供する。
第１の例で、読み取り回路、例えば、ＣＭＯＳ、ＴＦＴまたはＣＣＤ回路は、光検出器材料からなる基板に結合される。第１段階は、第１材料の埋込層１をトポグラフィーを有する読み取り回路２の表面Ａに堆積することである（図１Ａ）。第１材料の埋込層１が読み取り回路２の表面トポグラフィーを十分に埋めるように厚く堆積され、その回路の表面を平らにし、それによって封入する。第２基板との後の分子結合を形成するために使用されることができるように、この第１材料は選択される。次の段階は、読み取り回路２に接続される光検出器材料からなる基板３上に第２材料の層４を堆積することである。この第２材料は、第１材料と同一であってもよい。問題となる基板３が顕著なトポグラフィーを有する場合、この層４は有用である。第２材料の層４は、例えば、基板３の如何なる表面粗さも埋めるために使用される。同様に、基板３と第１材料からなる埋込層１を支持する第１基板２との間に化学親和力の欠如がある場合、この層４は有用である。その後、層４は、その２つの基板間により良い分子結合を得るための結合層としての役割を果たす。
留意すべきことは、その基板の起伏上に堆積され、結合に使用されるその埋込層は、その表面の起伏を埋めるために十分な厚さであるということである。また、その後、その基板の表面は平坦にされ、それによって封入されるということである。
その基板の表面を覆うために使用される材料は、平坦化技術（読み取り回路のトポグラフィーを埋めるために）と分子結合技術で制御されることができる材料であり、多結晶シリコンまたはアモルファスシリコンが使用される。ゲルマニウムのような他の材料が使われることもできる。使用される材料の選択は、その２つの基板の間に要求される接続のタイプを保証するために満足される制限を考慮してなされる。例えば、読み取り回路に光検出器材料を結合する場合、それらの界面が電子に対して透過的であることが要求される。
好ましくは、接触をもたらす表面は、組み立てられる２つの構造体の分子結合を改善するために処理される（例えば化学的に）。有利には、次の段階は、分子結合を達成するために必要な平坦性を有する表面を有するために、研磨技術、例えば、機械的または機械化学的タイプの研磨技術を用いて接触をもたらす表面の全体または一部を平坦にする。最終的に、読み取り回路と基板との分子結合は、検討された埋込材料に対する溶融技術を用いて達成される（図１Ｂ参照）。例えば、親水性／疎水性結合が実行され、その後アニール処理がされる。最終的な結果物は、２つの基板からなる積層体５であり、２つの基板のうち少なくとも１つは、表面トポグラフィーを含む（図１Ｃ参照）。
この発明の中心は、分子結合技術を用いることからなる。提案された方法で、結合される２つのウエハの一方または両方に存在するあらゆる表面トポグラフィーは、第１または第２材料の層の下に埋められる。結合される基板の表面は、化学親和力を強め、表面の微小空洞を減少させ、残っている表面の異物を除去するために調整され、最終的には、この分子結合を可能にするために調整される。第１材料の埋込層と第２基板との間に化学親和力が無い場合、第２基板がその表面上に分子結合を妨げる如何なる起伏を有していないとしても、第１材料の埋込層との結合に適切な第２材料の層が第２基板に堆積されることがある。
この例では、それは、読み取り回路２と光検出器材料３との組立体に適用可能であり、埋込層の厚さ、言い換えると、第１材料１と第２材料４の厚さは、２つの基板の最終的な厚さが読み取り回路内の画素の側方絶縁体を可能にするように決定される。そのため、隣接した画素間で如何なる重大な電荷の側方移動なしに、電荷が光検出器から各々の画素に運ばれる。結合及び／又はその起伏の埋め込みに使用される第１材料及び／又は第２材料における材料は、物理特性に応じて、例えば、その抵抗率及び厚さに応じて選択される。界面層（言い換えると、例えば、２つの基板を分離する層、例えば、第１基板上に位置する埋込層及び結合層、及び、第２基板上に位置する結合層を含む中間層）の抵抗率及び厚さは、画素間の電気抵抗が光検出器とそれに対応する読み取り回路との間の電気抵抗より大きくなるように選択される。
半導体ベースの光検出器と読み取り回路との間の中間層は、その回路の接触電極のアドレス電圧の変動のために起こる近接する画素間の電荷の移動を最小限にしながら、損失無しに電荷の垂直移動を保証しなければならない。これらの制限を考慮しないことは、ある程度のぶれを有する画像をもたらすであろう。
光検出器材料と読み取り回路との間の連続的な中間層において、これらの側方損失効果は、中間層の厚さやその抵抗のような一連のパラメータを変化することによって最小化されることができる。
第１に、それは、垂直抵抗が画素間の側方抵抗と比較されるという簡単な解決方法を用いることで十分である。そのために、これは、中間層の厚さ、画素間の距離、画素を形成する電極のサイズによって固定された幾何学的なデータを考慮している形状係数を含むだけである。その後、２つのパラメータ（層の抵抗率と厚さ）は、垂直及び側方抵抗の値を調整するために修正されることができる。
もう１つのより的確な手法は、対象となる電極と近接する電極との間の電位差の影響下で各々の画素に堆積された電荷の量とある画素から他の画素へ移動する電荷の量とを比較することに基づいている。念頭におくべきことは、光生成された電荷の量が、その検出器によって受けられた光子の導入量に依存すること、従って、生成された電子正孔対の数に依存するということである。
抵抗率の他の評価、及び、対応する中間層の厚さの評価は、信号を記録するために使用される方法を考慮することによってなされる（例えば、ＣＭＯＳ回路上の光検出器の場合、そのカウントに応じた集積)。
典型的に、Ｘ線の光検出器の場合であって、光伝導材料の抵抗率が１０９から１０１０のオーダーの範囲であり、画素間の寸法が３０から５０のオーダーであり、もし、中間層の厚さが数マイクロメートルに制限されるのであれば、その抵抗率は、１０７から１０９の間であると見積もられる。
１０１０Ω・ｃｍの抵抗率と５０マイクロメートルの画素間寸法とを有する光伝導材料において、アモルファスシリコンの厚さは、通常、表面処理と１０マイクロメートルである結合段差とを両立でき、側方伝導と比較して垂直伝導を最大化する好ましい抵抗率は、１０８Ω・ｃｍである。この抵抗率は、材料のドーピングや生産条件（温度、圧力、プラズマ温度など）を変えることによって当業者に知られた方法で得ることができる。
他の例によれば、第１材料（例えば、アモルファスシリコン）の埋込層は、その回路の表面Ａのトポグラフィーを埋めるために十分な厚さを有する分子結合を達成するために、読み取り回路上に積層される。その後、その回路の表面は平坦にされ、それによって封入される（図２Ａ）。第２材料の層４（第１材料と同一であってもよい）は、読み取り回路２に接続される光検出器材料からなる基板ウエハ３の上に積層されることもある。この層は、基板ウエハのあらゆる表面粗さを埋めるために使用される。さらに、隔離領域１２は、例えば、埋込層の一部のイオン注入（例えば、水素注入）によって、第１材料からなる埋込層内に画定される。この例では、この埋込層のこのテクスチャリング段階は、読み取り回路内の画素を互いに側方に絶縁するためのものである。読み取り回路のキャビティ内に配置される画素上に第１材料を含む絶縁領域１２と１１がある（図２Ｂ、画素はキャビティ１３内に位置する）。次の段階は、基板の表面を平坦化することであり、分子結合がなされる（図２Ｃ）。埋込層内の絶縁領域を画定する段階の前に、この平坦化段階が実行されることができる。読み取り回路が光検出器と組み合わされる場合であって、例えば、その埋込層の材料の抵抗率が低過ぎる場合、埋込層の特性がこの層の存在を介して各画素を絶縁することを可能にする際にこの手法は特に有用である。
他の例は、画素間の側方伝導と比較して読み取り回路の画素と光検出器基板との間の垂直伝導をさらに強化する方法を提供する。読み取り回路２は、キャビティ３０を有して用いられ、そのキャビティの底部は、１つ又はいくつかの金属または伝導合金フィルムの積層体から形成される電気伝導層３３で覆われている（図３Ａ）。これらの金属は、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、または、これらの元素の混合物から選択される金属を含む。伝導合金において、これらの金属のシリサイドまたはゲルマニサイド（germanicide）、及び、近接する層の材料と伝導合金を形成することができる一般的なあらゆる電気伝導材料を言及する価値がある。
前述の例と同様に、埋込層１の十分な材料は、読み取り回路２の上、及び、場合によっては結合層（図示略）を有するその回路の表面トポグラフィー上に積層され、組み立てられる表面は平坦化される（図３Ｂ）。次の段階は、場合によっては、結合を改善するためにその表面の一方に第２材料の結合層を含む光検出器材料３の基板に分子結合を適用することである（図３Ｃ）。光検出器材料の上に配置された結合層の表面は、結合される前に平坦化されることもある。例えば、基板の表面を処理し、それらを親水性または疎水性にすることによって、結合は検討された結合材料（第１及び／又は第２材料）に適合する技術を用いて行われる。最終的に、伝導化合物３４の形成は、その埋込層の厚さの全て又は一部を有する、その厚さの全て又は一部にわたって反応する電気伝導層を形成することによって、読み取り回路２のキャビティ３０に一致して垂直に引き起こされる（図３Ｄ）。この反応は、例えば、使用される材料と両立することができる温度で適合した熱処理によって引き起こされるかもしれない。それで、シリサイドタイプの伝導化合物の形成は、その埋込層がシリコンに基づく場合、または、その埋込層がゲルマニウムに基づいてゲルマニサイドのタイプの伝導化合物が形成される場合、引き起こされる。その結果、２つの基板を結合し、これらの２つの基板の間に垂直伝導に関与する伝導合金が得られる。
有利に、キャビティ３０に面する埋込層の全体の厚さは、合金形成段階中に消費され、その電気伝導層は、光検出器材料基板の表面層のキャビティ３０に面する領域と反応するであろう（例えば、第２材料の結合層の厚さの全部または一部（それが存在する場合には）、または、直接的には光検出器基板の表面上に位置する材料）。この変形例では、１つ又は幾つかの合金の領域（使用される材料の性質に依存して）は、結合界面の各々の側部に延びるように形成され、それによって垂直伝導を強化する。
１つの代替の変形例または組合せにおいて、電気伝導層は、この電気伝導層を有する伝導合金を形成することができる結合層によって覆われる光検出器材料の基板上に存在することもある。この合金は、例えばレーザーアニールによってキャビティの底部に存在する金属パッドに局所的に得られることもできる。
結合層または埋込層、及び、電気伝導層が形成される材料は、形成される伝導合金の生成条件（特に、生成温度）下で基板１及び２の材料の安定性を保証するように選択されなければならない。
最後に、最終の例は、表面トポロジーを提供し、基板上に伝導電極を有する読み取り回路上にシリコンフィルムを移動することによって形成される配列された感光性検出器を含む撮像装置を提供する。
表面トポロジーを有する読み取り回路において、ドーピングされていないシリコン（真性）の層は、電極を含む表面上に積層される。この層は、読み取り回路の表面の起伏のための埋込層として使用され、組み立てられる読み取り回路と検出回路との良好な結合を得るために使用される。
その後、積層されたシリコン層は、その上に移動され、検出層として使用される単結晶シリコンフィルムよりも薄いシリコン層を得るために平坦化される。積層されたシリコンは、異なるタイプであり、アモルファス、単結晶、または、多結晶であるが、それは、電荷の熱生成を最小化するために最小数の欠陥を有しなければならない。好ましくは、それは、２つのタイプのシリコン間での界面抵抗を最小化するために、例えば、単結晶シリコンのギャップ間隔に類似するギャップ間隔を有するように最適化されるかもしれない。
さらに、読み取り回路の起伏の埋め込みと読み取り回路と検出層との良好な結合とを可能にするように、積層され、平坦化されたシリコン層は、移動された単結晶シリコン層からなる一連の検出層内における光の捕獲及び電荷への光の変換に関与するという長所を有している。
次の段階は、検出層として使用されるそのシリコン埋込層に単結晶シリコンの層を移動することである。これは、例えば、単結晶シリコンの薄層によってそれ自身が覆われた絶縁材料の層で覆われた基板から形成されたＳＯＩ基板を用いて行われることができる。このＳＯＩ基板は、その埋込層を介して分子結合によってその読み取り回路と組み立てられる。次の段階は、例えば、機械化学的研磨、及び／又は、化学エッチング、及び／又は、例えば、ガス種（特許文献１参照）の注入又は他の適切な技術による、薄膜シリコン層内に以前に生成された壊れ易い埋込領域での破砕によって、ＳＯＩ基板からその基板及び絶縁層を除去することである。これは、要求された構造物、すなわち、積層されたシリコン層と単結晶シリコン層（検出層）で覆われた読み取り回路をもたらす。
単結晶シリコン層は、分光感度を最適化するために薄くされる場合もある。典型的には、この層は、１から２μｍの厚さである。
次の段階は、シリコン内にダイオードを形成するための単結晶シリコン層の表面のｐ型ドーピングであり、例えば、イオン注入によって行われる。変形例として、ドーピング処理は、組立段階の前に行ってもよい。例えば、ＳＯＩ基板の単結晶シリコンの薄層は、表面的にドーピングされることができ、この層は、特許文献２に記述されたような中間基板を介して移動されることができる。
次の段階は、検出される光に透過的な電気伝導層を単結晶シリコン層に堆積することである。例えば、錫がドープされインジウム酸化物（ＩＴＯ）が堆積されることができる。この透過的で伝導性を有する層は、配列された検出器の全体の表面にわたって集合的な電気接触を形成する。そのために、光子を電荷に電気変換する光に敏感な領域は、読み取り回路の下部の金属電極（画素）と透過的な上部電極との間に位置する。それは、堆積されたシリコン層、移動された単結晶シリコン層、及び、上部のドーピング層からなり、それによって、これらの層の全体の厚さにおいてダイオードを形成する。
有利には、画素間に良好な電気的絶縁を達成するために、検出器内に絶縁領域を形成することもある。例えば、注入または他の適切な技術によって単結晶シリコンまたはこの層の局所酸化物内で深いエッチングをすることによって、これは達成される。
１ 第１材料層
２ 第１基板（読み取り回路）
３ 第２基板
４ 第２材料層
１１ 絶縁領域
１２ 隔離領域
１３ キャビティ
３０ キャビティ
３３ 電気伝導層
３４ 伝導化合物
２ 第１基板（読み取り回路）
３ 第２基板
４ 第２材料層
１１ 絶縁領域
１２ 隔離領域
１３ キャビティ
３０ キャビティ
３３ 電気伝導層
３４ 伝導化合物
Claims (30)
- 第１基板の面上に位置する領域と第２基板の面上に位置してそれに対応する領域との間に局所的な電気結合を可能にし、前記面は互いに向かい合うように位置され、前記基板の少なくとも一方は表面トポグラフィーを有する組立方法であって、
トポグラフィックな点から前記基板を互いに前記基板の面の分子結合に適合するように、表面トポグラフィーを有する前記１つの基板または２つの基板の前記面に少なくとも１つの埋込層を含む中間層を形成する段階であって、前記局所的な電気結合を可能にするように前記中間層の抵抗率及び／又は厚さが選択される段階と、
前記第１基板上に位置する領域と前記第２基板上に位置する前記対応する領域との間に電気結合を形成するように前記基板を位置させ、前記２つの表面を接触させる段階と、
前記第１及び第２基板の表面を分子結合によって結合する段階と、を含むことを特徴とする組立方法。 - 前記中間層は、前記埋込層上に形成された結合層をさらに含み、
前記結合層は、前記第１及び第２基板の前記面の間の分子結合を改善することを特徴とする請求項１に記載の組立方法。 - 一方の基板のみが表面トポグラフィーを有する場合、表面トポグラフィーを有しない他の基板は、前記第１及び第２基板の前記面の間の分子結合を改善する結合層を含み、前記結合層は、前記中間層によって可能になる前記局所的な電気結合を阻害しないことを特徴とする請求項１または２に記載の組立方法。
- 中間層が形成される段階の前に、前記第１基板の前記面上に位置する前記領域の少なくとも１つの上に、及び／又は、前記第２基板の面上に位置する前記対応する領域の少なくとも１つの上に、電気伝導層を形成する段階を含み、前記電気伝導層は、前記界面に近接する伝導合金領域を形成する前記埋込層の全部又は一部と反応することができることを特徴とする請求項１から３の何れか一項に記載の組立方法。
- 前記電気伝導層は、前記中間層の前記結合層とも反応し、前記合金領域に関与する伝導合金を形成することを特徴とする請求項２及び４に記載の組立方法。
- 前記電気伝導層は、前記合金領域に関与する伝導合金を形成するために形成される前記基板に面する前記基板の前記表面領域の少なくとも全部または一部と反応する請求項４または５に記載の組立方法。
- 前記合金は、前記組立体の熱処理によって形成されることを特徴とする請求項４から６の何れか一項に記載の組立方法。
- 前記組立体の熱処理は、前記分子結合段階の後に行われることを特徴とする請求項７に記載の組立方法。
- 前記電気伝導層は、金属及び／又は伝導合金からなることを特徴とする請求項１から８の何れか一項に記載の組立方法。
- 前記埋込層は、形成後に研磨されることを特徴とする請求項１から９の何れか一項に記載の組立方法。
- 前記第１基板は、読み取り回路であることを特徴とする請求項１から１０の何れか一項に記載の組立方法。
- 前記第２基板は、光検出材料または光放射材料からなることを特徴とする請求項１から１１の何れか一項に記載の組立方法。
- 前記埋込層は、シリコン、ゲルマニウム、ＳｉＣまたはＳｉＧｅから選択される材料からなることを特徴とする請求項１から１２の何れか一項に記載の組立方法。
- 前記結合層は、シリコンからなることを特徴とする請求項２から５の何れか一項に記載の組立方法。
- 前記基板の面上に存在する少なくとも１つの埋込層または結合層を平坦化する段階をさらに含み、前記平坦化段階は、前記２つの面を接触させることからなる段階の前に行われることを特徴とする請求項１から１４の何れか一項に記載の組立方法。
- 前記２つの基板を分離する前記層内の伝導領域を画定する段階をさらに含み、前記伝導領域は、前記第１基板上に位置する前記領域及び前記第２基板上の前記対応する領域に面して位置され、前記中間層によって可能にされた前記局所的な電気結合を強化することを特徴とする請求項１から１５の何れか一項に記載の組立方法。
- 前記２つの基板を分離する前記層内の前記伝導領域を画定する前記段階は、前記第１及び第２基板の前記表面を接触させる段階の前に、前記２つの基板を分離する前記層の注入によって行うことを特徴とする請求項１６に記載の組立方法。
- 前記２つの基板を分離する前記層内の前記伝導領域を画定する前記段階は、前記第１及び第２基板の前記面の前記分子結合段階の後に前記組立体の熱処理によって行い、それによって、前記２つの基板を分離する前記層が得られ、前記第１及び第２基板の前記表面に位置する前記領域が伝導合金を形成することを特徴とする請求項１６に記載の組立方法。
- 感光検出器を形成する方法であって、
第２基板の結合面と共に第１基板の結合面を有する請求項１から１８の何れか一項に記載の前記組立体を含み、
前記第１基板は、少なくともその結合面の前記表面に電気伝導領域を含み、その結合面上に中間層を含み、
前記中間層は、埋込層を含み、前記第１基板の前記面の前記トポログラフィーを覆い、
前記第２基板は、少なくともその表面に、検出される前記光に対して感光性を有する材料からなる検出層を含むことを特徴とする感光検出器の形成方法。 - 前記感光性材料の検出層は、単結晶シリコンからなることを特徴とする請求項１９に記載の感光検出器の形成方法。
- 前記感光性材料の検出層は、前記表面にドーピングされることを特徴とする請求項１９または２０に記載の感光検出器の形成方法。
- 前記結合面の少なくとも前記表面に電気伝導領域を含む前記第１基板は、読み取り回路であることを特徴とする請求項２１に記載の感光検出器の形成方法。
- 前記第２基板は、ＳＯＩであることを特徴とする請求項１９から２２の何れか一項に記載の感光検出器の形成方法。
- 前記第２基板は、薄膜化されることを特徴とする請求項１９から２３の何れか一項に記載の感光検出器の形成方法。
- 前記埋込層は、多結晶シリコン、微結晶シリコン、または、アモルファスシリコンからなることを特徴とする請求項１９から２４の何れか一項に記載の感光検出器の形成方法。
- 前記埋込層は、前記第２基板と組み立てられる前に、平坦化及び／又は薄膜化されることを特徴とする請求項１９から２５の何れか一項に記載の感光検出器の形成方法。
- 前記組立体は、検出される前記光に対して透過的な電気伝導材料（ＩＴＯ）の層で覆われることを特徴とする請求項１９から２６の何れか一項に記載の感光検出器の形成方法。
- 少なくともその結合面の表面に電気伝導領域を含む第１基板と、
前記第１基板の前記結合表面のトポグラフィーを覆うための十分な厚さで前記第１基板の結合表面に積層された、多結晶シリコン、微結晶シリコン、または、アモルファスシリコンからなる埋込層と、
前記埋込層上に運ばれ、前記検出層と前記埋込層との厚さ内でダイオードを形成するようにドーピングされている単結晶シリコン検出層と、
検出される前記光に透過的な電気伝導材料からなる接触層と、からなる積層体を含む感光検出器。 - 前記検出層は、局所的に絶縁されることを特徴とする請求項２８に記載の感光検出器。
- 表面トポログラフィーと少なくとも１つの電気伝導領域とをその結合表面に有する第１基板と、
前記第１基板の前記面のトポログラフィーを覆うために十分な厚さで前記第１基板の前記結合表面に積層された埋込層と、
その結合表面に少なくとも１つの電気伝導領域を含む第２基板であって、前記第１基板の少なくとも１つの前記電気伝導領域に一致して垂直に前記第２基板の少なくとも１つの電気伝導領域が位置し、前記第２基板は、前記埋込層を介して分子結合によって前記第１基板に組み立てられるところの第２基板と、からなる積層体を含む超小型電子構造物。
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