JP2008306538A - 単一磁束量子可変遅延回路 - Google Patents
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Abstract
【解決手段】分岐回路と遅延時間の異なる複数のジョセフソン伝送線路またはマイクロストリップライン、それらを選択するスイッチ回路および合流回路で可変遅延回路を構成する。さらに最小変化幅の異なる複数の可変遅延回路を直列に接続して、可変幅の分解能と可変範囲を同時に向上させる。また、シフトレジスタ回路によるシリアル−パラレル変換により、複数の可変遅延回路を制御する制御線の本数を大きく削減する。
【選択図】図3A
Description
論理ゲート間を接続する伝送線には、高周波信号の一般的な伝送線路であるマイクロストリップラインやSFQ回路に特有なジョセフソン伝送線路が用いられる。図2Aにジョセフソン伝送線路の等価回路を示す。ジョセフソン伝送線路は、ジョセフソン接合201とバイアス電流源202およびインダクタ203からなる単位回路204が直列に接続されて構成される。バイアス電流源202は図2Bに示すように電圧源205およびバイアス抵抗206を直列に接続して構成される。SFQ信号が入力端子210から進入すると、伝送線路内のジョセフソン接合は左から右への順次スイッチし、このスイッチングによりSFQが移動する。この動作原理により、SFQ信号が入力端子から出力端子211に伝播される。
N=T/ΔT
よって可変範囲を拡大するには、最小変化幅とスイッチ回路数を同時に増加させればよい。また、最小変化幅を小さく保ったまま可変範囲を拡大する場合はスイッチ回路の個数のみを大きく増加させればよい。しかし、図4に示す方法でより少ないスイッチ回路数で可変遅延回路が実現できる。最小変化幅の小さい可変遅延回路401と最小変化幅と可変範囲がともに大きい可変遅延回路402を直列に接続する。このため、本可変遅延回路の遅延時間は、2つの可変遅延回路の加算で表される。可変遅延回路402の最小可変幅ΔT2は可変遅延回路401の可変範囲T1と同じかやや小さく設定される。可変遅延回路402は可変遅延回路全体の可変範囲Tをほぼ決定し、可変遅延回路401は最小変化幅ΔTつまり分解能を決定する。
N=T/ΔT2+T1/ΔT=T/ΔT2+ΔT2/ΔT
と表される。例えば、Tが100ps、ΔT2が10psおよびΔTが1psである場合を考える。1つの可変遅延回路を構成した場合、必要なスイッチ回路の個数は100となる。一方、2つの可変遅延回路を直列に構成した場合、スイッチ回路は20個で済む。
<実施例1>
本発明で提案した単一磁束量子可変遅延回路において、迂回路をジョセフソン伝送線路で構成した場合の等価回路を図7Aに示す。本例では迂回路数すなわちスイッチ回路の個数を4とした。分岐回路は、ジョセフソン伝送線路の単位回路と類似の構造を持つスプリッタ(Splitter:SP)回路を用いた。また、本例では一度に4経路を分岐させずに、ジョセフソン伝送線路の単位回路1回路ずつ付加しながら1つのSP回路701にて1経路ずつ分岐させる構造とした。スイッチ回路には、図7Bで示されるNon−Distructive−ReadOutゲートを用いた。合流回路には、2入力型のコンフルエンスバッファ(Confluence Buffer:CB)回路を用いた。分岐の場合と同様に、本例では一度に4入力を合流させずに、ジョセフソン伝送線路の単位回路1回路ずつ付加しながら1つのCB回路704にて1経路ずつ合流させる構造とした。よって、隣り合う迂回路におけるジョセフソン伝送線路単位回路702の個数差は2となる。
<実施例2>
本発明で提案した単一磁束量子可変遅延回路において、迂回路をマイクロストリップラインで構成した場合の等価回路を図9に示す。本例ではスイッチ回路の個数を4とした。分岐回路はSP回路901による2分木構造を用い、4つのマイクロストリップライン9021〜9024に同時にSFQパルスが入力されるように構成した。またマイクロストリップラインの入力側にはインピーダンス整合用の抵抗909を挿入した。スイッチ回路303には、実施例1と同様にNon−Distructive−ReadOutゲートを用いた。合流回路はCB回路904による2分木構造を用い、各スイッチ回路3031〜3034から出力端子911までのSFQ伝播時間が同一になるように構成した。
<実施例3>
本発明で提案した単一磁束量子可変遅延回路において、最小可変幅の異なる2つの遅延回路を直列に接続して構成した場合の等価回路を図11に示す。本例では、可変幅の大きい可変遅延回路として実施例1で示したジョセフソン伝送線路で構成した可変遅延回路700を用い、可変幅の小さい可変遅延回路として実施例2で示したマイクロストリップラインで構成した可変遅延回路900を用いた。図11は、図7および図9で示した2つの可変回路の等価回路をブロック図に置き換えて示した。それぞれの可変遅延回路のスイッチ回路の個数は、実施例1および実施例2と同様に4とした。可変幅の大きい可変遅延回路では、隣り合う迂回路におけるジョセフソン伝送線路単位回路の個数差は2であり、4ps刻みで遅延時間を変化させることができる。一方、小遅延回路のスイッチ回路では、SFQパルスの伝播時間を1ps刻みで4段階調整するようにマイクロストリップラインの長さを調整した。
<実施例4>
本発明で提案した単一磁束量子可変遅延回路において、実施例1の4つのスイッチ回路に対応する制御回路について説明する。図13Aに示すように、回路は4ビットシフトレジスタ回路1301と2つの遅延回路1302、1303および複数の分岐回路からなる。本例ではシフトレジスタ回路をラッチ回路の一つであるD2−FF回路13061〜13064で構成した場合を示す。
<実施例5>
本発明で提案した単一磁束量子可変遅延回路において、実施例3で示した2つの可変遅延回路に対応する制御回路について説明する。図15に示すように、実施例4で示した2つの制御回路付き可変遅延回路13700、13900、2ビットシフトレジスタ回路1501、2つのスイッチ回路15071、15072、分岐回路1505、1504およびジョセフソン伝送線路による2つの遅延回路1502、1503からなる。本例におけるシフトレジスタは、実施例4と同様にD2−FF回路1506により構成される。分岐回路は実施例1と同様にジョセフソン接合1つで構成されたSP回路である。また、遅延回路はジョセフソン伝送線路の単位回路5個程度を直列に接続して構成される。その遅延時間は数10ps程度を確保できればよく、精度は要求されない。
Claims (6)
- 1個の入力端子とN個(N=2、3、・・・)の出力端子をもち前記入力端子より入力された単一磁束量子をN個の単一磁束量子に複製してそれぞれ前記N個の出力端子より1出力端子につき1個の単一磁束量子を出力する1個の分岐回路と、
N個の入力端子と1個の出力端子をもち該N個の入力端子のうちいずれか1つの入力端子に入力された単一磁束量子を該出力端子に出力する1個の合流回路と、
単一磁束量子を伝播させるN本の伝送線路と、
1つの入力端子と1つの出力端子を備え1つの単一磁束量子の伝播と遮断とを選択できるN個のスイッチ回路とを備え、
前記分岐回路の1つの出力端子に前記伝送線路の一端が接続され、前記伝送線路の他端に前記スイッチ回路の入力端子が接続され、前記スイッチ回路の出力端子に前記合流回路の入力端子の1つが接続され、
前記N個のスイッチ回路のうち、選択された1つのスイッチ回路が単一磁束量子を伝播するように制御され、その他N−1個のスイッチ回路が単一磁束量子を遮断するように制御され、
前記選択された1つのスイッチ回路を経由して、前記分岐回路の入力端子から前記合流回路の出力端子までの経路を伝播する単一磁束量子の遅延時間が、前記スイッチ回路の選択に応じて決定される前記経路ごとに異なることを特徴とする単一磁束量子可変遅延回路。 - 前記分岐回路は、1つの入力端子と2個の出力端子をもち前記入力端子より入力された単一磁束量子を2個の単一磁束量子に複製してそれぞれ前記2個の出力端子より1出力端子につき1個の単一磁束量子を出力する第1乃至第Nのスプリッタ回路をN個備え、
前記第1のスプリッタ回路の入力端子を前記分岐回路の入力端子とし、前記第1のスプリッタ回路の1つの出力端子と前記第2のスプリッタの入力端子とを第1のジョセフソン伝送線路で接続し、前記第2のスプリッタ回路の1つの出力端子と前記第3のスプリッタの入力端子とを第2のジョセフソン伝送線路で接続する構成を前記第Nのスプリッタ回路まで繰り返した上で、前記第1から第N−1までのスプリッタ回路の他方の出力端子と前記第Nのスプリッタ回路の1つの出力端子を前記分岐回路の出力端子とした上で、
前記合流回路は、2個の入力端子と1個の出力端子をもち該2個の入力端子のうちいずれか1つの入力端子に入力された単一磁束量子を該出力端子に出力する第1乃至第Nのコンフルエンスバッファ回路をN個備え、
前記第1のコンフルエンスバッファ回路の出力端子を前記合流回路の出力端子とし、前記第1のコンフルエンスバッファ回路の1つの入力端子と前記第2のコンフルエンスバッファ回路の出力端子とを第N+1のジョセフソン伝送線路で接続し、前記第2のコンフルエンスバッファ回路の1つの入力端子と前記第3のコンフルエンスバッファ回路の出力端子とを第N+2のジョセフソン伝送線路で接続する構成を前記第Nのコンフルエンスバッファ回路まで繰り返した上で、前記第1から第N−1までのコンフルエンスバッファ回路の他方の入力端子と前記第Nのコンフルエンスバッファ回路の1つの入力端子を前記合流回路の入力端子とした上で、前記伝送線路はジョセフソン伝送線路であることを特徴とする請求項1記載の単一磁束量子可変遅延回路。 - 前記分岐回路は、1つの入力端子と2個の出力端子をもち前記入力端子より入力された単一磁束量子を2個の単一磁束量子に複製してそれぞれ前記2個の出力端子より1出力端子につき1個の単一磁束量子を出力する第1乃至第N−1のスプリッタ回路をN−1個備え、
前記第1のスプリッタ回路の入力端子を前記分岐回路の入力端子とし、前記第1のスプリッタ回路の2つの出力端子をそれぞれ第2および第3のスプリッタの入力端子に第1および第2のジョセフソン伝送線路で接続し、さらに前記第2のスプリッタ回路の2つの出力端子と第4および第5のスプリッタ回路の入力端子とを第4、第5のジョセフソン伝送線路で接続する構造を繰り返して得られる2分木構造の末端のスプリッタ回路の出力端子を前記分岐回路の出力端子とした上で、
前記合流回路は、2個の入力端子と1個の出力端子をもち該2個の入力端子のうちいずれか1つの入力端子に入力された単一磁束量子を該出力端子に出力する第1乃至第N−1のコンフルエンスバッファ回路をN−1個備え、
前記第1のコンフルエンスバッファ回路の出力端子を前記合流回路の出力端子とし、前記第1のコンフルエンスバッファ回路の2つの入力端子をそれぞれ第2および第3のコンフルエンスバッファ回路の出力端子と第N+1、第N+2のジョセフソン伝送線路で接続し、さらに前記第2のコンフルエンスバッファ回路の2つの入力端子と第4、第5のコンフルエンスバッファ回路の出力端子とを第N+4、第N+5のジョセフソン伝送線路で接続する構造を繰り返して得られる2分木構造の末端のコンフルエンスバッファ回路の入力端子を前記合流回路の入力端子とした上で、前記伝送線路はマイクロストリップラインであることを特徴とする請求項1記載の単一磁束量子可変遅延回路。 - 前記単一磁束量子可変遅延回路を有する第1および第2の単位回路を備え、
前記第1の単位回路の出力端子と前記第2の単位回路の入力端子とが第1のジョセフソン伝送線路で接続され、前記第1の単位回路において前記スイッチ回路の選択により設定できる単一磁束量子の伝播時間の可変範囲が、前記第2の単位回路において前記スイッチ回路の選択で設定できる単一磁束量子の伝播時間の刻み幅より大きいことを特徴とする請求項1記載の単一磁束量子可変遅延回路。 - 1個の入力端子とN個(N=2、3、・・・)の出力端子をもち前記入力端子より入力された単一磁束量子をN個の単一磁束量子に複製してそれぞれ前記N個の出力端子より1出力端子につき1個の単一磁束量子を出力する1個の分岐回路と、
N個の入力端子と1個の出力端子をもち該N個の入力端子のうちいずれか1つの入力端子に入力された単一磁束量子を該出力端子に出力する1個の合流回路と、
単一磁束量子を伝播させるN本の伝送線路と、
1つ入力端子と1つの出力端子を備え1つの単一磁束量子の伝播と遮断とを選択できるN個のスイッチ回路とを備え、
前記分岐回路の1つの出力端子に前記伝送線路の一端が接続され、前記伝送線路の他端と前記スイッチ回路の入力端子が接続され、前記スイッチ回路の出力端子に前記合流回路の入力端子の1つが接続され、
前記N個のスイッチ回路のうち、選択された1つのスイッチ回路が単一磁束量子を伝播するように制御され、その他N−1個のスイッチ回路が単一磁束量子を遮断するように制御され、
前記選択された1つのスイッチ回路を経由して、前記分岐回路の入力端子から前記合流回路の出力端子までの経路を伝播する単一磁束量子の遅延時間が、前記スイッチ回路の選択に応じて決定される前記経路ごとに異なり、
前記N個のスイッチ回路は、それぞれがSET端子とRESET端子を有し、
前記SET端子へ単一磁束量子を入力することで単一磁束量子を伝播し、
前記RESET端子へ単一磁束量子を入力することで単一磁束量子を遮断する機能を持ち、
前記N個のスイッチ回路が有するRESET端子に接続されたN個の出力端子を有する第2の分岐回路と、
前記N個のスイッチ回路のSET端子に接続され、N個のデータ出力端子を有する第1のダンプ機能付きNビットシフトレジスタと、
前記第2の分岐回路の入力端子に、2つの出力端子のうち一方が接続された第3の分岐回路と、
前記第3の分岐回路の2つの出力端子のうち他方を第1の遅延回路を介してその入力端子に接続された第4の分岐回路と、を有し
前記分岐回路の2つの出力端子のうち一方の出力端子を前記Nビットシフトレジスタのダンプ端子に接続し、前記分岐回路の2つの出力端子のうち他方の出力端子を第2の遅延回路を介して前記シフトレジスタのデータ入力端子に接続し、前記NビットシフトレジスタのSHIFT端子により前記N個のスイッチ回路のうち一つを伝播状態に指定することを特徴とする制御回路付き単一磁束量子可変遅延回路。 - 請求項5記載の制御回路付き単一磁束量子可変遅延回路がM個と、
第1のダンプ機能付きMビットシフトレジスタと、
M個の前記スイッチ回路とを備え、
前記M個のスイッチ回路のRESET端子と前記第1の分岐回路のM個の出力端子とを接続し、前記のダンプ機能付きMビットシフトレジスタのM個のデータ出力端子と前記M個のスイッチ回路のSET端子とをそれぞれ接続し、第2の分岐回路の2つの出力端子のうち一方を前記第1の分岐回路の入力端子に接続し、前記第2の分岐回路の2つの出力端子のうち他方を前記第1の遅延回路を介して前記第3の分岐回路の入力端子に接続し、前記分岐回路の2つの出力端子のうち一方の出力端子を前記Mビットシフトレジスタのダンプ端子に接続し、前記分岐回路の2つの出力端子のうち他方の出力端子を前記第2の遅延回路を介して前記Mビットシフトレジスタのデータ入力端子に接続し、前記第4の分岐回路のM個の出力端子と前記M個のスイッチ回路の入力端子を接続し、前記M個のスイッチ回路の出力端子を前記M個の制御回路付き単一磁束量子可変遅延回路のSHIFT端子とをそれぞれ接続し、前記M個の制御回路付き単一磁束量子可変遅延回路の前記第3の分岐回路の入力端子と第5の分岐回路のM個の出力端子とをそれぞれ接続したことを特徴する請求項5記載の制御回路つき単一磁束量子可変遅延回路。
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