JP2020524332A - オンチップ・タイミング不確実性測定の分解能を増大させるシステムおよび方法 - Google Patents

オンチップ・タイミング不確実性測定の分解能を増大させるシステムおよび方法 Download PDF

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Abstract

【課題】オンチップ・タイミング不確実性測定の分解能を増大させるシステムを提供。【解決手段】システムは、チェーン構成で論理的に結合された遅延回路のセットと、遅延回路のうちのそれぞれの遅延回路の遅延出力にそれぞれ論理的に結合された複数のフリップ−フロップ回路であり、フリップ−フロップ回路の段を形成した複数のフリップ−フロップ回路と、フリップ−フロップ回路の段のうちのそれぞれの段にそれぞれ論理的に結合されたクロック回路とを含み、この複数のフリップ−フロップ回路は、遅延回路のセットの中の第１の遅延回路の遅延入力がプログラム可能遅延回路からの出力を受信したことに応答して、およびクロック回路からのスキュード・クロック信号を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかをそれぞれ示すように論理的に構成されている。【選択図】図３

Description

本開示は、コンピュータ・チップに関し、より詳細には、オンチップ・タイミング不確実性測定の分解能を増大させることに関する。
オンチップはパフォーマンス性能及び機能性能が向上するにつれて、タイミングばらつきがそれら性能に大きく影響する。
本発明は、オンチップ・タイミング不確実性測定の分解能を増大させるシステムおよび方法を提供する。
本発明は、オンチップ・タイミング不確実性測定の分解能を増大させるシステムおよび方法を提供する。例示的な実施形態において、このシステムは、（１）チェーン構成で論理的に結合された遅延回路のセットであり、（ａ）遅延回路のうちのそれぞれの遅延回路が遅延入力および遅延出力を含み、（ｂ）セットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力に論理的に結合されており、（ｃ）セットの中の第２の遅延回路の遅延入力が、第１の遅延回路の遅延出力に論理的に結合されており、（ｄ）セットの中の残りの遅延回路のうちのそれぞれの遅延回路の遅延入力が、セットの中の直前の遅延回路の遅延出力に論理的に結合されている、遅延回路のセットと、（２）遅延回路のうちのそれぞれの遅延回路の遅延出力にそれぞれ論理的に結合された複数のフリップ−フロップ回路であり、フリップ−フロップ回路の段（tier）を形成しており、（ａ）フリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路が、フリップ−フロップ入力、クロック入力およびフリップ−フロップ出力を含み、（ｂ）複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力がそれぞれ、遅延回路のうちのそれぞれの遅延回路の遅延出力に論理的に結合されている、複数のフリップ−フロップ回路と、（３）フリップ−フロップ回路の段のうちのそれぞれの段にそれぞれ論理的に結合されたクロック回路であり、（ａ）クロック回路のクロック出力が、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に論理的に結合されており、（ｂ）クロック回路が、プログラム可能遅延を含むスキュード・クロック信号（skewed clock signal）を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信するように論理的に構成されており、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信される、クロック回路とを含み、（４）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すように、複数のフリップ−フロップ回路が論理的に構成されている。
例示的な実施形態において、この方法は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信することと、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信することであり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、受信することと、（３）フリップ−フロップ回路の段のうちのそれぞれの段に論理的に結合されたクロック回路によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信し、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信されることと、（４）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すこととを含む。
代替実施形態において、この方法は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信することと、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信することであり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、受信することと、（３）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したこと、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すこととを含む。
本発明の例示的な実施形態によるブロック図である。 本発明の例示的な実施形態による流れ図である。 本発明の例示的な実施形態による流れ図である。 本発明の例示的な実施形態によるブロック図である。 本発明の例示的な実施形態による流れ図である。 本発明の例示的な実施形態によるブロック図である。 本発明の例示的な実施形態による流れ図である。 本発明の例示的な実施形態によるブロック図である。 本発明の例示的な実施形態によるグラフである。 本発明の例示的な実施形態によるグラフである。
本発明は、オンチップ・タイミング不確実性測定の分解能を増大させるシステムおよび方法を提供する。例示的な実施形態において、このシステムは、（１）チェーン構成で論理的に結合された遅延回路のセットであり、（ａ）遅延回路のうちのそれぞれの遅延回路が遅延入力および遅延出力を含み、（ｂ）セットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力に論理的に結合されており、（ｃ）セットの中の第２の遅延回路の遅延入力が、第１の遅延回路の遅延出力に論理的に結合されており、（ｄ）セットの中の残りの遅延回路のうちのそれぞれの遅延回路の遅延入力が、セットの中の直前の遅延回路の遅延出力に論理的に結合されている、遅延回路のセットと、（２）遅延回路のうちのそれぞれの遅延回路の遅延出力にそれぞれ論理的に結合された複数のフリップ−フロップ回路であり、フリップ−フロップ回路の段を形成しており、（ａ）フリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路が、フリップ−フロップ入力、クロック入力およびフリップ−フロップ出力を含み、（ｂ）複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力がそれぞれ、遅延回路のうちのそれぞれの遅延回路の遅延出力に論理的に結合されている、複数のフリップ−フロップ回路と、（３）フリップ−フロップ回路の段のうちのそれぞれの段にそれぞれ論理的に結合されたクロック回路であり、（ａ）クロック回路のクロック出力が、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に論理的に結合されており、（ｂ）クロック回路が、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信するように論理的に構成されており、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信される、クロック回路とを含み、（４）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すように、複数のフリップ−フロップ回路が論理的に構成されている。特定の実施形態において、遅延回路のうちのそれぞれの遅延回路は少なくとも２つのインバータ回路を含む。具体的な実施形態において、遅延回路のうちのそれぞれの遅延回路は少なくとも２つのインバータ回路を含む。特定の実施形態において、スキュード・クロック信号は共通の周波数を有し、スキュード・クロック信号のうちのそれぞれのスキュード・クロック信号は、対応するプログラム可能遅延によって決定される異なる到着時間（スキュー）を有する。具体的な実施形態において、フリップ−フロップ回路は、フリップ−フロップ回路がフリップ−フロップ回路のクロック入力／クロック・ポート上で立ち上がりエッジを受信したときにフリップ−フロップ回路のフリップ−フロップ入力上でデータを捕捉するマスタ−スレーブ・ディジタル論理素子である。
例示的な実施形態において、この方法は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信することと、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信することであり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、受信することと、（３）フリップ−フロップ回路の段のうちのそれぞれの段に論理的に結合されたクロック回路によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信し、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信されることと、（４）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すこととを含む。
代替実施形態において、この方法は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信することと、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信することであり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、受信することと、（３）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すこととを含む。
定義
電源電圧およびノイズ・モニタ
論理回路内における信号伝搬遅延は電力供給とともに変化し、その結果として、Ｔｃｍｉｎ（ｆｍａｘ）はＶＤＤとともに変化する。ＶＤＤの局所的変動は、電力グリッド内の直列抵抗に関連したＩＲ（電流×抵抗）の低下のために起こることがある。ＶＤＤの局所的変動は、チップが突然により多くの電流を引き込んだときのＬｄｌ／ｄｔ効果／ノイズによっても起こることがあり、電力供給ピン上のパッケージ・インダクタンス（package inductance）がそのようなドループ（droop）を引き起こす。局所ＶＤＤ値の時間的変動は、回路切換え活動および引き込まれる電流が経時的に変動するときに起こる。ＶＤＤの低下はｆｍａｘを低下させることがあり、タイミング不良の根本的原因となることがあるため、ＶＤＤのこのような変動は、オンチップ・モニタを用いて経時的に追跡される。
チップ・タイミング、Ｔｃｍｉｎおよびｆｍａｘは、ローカル・クロック・スキュー、デューティ・サイクルの変動およびクロック・エッジにおけるジッタの影響を受ける。ＶＤＤの変化もクロック経路遅延に影響を与えることがある。これらは、ラッチおよびフリップ−フロップなどのクロッキングされた記憶素子における発射および捕捉のためのクロック信号のタイミングに影響を及ぼす。信号間結合（signal-to-signal coupling）も、波形および信号伝搬遅延に影響を及ぼすことがある。
これらの効果のそれぞれを、チップ上の位置および発生時刻によって分離および定量化することは難しい。モニタは、チップ上のクリティカルな位置（critical location）における電力供給、クロックおよびノイズの正味の効果を捕捉するように設計される。多くの集積回路では、電圧値、ディジタル・クロックのジッタなどのようなものを監視するために時間ベースのセンサが使用される。そのようなセンサには、ＳＫＩＴＴＥＲおよびクリティカル・パス・モニタが含まれ、これらのモニタは、ディジタル遅延ブロックのチェーンおよびラッチを使用し、クロック・サイクルごとに信号が伝搬した遅延ステージの数をカウントすることによって入力を感知する。
クロック・スキューおよびジッタ（ＳＫＩＴＴＥＲ）モニタ
クロック・スキュー（clock skew）およびジッタ（jitter）（ＳＫＩＴＴＥＲ）モニタは、エッジ検出器として機能するように構成されたタップ付き遅延チェーン／線（tapped delay chain/line）を含む。タップ付き遅延チェーン内の第１の遅延にクロック信号が入力されたことに応答して、連続した２つの論理「１」および連続した２つの論理「０」がそれぞれ、クロック信号の立ち上がりおよび立ち下がりエッジの位置を示す。遅延線の出力ノードはタップ付きであり、エッジ−トリガ型のラッチ（edge-triggered latch）に供給される。遅延線上の連続した２つの論理「１」または連続した２つの論理「０」が、対応するＸＮＯＲ２回路からの論理「１」に帰着するような態様で、近隣のラッチの出力がＸＮＯＲ２回路を駆動する。
例えば、このような遅延チェーンの１０インバータ・セクションでは、出力ビット・パターン１０００００１０が、ラッチへの別の入力クロック信号によってトリガされたラッチによってスナップショットがとられたときの遅延チェーン内の２つのエッジを示すことになる。この出力をリアルタイムで読み、レジスタ・ファイルに記憶して、後にスキャンアウトすることができる。遅延チェーンが十分に長ければ、３つのクロック・エッジを捕捉することができ、出力ビット・パターンからクロック・デューティ・サイクルを推定することができる。時間におけるクロック・エッジ位置の正確さは、１つのインバータ遅延程度である。例えば、インバータ遅延が７ピコ秒、クロック・サイクル時間が２５０ピコ秒（４ギガヘルツ）である場合、完全サイクルに対するワースト・ケース誤差推定値は６％となる。クロック分配ツリーのノイズ、位相ロック・ループ・ジッタおよびその他の変動が、クロック・エッジのジッタを生じさせることがあり得る。追加の回路を用いて、エッジオーバーしたクロック（clock edged over）の移動を捕捉することができる。
ＳＫＩＴＴＥＲの時間較正は、チップが非活動状態にある間にクロック信号を送信することによって達成される。クロック・サイクルを、ＳＫＩＴＴＥＲからのそのサイクル中のビット数で割ると、ステージ当たりのインバータ遅延（すなわち１ビット当たりの時間分解能）がピコ秒で与えられる。次に、公称ＶＤＤを中心とするある範囲のＶＤＤ値にわたってインバータ遅延を測定する。このデータを直線に当てはめると、ΔＶＤＤが、ビット数を単位として与えられる。次いで、ＶＤＤドループに起因するクロック・エッジのシフトを使用して、ＶＤＤのシフトの大きさを推定することができる。
クリティカル・パス・モニタ（ＣＰＭ）
クリティカル・パス・モニタ（ＣＰＭ）は、シリコン・プロセス・モニタの機能を、電圧、ジッタおよびノイズ・モニタの機能と組み合わせて、単一のユニットにしたものである。チップ上の経路遅延の動的測定、および測定された遅延とチップ上に記憶された初期較正データとの比較は、温度、電圧、ノイズおよび老化の効果に起因する経時的な遅延変化に関する情報を提供する。この情報を使用して、最適性能のために電力およびクロック周波数を管理することができる。例えば、ＣＰＭは、遅延経路上にクロック・パルスを発射するための信号発生器、および経路遅延をディジタル・ビットに変換するためのエッジ検出器を含むことができる。遅延経路上での初期測定は、チップ上での最小限の切換え活動で実施することができ、後の時点で変化を追跡するために、そのデータを記憶することができる。その後に、チップが機能モードにあるときに、所定の間隔で経路遅延を測定することができる。システム動作パラメータを調整して電力および周波数を最適にする目的に重大な変化を使用することができるように、後に、この動的経路遅延測定値を初期較正と比較することができる。
異なる回路トポロジを表すように構成されたいくつかの遅延経路、または特定のチップ設計に対するｆｍａｘ（Ｔｃｍｉｎ）に対して高い感度を有する回路ブロックを含むように、ＣＰＭの回路概念を拡張することができる。この遅延経路構成は、このようなさまざまな遅延経路を収容するための柔軟性を提供することができる。ハイブリッド化された組合せ回路ブロックをエミュレートすることによって固有の経路を生み出すことができる。分析能力およびフィードバック制御を有するＣＰＭを相補的金属−酸化物−半導体（ＣＭＯＳ）チップ上に配置することには鍵となる３つの利点がある。すなわち、（ｉ）カスタマイズされた経路構成は、クリティカル・パスおよびｆｍａｘ挙動を模倣することができ、（ｉｉ）動的読出しは、機能動作中およびＣＭＯＳ回路の寿命にわたって回路性能を追跡することを可能にすることができ、（ｉｉｉ）ＣＰＭからのリアルタイム・フィードバックを使用して、最適な電力／性能トレードオフのための適用条件（ＶＤＤ、Ｔｃ）を経時的に調整することができる。
ＣＰＭは、インバータ・チェーンおよびラッチを含むセンサを用いて、ディジタル回路のタイミング・マージンまたは電圧を監視する。ＣＰＭの入力は、調整された遅延／プログラム可能遅延回路から到来する立ち上がりエッジ（クロック・サイクルの後半に到着する）である。ＣＰＭの出力は、エッジがどれくらい遅く到着したのかを示す「サーモメータ・コード（thermometer code）」（例えば１１・・１１１００・・０）である。
インバータ／インバータ回路
インバータ／インバータ回路／ＮＯＴゲートは、論理否定を実施する論理ゲートである。インバータ回路は、その入力とは反対の論理レベルを表す電圧を出力する。その主な機能は、印加された入力がローである場合には出力がハイになり、印加された入力がハイである場合には出力がローになるように、印加された入力信号を反転させることである。低コストで製造することができるように、インバータは、抵抗器に結合された単一のＮ型金属−酸化物−半導体（ＮＭＯＳ）トランジスタまたは単一のＰ型金属−酸化物−半導体（ＰＭＯＳ）（ｐ−ＭＯＳ）トランジスタを使用して構築することができる。低コストで製造できるのは、この「抵抗ドレイン型（resistive-drain）」手法が１つのタイプのトランジスタだけを使用するためである。しかしながら、２つの状態のうちの１つの状態において抵抗器に電流が流れるため、この抵抗ドレイン型構成は、電力消費および処理速度に関して不利である。その代わりに、ＣＭＯＳ構成の２つの相補的トランジスタを使用してインバータを構築することもでき、この構成は、両方の論理状態において一方のトランジスタが常にオフであるため電力消費を大幅に低減させ、また、ＮＭＯＳオンリー（NMOS-only）型またはＰＭＯＳオンリー（PMOS-only）型のデバイスに比べて抵抗が比較的に小さいため、処理速度も向上させることができる。インバータは、抵抗器−トランジスタ論理（ＲＴＬ）またはトランジスタ−トランジスタ論理（ＴＴＬ）構成のバイポーラ接合トランジスタ（ＢＪＴ）を用いて構築することもできる。インバータ回路が、２つの電圧レベル間でスワップする基本的な論理ゲートとして機能するように、ディジタル電子回路は、論理０または１に対応する固定電圧レベルで動作し、実際の電圧は実施態様が決定するが、ＴＴＬ回路については一般的なレベルが（０、＋５Ｖ）を含む。
フリップ−フロップ／フリップ−フロップ回路
フリップ−フロップ／フリップ−フロップ回路は、２つの安定状態を有し、状態情報を記憶する目的に使用することができ、双安定マルチバイブレータである回路である。１つまたは複数の制御入力に印加された信号によって状態を変化させるようにフリップ−フロップを製作することができ、フリップ−フロップは１つまたは２つの出力を有する。フリップ−フロップは、その２つの状態のうちの一方の状態が「１」を表し、もう一方の状態が「０」を表すような態様で１ビット（２進数字）のデータを記憶する。フリップ−フロップに関して、有限状態機械の中で使用されるとき、出力および次の状態は、フリップ−フロップの現在の入力に依存するだけでなく、フリップ−フロップの現在の状態（したがって以前の入力）にも依存する。フリップ−フロップを使用して、パルスをカウントすること、および可変的にタイミングがとられた入力信号をある基準タイミング信号に同期させることができる。フリップ−フロップは、フリップ・フロップの出力が、一方のタイプのクロック・エッジ（ポジティブ・ゴーイング（positive going）またはネガティブ・ゴーイング（negative going））でのみ変化するような態様でクロッキングされる（同期またはエッジ・トリガされる（すなわちエッジ・センシティブである））。フリップ−フロップは、クロッキングされたデバイスとして、同期システム向けに、フリップ−フロップが、（クロッキング、パルシングまたはストロービング（strobing）として知られている）専用クロック信号の遷移を除いて同期システムの入力を無視するように特別に設計される。クロッキングによって、フリップ−フロップは、入力信号の値に基づいて、遷移時にその出力信号を変化させるかまたは維持する。あるフリップ−フロップは、クロックの立ち上がりエッジで出力を変化させ、別のフリップ−フロップは、立ち下がりエッジで出力を変化させる。フリップ−フロップは、フリップ−フロップがフリップ−フロップのクロック・ポート／入力において立ち上がりエッジ／立ち下がりエッジを受信したときにデータを捕捉するマスタ−スレーブ・ディジタル論理素子である。
ラッチ
ラッチは、２つのブール入力（Boolean input）（データおよびクロック）と１つのブール出力とを有するディジタル・ハードウェア記憶素子である。このようなラッチに関して、ラッチのクロック入力がある値（例えば論理１）であるときには、ラッチのデータ入力の値がラッチのデータ出力に伝搬され（すなわち透過モード）、ラッチのクロック入力がそれ以外の値（例えば論理０）であるときには、最後の伝搬された値がラッチの出力で保持される。このクロックを、時間ステップごとに０と１の間で交番する信号としてモデル化することができる。クロックが１であるときにサンプリングするラッチをＬ１ラッチと表示することができ、クロックが０であるときにサンプリングするラッチをＬ２ラッチと表示することができる。ディジタル設計様式の一型は、それぞれのＬ１ラッチがＬ２ラッチに直接にフィードすることを要求し（マスタ−スレーブ・ラッチ対と呼ばれる）、Ｌ２だけが組合せ論理を駆動することを可能にする。ラッチは、イネーブルされたときに透過的／非同期になるような態様のレベルセンシティブ（level-sensitive）な素子である。
クロック信号およびクロック回路
クロック信号は、ハイ状態とロー状態の間で振動する特定のタイプの信号であり、メトロノームのように利用されてディジタル回路の動作を調整する。クロック信号は、クロック発生器／クロック回路によって生成される。より複雑な構成も使用されるが、最も一般的なクロック信号は、デューティ・サイクル５０％の方形波の形態をとり、通常は、固定された一定の周波数を有する。同期のためにクロック信号を使用する回路は、立ち上がりエッジもしくは立ち下がりエッジで、または２倍のデータ転送速度の場合にはクロック・サイクルの立ち上がりエッジと立ち下がりエッジの両方で、活動状態になることがある。十分な複雑さを有する大部分の集積回路（ＩＣ）は、ワースト・ケース内部伝搬遅延よりも遅い速度でサイクリングする回路の異なる部分を同期させるために、クロック信号を使用する。ＩＣがより複雑になるにつれて（例えばマイクロプロセッサ）、同期した正確なクロックを全ての回路に供給する課題はますます困難になる。
クロック信号を必要としているチップのあらゆる部分に、最も低いスキューでクロック信号を送る最も効果的な手法は、金属グリッド／ツリー／蛇行（serpentine）／スパイン（spine）である。大型のマイクロプロセッサでは、クロック信号を駆動するために使用される電力が、チップ全体によって使用される全電力の３０％を超え得る。エネルギーを節約するためにクロック・ゲーティングを使用してツリーの部分を一時的に遮断すべく、両端にゲートがあり全ての増幅器がゲート間にある構造全体を、サイクルごとにロードおよびアンロードしければならない。クロック分配ネットワーク（またはこのネットワークがツリーを形成しているときにはクロック・ツリー）は、共有のポイントからのクロック信号を、クロック信号を必要としている全ての素子に分配する。
クロック信号は、いくつかの非常に特殊な特性および属性を有する。クロック信号は通常、最も大きなファンアウト（fanout）でロードされ、同期システム内の信号の中で最も速い速度で動作する。データ信号は、クロック信号による時間基準で提供されるため、クロック波形は特にクリーンかつシャープでなければならない。さらに、線寸法が低減されるにつれて長い大域相互接続線の抵抗がかなり大きくなることで、このような線抵抗の増大が、同期性能に対するクロック分配の重要性を増大させる主要な理由の１つになるという点で、これらのクロック信号は、技術スケーリングの影響を特に受ける。最後に、クロック信号の到着時間の差および不確実性の制御は、システム全体の最大性能をひどく制限したり、不正確なデータ信号がレジスタ内でラッチする可能性がある破滅的な乱調状態（catastrophic race condition）を生み出したりすることがある。
クロック不確実性／タイミング不確実性
クロック不確実性は、クロック・エッジが出現する時間の不確実性であり、クロック・スキュー、クロック・ジッタおよびクロック・オーバヘッドによって決定される。クロック不確実性は、（ｉ）影響を受けたチップを廃棄する必要性に帰着する、周波数非依存性の最小遅延（ホールド）不良、および（ｉｉ）より低い動作周波数でのチップの販売に帰着する、周波数依存性の最大遅延（セットアップ）不良など、ディジタル回路／チップ設計の実行可能性に対して有害な効果を有し得る。
クロック・スキュー
クロック・スキュー（時にタイミング・スキューと呼ばれる）は、（コンピュータ・システムなどの）同期ディジタル回路システムにおいて、同じ源からのクロック信号が異なる構成要素に異なる時刻に到着する現象である。大部分のディジタル回路の動作は、回路上のデバイスのシーケンスおよびペーシング（pacing）を指令する「クロック」として知られる周期信号によって同期が取られる。このクロックは、単一の源から回路の全ての記憶素子に分配される。この記憶素子は、例えばレジスタまたはフリップ−フロップである。エッジ−トリガ型のレジスタを使用している回路では、クロック・エッジまたはチック（tick）がレジスタに到着したときに、そのレジスタは、レジスタ入力をレジスタ出力に伝達し、これらの新たな出力値が組合せ論理を流れて、次のクロック・チックのためのレジスタ入力にそれらの値を提供する。理想的には、回路全体の振舞いを正確に予測することができるように、それぞれの記憶素子への入力が、次のクロック・チックのためにその最終的な値に適時に達する。システムがランすることができる最大速度は、物理的組成、温度および経路長の違いよって回路のさまざまな素子間に生じる変動を考慮しなければならない。同期回路では、２つのレジスタまたはフリップ−フロップを論理経路が接続している場合、それらの２つのレジスタまたはフリップ−フロップは、「連続して隣り合っている（sequentially adjacent）」と言われる。宛先レジスタ・クロック・ピンおよびソース・レジスタ・クロック・ピンにおけるクロック到着時間がそれぞれＴＣｉおよびＴＣｊに等しい、連続して隣り合った２つのレジスタＲｉおよびＲｊが与えられた場合、クロック・スキューは次のように定義することができる：Ｔｓｋｅｗ ｉ，ｊ＝ＴＣｉ−ＴＣｊ。クロック・スキューは、チップ上の異なる２つの位置に到着した全く同じ２つのクロック信号の遅延の差を表す（空間的分離）。クロック・スキューの結果、コア・クロックの単一の遷移は、全てのラッチまたはフリップ−フロップに同時に到着しないことがあり得る。
クロック・スキューは、回路のクロック・レートが増大するにつれてタイミングがよりクリティカルになり、回路が適正に機能する場合に許容できる変動がより小さくなるような態様で、多くの異なる事物（例えばワイヤ相互接続長、温度変動、中間デバイスの変動、容量結合、材料不完全性、クロックを使用するデバイスのクロック入力上の入力容量の差）によって引き起こされ得る。２つのタイプのクロック・スキューが存在する。一方のタイプであるポジティブ・スキューは、送信側レジスタが受信側レジスタよりも早くクロック・チックを受信したときに生じる。もう一方のタイプであるネガティブ・スキューは、受信側レジスタが送信側レジスタよりも早くクロック・チックを得たときに生じる。ゼロ・クロック・スキューは、送信側レジスタと受信側レジスタに同時にクロック・チックが到着することを指す。クロック・スキューは、意図的なものであることもまたは意図的なものではないこともある。例えば、意図的なクロック・スキューは、論理ブロック内の乱調状態を修復するためにクロック信号に導入することができ、この修復は通常、可変遅延クロック再生バッファの使用によって達成される。
クロック・ジッタ
クロック・ジッタ／ジッタは、クロック信号生成回路によって導入されるクロック・エッジの不正確さである。クロック・ジッタは、クロック周期またはデューティ・サイクルの統計的変動と見ることができる。クロック・ジッタにより、クロック・ツリー内のいずれかの点でクロック周波数が一定にならないことが起こり得る。ワースト・ケース・ジッタは、使用可能なクロック・サイクル時間を決定し得る。
ジッタは、おそらくは周期的な信号の真の周期性からの偏差であり、しばしば基準クロック信号に関係し、クロック回復（clock recovery）用途ではジッタがタイミング・ジッタと呼ばれる。ジッタは、時間変化する全ての信号と同じ用語（例えば二乗平均平方根（ＲＭＳ）またはピーク間変位）で定量化することができる。時間変化する他の信号と同様に、スペクトル密度に換算してジッタを表現することもできる。ジッタ周期は、時間とともに規則正しく変化する信号特性の最大効果（または最小効果）の２つの時点間の間隔である。より一般的に引用される数値であるジッタ周波数はその逆数であり、１０ヘルツよりも低いジッタ周波数はワンダ（wander）として引用され、１０ヘルツ以上の周波数はジッタとして引用される。ジッタは、他の信号の搬送波との電磁干渉およびクロストークによって生じることがある。ジッタは、ディスプレイ・モニタのフリッカ現象を生じさせ、パーソナル・コンピュータ内のプロセッサの性能に影響を及ぼし、音声信号にクリック音または他の望まれていない効果を導入し、ネットワーク・デバイス間の伝送データの損失を引き起こし得る。許容できるジッタの量は影響を受ける用途に依存する。
クロック・ジッタに関しては、ジッタを測定する目的に使用されている一般的に使用される３つのメトリックが、絶対ジッタ、周期ジッタおよびサイクル間ジッタである。絶対ジッタは、理想的な位置と考えられる位置からのクロックのエッジの位置の絶対差を指す。周期ジッタ（すなわちサイクル・ジッタ）は、任意の１つのクロック周期と理想的なクロック周期との差または平均クロック周期との差を指す。周期ジッタは、ディジタル状態機械などの同期回路において重要である傾向があり、回路の誤りのない動作が、可能な最も短いクロック周期によって制限され（最大でない平均周期サイクル・ジッタ）、最短クロック周期が平均クロック周期に近づくように周期ジッタを最小化することによって同期回路が利益を得るような態様で、回路の性能が平均クロック周期によって設定される。サイクル間ジッタは、隣り合った任意の２つのクロック周期の持続時間の差を言い、マイクロプロセッサおよびランダム・アクセス・メモリ（ＲＡＭ）インタフェースで使用されるいくつかのタイプのクロック生成回路に対して重要であることがある。
クロック・オーバヘッド
クロック・オーバヘッドは、逐次記憶素子（sequential storage element）が入来データをポジティブに記憶する（または分解する）必要がある時間を指す。クロック・オーバヘッドは、逐次記憶素子の準安定特性に直接に関係する。
クロック・バッファ
ある種のクロック・ネットワーク（例えばツリー、グリッドおよび蛇行クロック・ネットワーク）では、満足のいくエッジ・レートを保証し、スキューを低減させるために、クロック信号をバッファする（再生する）必要がある。チップ内の領域またはクラスタへのクロック信号を再生するために、グローバル・クロック・バッファ（ＧＣＢ）が使用され、ＧＣＢは通常、スキュー調整制御を有するように設計される。ローカル・クロック・バッファ／ローカル・クロック・バッファ回路（ＬＣＢ）は、それぞれのクラスタ内の機能ブロックへのクロック信号を再生する目的に使用され、ＬＣＢは通常、電力を低減させるためにクロック信号がオンまたはオフにゲート制御されることを可能にする論理を含む。
パス・トランジスタ論理／パス・ゲート回路
パス・トランジスタ論理（pass transistor logic）（ＰＴＬ）／パス・ゲート回路（pass gate circuit）は、電圧を供給するために直接に接続されるスイッチとしてトランジスタが使用される代わりに、回路のノード間で論理レベルを受け渡しするためのスイッチとしてトランジスタが使用されるように冗長なトランジスタを排除することによって、異なる論理ゲートを作製するために使用されるトランジスタの数を減らし、その結果として能動デバイスの数を減らす。パス・トランジスタは、周期的なクロック信号によって駆動され、入力信号Ｖｉｎに応じて寄生容量Ｃｘをチャージアップまたはチャージダウンするためのアクセス・スイッチとして機能する。したがって、クロック信号がアクティブ（ＣＫ＝１）であるときの可能な２つの動作は、論理「１」トランスファ（静電容量Ｃｘを論理ハイ・レベルにチャージアップすること）、および論理「０」トランスファ（静電容量Ｃｘを論理ロー・レベルにチャージダウンすること）である。いずれにせよ、デプリーション・ロード（depletion load）ｎＭＯＳインバータの出力は、電圧Ｖｘに応じて論理的ロー・レベルまたは論理的ハイ・レベルをとる。
相補的パス・トランジスタ論理（ＣＰＬ）は、ＮＭＯＳパス・トランジスタとＰＭＯＳパス・トランジスタの両方からなるトランスミッション・ゲートを使用することができる。例えば、ＣＰＬは、それぞれゲートがＮＭＯＳオンリー型のパス・トランジスタ・ネットワークからなり、その後にＣＭＯＳ出力インバータが続くような論理ゲートを実装する。ＣＰＬはさらに、どのＣＰＬゲートも正信号と相補信号の両方の２つの出力ワイヤを有し、インバータの必要性を排除するような、デュアル・レール・エンコーディング（dual-rail encoding）を使用する論理ゲートを実装することができる。ＣＰＬは、直列トランジスタを使用して、ＣＰＬの可能な反転出力値間の選択を実行することもでき、その出力はインバータを駆動する。このＣＭＯＳトランスミッション・ゲートは、並列に接続されたｎＭＯＳおよびｐＭＯＳトランジスタからなる。
擬似負荷／擬似負荷回路
擬似負荷（dummy load）／擬似負荷回路は、電気的な負荷をシミュレートするために使用されるデバイスであり、通常は試験目的で使用される。
ＳＫＩＴＴＥＲモニタおよびＣＰＭの問題点
ＣＰＭは、ＣＰＭ設計を選択する際に考慮すべき限界、およびチップ上の他のモニタとの重複を有する。例えば、今日のチップ設計に対して使用されている電子設計自動化（ＥＤＡ）タイミング・ツールは、経路が正のスラック（slack）を有する場合（高速経路）に、サイクル時間を依然として満たしつつ電力を低減させるように、その経路上のゲートのトランジスタ幅が調整されるような態様で、トランジスタのサイズを適当に設定することによって、全ての経路の遅延を等しくすることを試みる。その結果として、Ｔｃｍｉｎを支配する単一の経路が存在せず、このことは、代表的な単一のクリティカル・パスを識別する際の困難につながる。
さらに、ＳＫＩＴＴＥＲモニタおよびＣＰＭの分解能（すなわち異なるディジタル出力を生成することによってそれらが感知することができる信号変動の最小量）も、このようなモニタの中で使用される遅延ゲート（インバータ対）の遅延によって制限される。遅延ゲートの遅延はプロセス技術によって制限される。このような時間ベースのセンサの分解能は、センサの捕捉ラッチの状態を変化させる信号伝搬の最小時間である。このような時間ベースのセンサは、（タイミング不確実性／クロック・スキューの監視用の）ＣＰＭまたはＳＫＩＴＴＥＲの限定された分解能を有する。遅延チェーンを横切る信号伝搬が、（遅延をより速くする電源電圧によって）十分な時間にわたって変化し、その結果、信号が１つの追加の遅延ブロックに沿って移動する場合には、センサのラッチにおいてそのような変化を捕捉することができる。しかしながら、信号伝搬が、少量の時間だけ変化する場合には、センサのラッチにおいて出力が観察されないような形で、追加の遅延ブロック全体に沿って信号が移動しない可能性がある。
ドループ検出において、センサ（例えばＣＰＭ）はドループの始まりを検出し、遅れ（lag）／待ち時間（latency）の後に、この問題を解決するための解決策が回路に適用される。ドループ（供給電圧の低下）は回路をより低速にする。遅れ／待ち時間が小さいほど、回路が問題ゾーン（すなわち回路の速度があまりに低速であるケース）に入る確率も小さい。回路が、現在のＣＰＭによって決定される問題ゾーンに入る場合、チップの設計者は、（電力が増大することと引き換えに）電源電圧を高くすることによって補償を行い、このような補償の後に、回路が問題ゾーンに入る危険がもはやなくなるようにするであろう。したがって、遅れを小さくすることが、問題ゾーンに入る深さを浅くすることにつながることがあり、その結果、補償がより少なくて済むことがある。
ＣＰＭの役割は、ディジタル論理チップが問題ゾーンに入りつつあることを見出すことである。チップが問題ゾーンに入りつつあることを示す情報を考慮して、チップは、この情報を使用し、チップが問題ゾーンから出るようなある対策を適用することになる。この対策は、（限定はされないが）（ｉ）適応クロッキング（すなわち、回路の減速を補償することができるように、クロックを減速させて、回路がより長い時間、機能することができるようにする）、および（２）命令スロットリング（instruction throttling）（すなわち、チップが機能の実行を停止して、タイミング・エラーが起こり得ないようにし、チップ電流を低減させて、チップが問題ゾーンから出るようにする）を含むことができる。
ＣＰＭを電圧センサとして使用するとき、遅れはＣＰＭ分解能に依存する。したがって、分解能が細かいほど、遅れを小さくすることができる。したがって、ディジタル回路用の時間ベースのセンサでは、分解能をより細かくする必要がある。ＣＰＭは、常に問題を感知するが、より細かい分解能が、１レベル（または２レベル以上）の差を生じるのに必要な電圧の量をより小さくし、感知の遅れをより小さくするように、ＶＤＤが、ＣＰＭの指示が所定のしきい値よりも１、２またはそれよりも大きな単位／レベルだけ小さくなるような十分に小さいものであるときに、ＣＰＭは、問題を報告する。ＣＰＭのインバータ・チェーンの「分解能」（それぞれのステージの遅延）は、ＣＰＭのインバータのインバータ遅延のために５ピコ秒程度に制限されることがある。
ＣＰＭの長いサイクル時間の問題点
分解能を増大させるために長いサイクル時間（例えば２／３／４サイクル）でＣＰＭを動作させることも問題となる。例えば、このようなスキームは、１％未満の分解能を得るのに４サイクルを必要とするであろう。さらに、例えば、電圧センサ（ＣＰＭ）が１つの新たなマージン／電圧値を提供することが３サイクルごとにしか許されていない場合、ＣＰＭの分解能はより高くなるであろう。しかしながら、このようなスキームは、ＣＰＭから新たなサンプルを出力するためのより長い時間を含むＣＰＭ待ち時間につながり得る。ドループが起こっている間の増大した待ち時間は、軽減を遅らせ得る。言い換えると、このスキームは、緊急事態を（いくつかのポイントで）検出するＣＰＭからのサンプルが、（１サイクルごとに１つサンプルをポップアップする場合に対して）遅延していると考えることができるような態様で、マージン／電圧の測定回数の減少に帰着し得る。ＣＰＭを電圧センサとして使用するとき、遅れはＣＰＭ分解能に依存する。したがって、分解能を細かくすることは遅れを小さくすることにつながり得る。したがって、分解能をより細かくする必要がある。
さらに、このようなスキームは、（長いＣＰＭサイクルの終わりの）読みが、正確さに劣り、ドループ状況ではより楽観的なものとなり得るために、ドループを軽減するための正しい読みではない可能性があるような態様の「平均電圧値」をＣＰＭが提供することにつながり得る。言い換えると、ＣＰＭセンサは、３サイクルごとにＣＰＭに１つのサンプルを取得させることがその間隔の中間の値を与えるような形で平均マージン／電圧値を測定する固有の特性を有することができる（供給電圧が急速に低下する場合、そのような測定は楽観的な測定となるであろう）。
システム
図１を参照すると、例示的な実施形態において、本発明は、オンチップ・タイミング不確実性測定の分解能を増大させるシステム１００を提供する。例示的な実施形態において、このシステムは、（１）チェーン構成で論理的に結合された遅延回路１１０、１１２、１１４、１１６のセットであり、（ａ）遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路が遅延入力および遅延出力を含み、（ｂ）セットの中の第１の遅延回路１１０の遅延入力が、プログラム可能遅延回路１９０のプログラム可能遅延回路出力に論理的に結合されており、（ｃ）セットの中の第２の遅延回路１１２の遅延入力が、第１の遅延回路１１０の遅延出力に論理的に結合されており、（ｄ）セットの中の残りの遅延回路１１４、１１６のうちのそれぞれの遅延回路の遅延入力が、セットの中の直前の遅延回路の遅延出力に論理的に結合されている、遅延回路１１０、１１２、１１４、１１６のセットと、（２）遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力にそれぞれ論理的に結合された複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０であり、フリップ−フロップ回路の段１４０、１４２を形成しており、（ａ）フリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路が、フリップ−フロップ入力、クロック入力およびフリップ−フロップ出力を含み、（ｂ）複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力がそれぞれ、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力に論理的に結合されている、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０と、（３）フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段にそれぞれ論理的に結合されたクロック回路１５０、１５２であり、（ａ）クロック回路１５０、１５２のクロック出力が、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力に論理的に結合されており、（ｂ）クロック回路１５０、１５２が、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路１５０、１５２のクロック出力から、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力に送信するように論理的に構成されており、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路１５０、１５２によって、フリップ−フロップ回路の段１４０、１４２に送信される、クロック回路１５０、１５２とを含み、（４）遅延回路１１０、１１２、１１４、１１６のセットの中の第１の遅延回路１１０の遅延入力が、プログラム可能遅延回路１９０のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路１５０、１５２からのスキュード・クロック信号を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力上で受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のフリップ−フロップ出力を介してそれぞれ示すように、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０が論理的に構成されている。
特定の実施形態において、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路は少なくとも２つのインバータ回路を含む。具体的な実施形態において、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路は少なくとも２つのインバータ回路を含む。例えば、プログラム可能遅延回路１９０は、立ち上がりエッジ信号／クロック信号を出力することができる。別の例では、遅延回路のうちのそれぞれの遅延回路の遅延出力に少なくとも２つのフリップ−フロップ回路を論理的に結合することができる。別の例では、遅延回路のうちのそれぞれの遅延回路の遅延出力に２つから８つの間のフリップ−フロップ回路を論理的に結合することができる。具体的な実施形態において、フリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０は、フリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０がフリップ−フロップ回路のクロック入力／クロック・ポート上で立ち上がりエッジを受信したときにフリップ−フロップ回路のフリップ−フロップ入力上でデータを捕捉するマスタ−スレーブ・ディジタル論理素子である。
一実施形態において、論理的結合は、電気接続、光学接続、無線接続および電磁接続を含む。さらに、本発明は、図に示された構成要素の数に限定されない。
一実施形態において、本発明は、インバータの単一のチェーンおよび捕捉ラッチの多数のセットを使用し、ラッチのそれぞれのセットは、異なるクロック信号によってクロッキングされ、異なるクロックは、少量の時間だけスキューされている。このようなスキームを使用することによって、本発明は、時間ベースのセンサ（ＳＫＩＴＴＥＲモニタ／ＣＰＭ）の分解能を増大させることができる。これは、信号伝搬をより正確にカウントすることができるためである。本発明は、ラッチとスキュード・クロックの適正な組合せを使用し、スキュー値を設定するシステムおよび方法を提供する。一実施形態において、本発明は、遅延ブロック（インバータ対）のチェーンおよびラッチを使用して信号の伝搬時間を測定する時間ベースのセンサを提供する。例えば、クロック・サイクルの始めに、インバータ・チェーンの入力に入力信号（通常はディジタル０からディジタル１への遷移）を印加し、入力信号は、インバータのチェーンに沿って伝わり始め、そのサイクルの終わりに、ラッチの状態が、使用されたクロックのサイクル時間および電源電圧値などのパラメータに関する情報を示すような態様で、ラッチが、遅延ブロックの出力を捕捉することができる。
一実施形態において、本発明は、入力ディジタル信号の伝搬時間を測定するための回路／システムおよび方法を提供する。この回路／システムおよび方法は、遅延ブロック（インバータ対）および捕捉ラッチまたはフリップ−フロップを含み、それらは、それぞれの遅延ブロックの出力が、多数のラッチまたはフリップ−フロップによって捕捉されるように形成されており、それらのラッチまたはフリップ−フロップはそれぞれ、異なるクロック信号によってクロッキングされる。さらなる実施形態において、本発明はさらに、異なるクロック信号を生成するためのローカル・クロック・バッファおよびインバータを含み、さらに、それぞれのインバータ入力に、ラッチまたはフリップ−フロップの捕捉クロック信号間の必要なスキューを生成するためのプログラム可能容量性負荷を含む。
一実施形態において、本発明は、それぞれのＣＰＭタップ遅延点に多数のラッチを含み、それぞれのタップにおいて多数の並列測定を効果的に実施することにより、それぞれのタップにおける分解能を増大させ、全体の分解能を増大させることができるように、異なるラッチは、（プログラム可能遅延によって生成／制御された）同じクロックのスキューされたクロックを受信する。一実施形態において、本発明は、必要なスキュード・クロックを生成するシステムおよび方法を提供する。
一実施形態において、本発明は、時間ベースのモニタ（例えばＳＫＩＴＴＥＲモニタ、ＣＰＭ）のそれぞれのタップ点に多数のラッチを含み、それぞれのラッチは、周波数は同じだがわずかに異なる到着時間（スキュー）を有するクロックを受信し、その結果、１タップ当たり多数の０／１ビットを提供する。これらの多数のビットを結合することによって、本発明は、それぞれのタップ内でどれくらい遠くまでエッジ信号がそれを実施したのかを示すことができ、それによって時間ベースのモニタの分解能を効果的に増大させることができる。
方法
図２を参照すると、例示的な実施形態において、本発明は、オンチップ・タイミング不確実性測定の分解能を増大させる方法２００を提供する。例示的な実施形態において、方法２００は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信する動作２１０と、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信する動作２１２であり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、動作２１２と、（３）フリップ−フロップ回路の段のうちのそれぞれの段に論理的に結合されたクロック回路によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信する動作２１４であり、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信される、動作２１４と、（４）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示す動作２１６とを含む。
一実施形態において、システム１００は、プログラム可能遅延回路１９０のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路１１０、１１２、１１４、１１６のセットの中の第１の遅延回路１１０の遅延入力上で受信する動作２１０を実行する。一実施形態において、システム１００は、遅延回路１１０、１１２、１１４、１１６のセットの中の第１の遅延回路１１０の遅延入力が、プログラム可能遅延回路１９０のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信する動作２１２を実行し、複数のフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０はフリップ−フロップ回路の段１４０、１４２を形成している。一実施形態において、システム１００は、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に論理的に結合されたクロック回路１５０、１５２によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路１５０、１５２のクロック出力から、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力に送信する動作２１４を実行し、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路１５０、１５２によって、フリップ−フロップ回路の段１４０、１４２に送信される。一実施形態において、システム１００は、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路１５０、１５２からのスキュード・クロック信号を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力上で受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０によって、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のフリップ−フロップ出力を介してそれぞれ示す動作２１６を実行する。
図３を参照すると、代替実施形態において、本発明は、オンチップ・タイミング不確実性測定の分解能を増大させる方法２５０を提供する。代替実施形態において、方法２５０は、（１）プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信する動作２５２と、（２）遅延回路のセットの中の第１の遅延回路の遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信する動作２５４であり、複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、動作２５４と、（３）遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、遅延回路のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路によって、複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示す動作２５６とを含む。
一実施形態において、システム１００は、プログラム可能遅延回路１９０のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路１１０、１１２、１１４、１１６のセットの中の第１の遅延回路１１０の遅延入力上で受信する動作２５２を実行する。一実施形態において、システム１００は、遅延回路１１０、１１２、１１４、１１６のセットの中の第１の遅延回路１１０の遅延入力が、プログラム可能遅延回路１９０のプログラム可能遅延回路出力からの出力を受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信する動作２５４を実行し、複数のフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０はフリップ−フロップ回路の段１４０、１４２を形成している。一実施形態において、システム１００は、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信したことに応答して、およびクロック回路１５０、１５２からのスキュード・クロック信号を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力上で受信したことに応答して、遅延回路１１０、１１２、１１４、１１６のうちのそれぞれの遅延回路の遅延出力から送信されたエッジ信号が、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０内でどれくらい遠くまで伝搬したのかを、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０によって、複数のフリップ−フロップ回路１２０、１２２、１２４、１２６、１２８、１３０のフリップ−フロップ出力を介してそれぞれ示す動作２５６を実行する。
さらなる実施形態において、方法２５０は、フリップ−フロップ回路の段のうちのそれぞれの段に論理的に結合されたクロック回路によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路のクロック出力から、フリップ−フロップ回路の段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信する動作を含み、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の段に送信される。一実施形態において、システム１００は、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対するクロック回路１５０、１５２によって、プログラム可能遅延を含むスキュード・クロック信号を、クロック回路１５０、１５２のクロック出力から、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路１２０、１２４、１２８、１２２、１２６、１３０のクロック入力に送信する動作を実行し、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路１５０、１５２によって、フリップ−フロップ回路の段１４０、１４２に送信される。
スキュード・クロック信号の生成
プログラム可能遅延によるもの
例示的な実施形態において、この方法は、（ａ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路であり、（ｉ）ローカル・クロック・バッファ回路が、ローカル・クロック・バッファ入力およびローカル・クロック・バッファ出力を含み、（ｉｉ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力がマスタ・クロック回路の出力に論理的に結合された、ローカル・クロック・バッファ回路と、（ｂ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路のセットであり、（ｉ）インバータ回路のうちのそれぞれのインバータ回路がインバータ入力およびインバータ出力を含み、（ｉｉ）インバータ回路のセットの中の第１のインバータ回路のインバータ入力が、ローカル・クロック・バッファ回路のローカル・クロック・バッファ出力に論理的に結合されており、（ｉｉｉ）インバータ回路のセットの中の第２のインバータ回路のインバータ入力が、第１のインバータ回路のインバータ出力に論理的に結合されており、（ｉｖ）インバータ回路のセットの中の残りのインバータ回路のうちのそれぞれのインバータ回路のインバータ入力が、インバータ回路のセットの中の直前のインバータ回路のインバータ出力に論理的に結合されている、インバータ回路のセットと、（ｃ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するインバータ回路のセットの中のインバータ回路のうちのそれぞれのインバータ回路のインバータ出力に論理的に結合されたパス・ゲート回路および擬似負荷回路のセットであり、パス・ゲート回路および擬似負荷回路のセットが、パス・ゲート回路および擬似負荷回路のセットの制御線が制御信号を受信したことに応答してスキュード・クロック信号のプログラム可能遅延を生成するように論理的に構成された、パス・ゲート回路および擬似負荷回路のセットとを含み、（ｄ）インバータ回路のセットの中の第１のインバータ回路のインバータ入力がローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を受信したことに応答して、およびパス・ゲート回路および擬似負荷回路のセットが、スキュード・クロック信号のプログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信するように、インバータ回路のセットの中の最後のインバータ回路のインバータ出力が論理的に構成されている。例えば、擬似負荷回路は、インバータ回路、キャパシタおよび可変容量性負荷のうちの少なくとも１つとすることができる。
図４を参照すると、例示的な実施形態において、クロック回路１５０、１５２は、（ａ）フリップ−フロップ回路の段１４０、１４２（例えば段１、段２）のうちのそれぞれの段に対応するローカル・クロック・バッファ回路３１０、３１２（例えばＬＣＢ１、ＬＣＢ２）であり、（ｉ）ローカル・クロック・バッファ回路３１０、３１２が、ローカル・クロック・バッファ入力およびローカル・クロック・バッファ出力を含み、（ｉｉ）ローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ入力がマスタ・クロック回路（ＭＣＣ）３９０の出力に論理的に結合された、ローカル・クロック・バッファ回路３１０、３１２と、（ｂ）フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路３２０、３２２、３２４、３２６のセットであり、（ｉ）インバータ回路３２０、３２２、３２４、３２６のうちのそれぞれのインバータ回路がインバータ入力およびインバータ出力を含み、（ｉｉ）インバータ回路のセットの中の第１のインバータ回路３２０、３２４のインバータ入力が、ローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ出力に論理的に結合されており、（ｉｉｉ）インバータ回路のセットの中の第２のインバータ回路のインバータ入力が、第１のインバータ回路３２０、３２４のインバータ出力に論理的に結合されており、（ｉｖ）インバータ回路のセットの中の残りのインバータ回路のうちのそれぞれのインバータ回路のインバータ入力が、インバータ回路のセットの中の直前のインバータ回路のインバータ出力に論理的に結合されている、インバータ回路３２０、３２２、３２４、３２６のセットと、（ｃ）フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するインバータ回路のセットの中のインバータ回路３２０、３２２、３２４、３２６のうちのそれぞれのインバータ回路のインバータ出力に論理的に結合されたパス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットであり、パス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットが、パス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットの制御線が制御信号を受信したことに応答してスキュード・クロック信号のプログラム可能遅延を生成するように論理的に構成された、パス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットとを含み、（ｄ）インバータ回路のセットの中の第１のインバータ回路３２０、３２４のインバータ入力がローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ出力からの出力を受信したことに応答して、およびパス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットが、スキュード・クロック信号のプログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段にスキュード・クロック信号を送信するように、インバータ回路のセットの中の最後のインバータ回路３２２、３２６のインバータ出力が論理的に構成されている。例えば、ローカル・クロック・バッファ回路３１０上の遅延をゼロに設定する（パス・ゲート回路３３０、３３２のセットが受信する制御信号を介してパス・ゲート回路３３０、３３２のセットおよび擬似負荷回路３４０、３４２のセットをオフに切り換える）ことにより、本発明は、ローカル・クロック・バッファ回路３１２上の遅延を増大させる（パス・ゲート回路３３４、３３６のセットが受信する制御信号を介してパス・ゲート回路３３４、３３６のセットおよび擬似負荷回路３４４、３４６のセットのうちの少なくとも１つをオンに切り換える）ことによって、スキューを制御することができる。
例示的な実施形態において、送信することは、（ａ）マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信することと、（ｂ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力が、マスタ・クロック回路のマスタ・クロック回路出力からの出力を受信したことに応答して、ローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路のセットの中の第１のインバータ回路のインバータ入力上で受信することと、（ｃ）パス・ゲート回路および擬似負荷回路のセットの制御線が制御信号を受信したことに応答して、パス・ゲート回路および擬似負荷回路のセットによって、スキュード・クロック信号のプログラム可能遅延を生成することと、（ｄ）インバータ回路のセットの中の第１のインバータ回路のインバータ入力がローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を受信したことに応答して、および生成したことに応答して、インバータ回路のセットの中の最後のインバータ回路によって、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信することとを含む。図５を参照すると、例示的な実施形態において、送信する動作２１４は、（ａ）マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信する動作３６０と、（ｂ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力が、マスタ・クロック回路のマスタ・クロック回路出力からの出力を受信したことに応答して、ローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路のセットの中の第１のインバータ回路のインバータ入力上で受信する動作３６２と、（ｃ）パス・ゲート回路および擬似負荷回路のセットの制御線が制御信号を受信したことに応答して、パス・ゲート回路および擬似負荷回路のセットによって、スキュード・クロック信号のプログラム可能遅延を生成する動作３６４と、（ｄ）インバータ回路のセットの中の第１のインバータ回路のインバータ入力がローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を受信したことに応答して、および生成したことに応答して、インバータ回路のセットの中の最後のインバータ回路によって、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信する動作３６６とを含む。
一実施形態において、クロック回路１５０、１５２は、マスタ・クロック回路３９０のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ入力上で受信する動作３６０を実行する。一実施形態において、クロック回路１５０、１５２は、ローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ入力が、マスタ・クロック回路３９０のマスタ・クロック回路出力からの出力を受信したことに応答して、ローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ出力からの出力を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路３２０、３２２、３２４、３２６のセットの中の第１のインバータ回路３２０、３２４のインバータ入力上で受信する動作３６２を実行する。一実施形態において、クロック回路１５０、１５２は、パス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットの制御線が制御信号を受信したことに応答して、パス・ゲート回路３３０、３３２、３３４、３３６および擬似負荷回路３４０、３４２、３４４、３４６のセットによって、スキュード・クロック信号のプログラム可能遅延を生成する動作３６４を実行する。一実施形態において、クロック回路１５０、１５２は、インバータ回路３２０、３２２、３２４、３２６のセットの中の第１のインバータ回路３２０、３２４のインバータ入力がローカル・クロック・バッファ回路３１０、３１２のローカル・クロック・バッファ出力からの出力を受信したことに応答して、および生成したことに応答して、インバータ回路３２０、３２２、３２４、３２６のセットの中の最後のインバータ回路３２２、３２６によって、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段にスキュード・クロック信号を送信する動作３６６を実行する。
異なる電圧供給値によるもの
例示的な実施形態において、クロック回路は、（ａ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路であり、（ｉ）ローカル・クロック・バッファ回路が、ローカル・クロック・バッファ入力、電圧供給入力およびローカル・クロック・バッファ出力を含み、（ｉｉ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力が、マスタ・クロック回路のマスタ・クロック回路出力に論理的に結合された、ローカル・クロック・バッファ回路と、（ｂ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路であり、プログラム可能ヘッダ回路が、スキュード・クロック信号のプログラム可能遅延を生成するように電気的に構成された、プログラム可能ヘッダ回路とを含み、（ｃ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力が、マスタ・クロック回路のマスタ・クロック回路出力からの出力を受信したことに応答して、およびプログラム可能ヘッダ回路が、スキュード・クロック信号のプログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信するように、ローカル・クロック・バッファ回路のローカル・クロック・バッファ出力が論理的に構成されている。特定の実施形態において、プログラム可能ヘッダ回路は少なくとも１つのトランジスタを含む。特定の実施形態において、この少なくとも１つのトランジスタはｐ−ＭＯＳトランジスタである。例えば、プログラム可能ヘッダ回路は、そのそれぞれのローカル・クロック・バッファ回路に異なる電圧供給を提供することができる。具体的な例では、プログラム可能ヘッダ回路が異なる強度（strength）を有する。さらなる例では、プログラム可能ヘッダ回路がそれぞれ、プログラム可能ヘッダ回路内のトランジスタの数に比例した異なる強度を有する。
図６を参照すると、例示的な実施形態において、クロック回路１５０、１５２は、（ａ）フリップ−フロップ回路の段１４０、１４２（例えば段１、段２）のうちのそれぞれの段に対応するローカル・クロック・バッファ回路４１０、４１２（例えばＬＣＢ１、ＬＣＢ２）であり、（ｉ）ローカル・クロック・バッファ回路４１０、４１２が、ローカル・クロック・バッファ入力、電圧供給入力およびローカル・クロック・バッファ出力を含み、（ｉｉ）ローカル・クロック・バッファ回路４１０、４１２のローカル・クロック・バッファ入力が、マスタ・クロック回路４９０のマスタ・クロック回路出力に論理的に結合された、ローカル・クロック・バッファ回路４１０、４１２と、（ｂ）フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するローカル・クロック・バッファ回路４１０、４１２の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路４２０、４２２であり、プログラム可能ヘッダ回路４２０、４２２が、スキュード・クロック信号のプログラム可能遅延を生成するように電気的に構成された、プログラム可能ヘッダ回路４２０、４２２とを含み、（ｃ）ローカル・クロック・バッファ回路４１０、４１２のローカル・クロック・バッファ入力が、マスタ・クロック回路４９０のマスタ・クロック回路出力からの出力を受信したことに応答して、およびプログラム可能ヘッダ回路４２０、４２２が、スキュード・クロック信号のプログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段にスキュード・クロック信号を送信するように、ローカル・クロック・バッファ回路４１０、４１２のローカル・クロック・バッファ出力が論理的に構成されている。特定の実施形態において、プログラム可能ヘッダ回路４２０、４２２は少なくとも１つのトランジスタ４３０、４３２を含む。特定の実施形態において、少なくとも１つのトランジスタ４３０、４３２はｐ−ＭＯＳトランジスタである。例えば、ローカル・クロック・バッファ回路４１０に対するプログラム可能ヘッダ回路４２０内のヘッダ／トランジスタの数を設定することにより、本発明は、ローカル・クロック・バッファ回路４１２に対するプログラム可能ヘッダ回路４２２内のヘッダ／トランジスタの数を変化させることによって、スキューを制御することができる（オンにするヘッダ／トランジスタの数を少なくすると、ローカル・クロック・バッファ回路４１２上の供給電圧は小さくなり、遅延は大きくなる）。
例示的な実施形態において、送信することは、（ａ）マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信することと、（ｂ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路によって、スキュード・クロック信号のプログラム可能遅延を生成することと、（ｃ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力がマスタ・クロック回路のマスタ・クロック回路出力からの出力を受信したことに応答して、および生成したことに応答して、ローカル・クロック・バッファ回路によって、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信することとを含む。図７を参照すると、例示的な実施形態において、送信する動作２１４は、（ａ）マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信する動作４５０と、（ｂ）フリップ−フロップ回路の段のうちのそれぞれの段に対応するローカル・クロック・バッファ回路の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路によって、スキュード・クロック信号のプログラム可能遅延を生成する動作４５２と、（ｃ）ローカル・クロック・バッファ回路のローカル・クロック・バッファ入力がマスタ・クロック回路のマスタ・クロック回路出力からの出力を受信したことに応答して、および生成したことに応答して、ローカル・クロック・バッファ回路によって、フリップ−フロップ回路の段のうちのそれぞれの段にスキュード・クロック信号を送信する動作４５４とを含む。
一実施形態において、クロック回路１５０、１５２は、マスタ・クロック回路４９０のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するローカル・クロック・バッファ回路４１０、４１２のローカル・クロック・バッファ入力上で受信する動作４５０を実行する。一実施形態において、クロック回路１５０、１５２は、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段に対応するローカル・クロック・バッファ回路４１０、４１２の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路４２０、４２２によって、スキュード・クロック信号のプログラム可能遅延を生成する動作４５２を実行する。一実施形態において、クロック回路１５０、１５２は、ローカル・クロック・バッファ回路４１０、４１２のローカル・クロック・バッファ入力がマスタ・クロック回路４９０のマスタ・クロック回路出力からの出力を受信したことに応答して、および生成したことに応答して、ローカル・クロック・バッファ回路４１０、４１２によって、フリップ−フロップ回路の段１４０、１４２のうちのそれぞれの段にスキュード・クロック信号を送信する動作４５４を実行する。
例
一実施形態において、本発明は、それぞれの遅延ブロックｂｌｏｃｋの出力が多数のラッチによって捕捉される遅延ブロックのチェーンを使用する。例えば、「ｂｌｏｃｋ−ｉ」がｉ番目の遅延ブロックである場合、ｌａｔｃｈ−ｉ，ｊは、ｉ番目の遅延ブロックの出力を捕捉するｊ番目のラッチであるとする。具体的には、例えば、ｌａｔｃｈ ｉ，１は、サイクルの終わりに出力を捕捉することができ、ｌａｔｃｈ ｉ，２は、それよりもわずかに後の時刻に出力を捕捉することができ、ｌａｔｃｈ ｉ，３は、それよりもわずかに後の時刻に出力を捕捉することができ、以下同様である。さらなる例では、ＤＴが、これらのラッチの捕捉クロック間のスキューである場合、信号伝搬がＤＴだけ変化した場合にｌａｔｃｈ ｉ，２の状態が変化することができるように、ｌａｔｃｈ ｉ，２は、ｌａｔｃｈ ｉ，１が補足してから時間ＤＴの後に、伝搬された信号を捕捉することができる。ＤＴは、それぞれの遅延ブロックの遅延よりも小さくすることができる。一実施形態において、本発明は、その結果、時間ベースのセンサの有効分解能を増大させることができる。具体的には、例えば、本発明は、（分解能を増大させるための）多数の連続した測定を必要とすることなしに、オンチップ・タイミング不確実性の測定分解能の増大（おそらく１ピコ秒未満の分解能）を提供することができる。
一実施形態において、本発明はさらに、必要なスキューＤＴを生成するシステムおよび方法を提供する。さらなる例では、最初の（元の）ラッチ・セットｌａｔｃｈ ｋ，１に属する全てのラッチが、それらを駆動するローカル・クロック・バッファ（ＬＣＢ）からいくつかのインバータ・ゲートを経て到来し、ラッチ「ｌａｔｃｈ ｋ，２」、「ｌａｔｃｈ ｋ，３」などを駆動する残りの全てのクロックが、同じＬＣＢおよびインバータ・ゲートの異なる例から到来し、全てのインバータ・ゲートの入力にプログラム可能キャパシタ負荷を加えることができる。具体的な例では、異なるキャパシタ負荷をオンおよびオフに切り換えることより、インバータ・ゲートの遅延を少量だけ変化させることができ、全体として、全体の必要なスキューＤＴ、２ＤＴなどを生み出すことができる。
図８は、プログラム可能遅延回路１９０の出力の立ち上がりエッジが、フリップ−フロップ回路１２０および１２２を通して伝搬し（フリップ−フロップ回路１２０および１２２の論理「１」出力値によって示されている）、フリップ−フロップ回路１２６を通して伝搬した（フリップ−フロップ回路１２４の論理「０」出力値およびフリップ−フロップ回路１２６の論理「１」出力値によって示されている）、２倍の分解能または２Ｘ分解能を有する、本発明の一例を示す。
別の例では、図９および図１０に示されている２つのタイプのセンサ出力処理によってディジタル回路の電圧を測定するために、センサ（例えばＳＫＩＴＴＥＲモニタ、ＣＰＭ）内の時間分解能が使用される。図９は例えば、第１のタイプのセンサ出力処理であるしきい値処理を示すグラフ６００を示している。図１０は、別の例として、第２のタイプのセンサ出力処理である傾き処理を示すグラフ６５０を示している。ＣＰＭに対する典型的な分解能（２２ナノメートル設計以上および製品条件）は６〜７ピコ秒以上になることがあり、高周波数プロセッサでは１クロック・サイクルの最大３．５％に達し得る。単一サイクル測定におけるこのような分解能は、ＣＰＭ値を１サイクルで１だけ変化させるのに２５〜３０ｍＶ超を要する非常に粗い電圧分解能につながり得る。そのような粗い分解能は、しきい値処理と傾き処理の両方で非常に遅いスロットリングにつながり、その結果、ドループに関係した電圧マージンの小部分を軽減し得る。
図９を参照すると、例えば、しきい値処理は、センサ基準電圧を、安全な最小オンチップ電圧／供給電圧に較正すること、および、センサ基準電圧がしきい電圧よりも低い値またはしきい電圧に等しい値を有するときに電圧／供給電圧をスロットリングすることを含む。さらなる例において、センサ基準が最小動作供給電圧よりも１電圧単位（unit of voltage）だけ低い値を有するときに電圧／供給電圧をスロットリングすることは、多くの偽陽性（false positive）につながり得る。本発明によって提供され得るより細かい分解能は、より早い感知、より速い反応およびより多くのドループ軽減につながり得る。具体的には、プロット６１０の点６２０において供給電圧のドループをより早く感知／検出することによって、本発明は、より小さな電圧変化６３０を使用してしきい電圧６４０を回復させることを可能にすることができる。例えば、良好な分解能は、電圧変化６３０が２以下の絶対値を有するときであり得る。
図１０を参照すると、例えば、傾き処理は、最小動作供給電圧よりも２電圧単位大きいセンサ基準値と最小動作供給電圧（例えば１２ボルトと１０ボルト）との間のプロット６６０の傾きを算出すること、および、最小動作供給電圧よりも２電圧単位大きい電圧から最小動作供給電圧へのセンサ基準値の急変が５０サイクル／クロック・サイクル未満で起こったときに、電圧／供給電圧をスロットリングすることを含む。本発明によって提供され得るより細かい分解能は、より早い感知、より速い反応およびより多くのドループ軽減につながり得る。具体的には、プロット６６０の点６７０において供給電圧のドループをより早く感知／検出することによって、本発明は、より小さな電圧変化６８０を使用してしきい電圧６９０を回復させることを可能にすることができる。例えば、良好な分解能は、電圧変化６３０が、短時間で起こる２以下の絶対値を有するときであり得る。
本発明のさまざまな実施形態の以上の説明は、例示のために示したものであり、以上の説明が網羅的であること、または、以上の説明が、開示された実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲および思想を逸脱しない多くの変更および変形が明らかである。本明細書で使用した用語は、それらの実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改良点を最もよく説明するように、または本明細書に開示された実施形態を他の当業者が理解できるように選択した。

Claims (13)

  1. システムであって、
    チェーン構成で論理的に結合された遅延回路のセットであり、
    前記遅延回路のうちのそれぞれの遅延回路が遅延入力および遅延出力を備え、前記セットの中の第１の遅延回路の前記遅延入力が、プログラム可能遅延回路のプログラム可能遅延回路出力に論理的に結合されており、
    前記セットの中の第２の遅延回路の前記遅延入力が、前記第１の遅延回路の前記遅延出力に論理的に結合されており、
    前記セットの中の残りの遅延回路のうちのそれぞれの遅延回路の前記遅延入力が、前記セットの中の直前の遅延回路の前記遅延出力に論理的に結合されている、
    遅延回路の前記セットと、
    前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力にそれぞれ論理的に結合された複数のフリップ−フロップ回路であり、フリップ−フロップ回路の段を形成しており、
    前記フリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路が、フリップ−フロップ入力、クロック入力およびフリップ−フロップ出力を備え、
    前記複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路の前記フリップ−フロップ入力がそれぞれ、前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力に論理的に結合されている、
    前記複数のフリップ−フロップ回路と、
    フリップ−フロップ回路の前記段のうちのそれぞれの段にそれぞれ論理的に結合されたクロック回路であり、
    前記クロック回路のクロック出力が、フリップ−フロップ回路の前記段のうちの前記それぞれの段の中のそれぞれのフリップ−フロップ回路の前記クロック入力に論理的に結合されており、
    前記クロック回路が、プログラム可能遅延を含むスキュード・クロック信号を、前記クロック回路の前記クロック出力から、フリップ−フロップ回路の前記段のうちの前記それぞれの段の中の前記それぞれのフリップ−フロップ回路の前記クロック入力に送信するように論理的に構成されており、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、クロック回路によって、フリップ−フロップ回路の前記段に送信される、
    前記クロック回路と
    を備え、
    遅延回路の前記セットの中の前記第１の遅延回路の前記遅延入力が、前記プログラム可能遅延回路の前記プログラム可能遅延回路出力からの出力を受信したことに応答して、前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力からの出力を、前記複数のフリップ−フロップ回路のうちの前記それぞれのフリップ−フロップ回路の前記フリップ−フロップ入力上で受信したことに応答して、および前記クロック回路からの前記スキュード・クロック信号を、フリップ−フロップ回路の前記段のうちの前記それぞれの段の中の前記それぞれのフリップ−フロップ回路の前記クロック入力上で受信したことに応答して、前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力から送信されたエッジ信号が、前記複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、前記複数のフリップ−フロップ回路の前記フリップ−フロップ出力を介してそれぞれ示すように、前記複数のフリップ−フロップ回路が論理的に構成された、
    システム。
  2. 前記遅延回路のうちの前記それぞれの遅延回路が少なくとも２つのインバータ回路を備える、請求項１に記載のシステム。
  3. 前記スキュード・クロック信号が共通の周波数を有し、
    前記スキュード・クロック信号のうちのそれぞれのスキュード・クロック信号が、対応するプログラム可能遅延によって決定される異なる到着時間（スキュー）を有する、
    請求項１に記載のシステム。
  4. 前記クロック回路が、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するローカル・クロック・バッファ回路であり、
    前記ローカル・クロック・バッファ回路が、ローカル・クロック・バッファ入力およびローカル・クロック・バッファ出力を備え、
    前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ入力がマスタ・クロック回路の出力に論理的に結合された、
    前記ローカル・クロック・バッファ回路と、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路のセットであり、
    前記インバータ回路のうちのそれぞれのインバータ回路がインバータ入力およびインバータ出力を備え、
    インバータ回路の前記セットの中の第１のインバータ回路の前記インバータ入力が、前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ出力に論理的に結合されており、
    インバータ回路の前記セットの中の第２のインバータ回路の前記インバータ入力が、前記第１のインバータ回路の前記インバータ出力に論理的に結合されており、
    インバータ回路の前記セットの中の残りのインバータ回路のうちのそれぞれのインバータ回路の前記インバータ入力が、インバータ回路の前記セットの中の直前のインバータ回路の前記インバータ出力に論理的に結合されている、
    インバータ回路の前記セットと、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するインバータ回路の前記セットの中の前記インバータ回路のうちのそれぞれのインバータ回路の前記インバータ出力に論理的に結合されたパス・ゲート回路および擬似負荷回路のセットであり、パス・ゲート回路および擬似負荷回路の前記セットが、パス・ゲート回路および擬似負荷回路の前記セットの制御線が制御信号を受信したことに応答して前記スキュード・クロック信号の前記プログラム可能遅延を生成するように論理的に構成された、パス・ゲート回路および擬似負荷回路の前記セットと
    を備え、
    インバータ回路の前記セットの中の前記第１のインバータ回路の前記インバータ入力が前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ出力からの出力を受信したことに応答して、およびパス・ゲート回路および擬似負荷回路の前記セットが前記スキュード・クロック信号の前記プログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の前記段のうちの前記それぞれの段に前記スキュード・クロック信号を送信するように、インバータ回路の前記セットの中の最後のインバータ回路の前記インバータ出力が論理的に構成された、
    請求項１に記載のシステム。
  5. 前記クロック回路が、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するローカル・クロック・バッファ回路であり、
    前記ローカル・クロック・バッファ回路が、ローカル・クロック・バッファ入力、電圧供給入力およびローカル・クロック・バッファ出力を備え、
    前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ入力が、マスタ・クロック回路のマスタ・クロック回路出力に論理的に結合された、
    前記ローカル・クロック・バッファ回路と、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応する前記ローカル・クロック・バッファ回路の前記電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路であり、前記プログラム可能ヘッダ回路が、前記スキュード・クロック信号の前記プログラム可能遅延を生成するように電気的に構成された、前記プログラム可能ヘッダ回路と
    を備え、
    前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ入力が、前記マスタ・クロック回路の前記マスタ・クロック回路出力からの出力を受信したことに応答して、および前記プログラム可能ヘッダ回路が、前記スキュード・クロック信号の前記プログラム可能遅延を生成したことに応答して、フリップ−フロップ回路の前記段のうちの前記それぞれの段に前記スキュード・クロック信号を送信するように、前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ出力が論理的に構成された、
    請求項１に記載のシステム。
  6. 前記プログラム可能ヘッダ回路が少なくとも１つのトランジスタを備える、請求項５に記載のシステム。
  7. 前記少なくとも１つのトランジスタがｐ−ＭＯＳトランジスタである、請求項６に記載のシステム。
  8. 方法であって、
    プログラム可能遅延回路のプログラム可能遅延回路出力からの出力を、チェーン構成で論理的に結合された遅延回路のセットの中の第１の遅延回路の遅延入力上で受信することと、
    遅延回路の前記セットの中の前記第１の遅延回路の前記遅延入力が、前記プログラム可能遅延回路の前記プログラム可能遅延回路出力からの前記出力を受信したことに応答して、前記遅延回路のうちのそれぞれの遅延回路の遅延出力からの出力を、複数のフリップ−フロップ回路のうちのそれぞれのフリップ−フロップ回路のフリップ−フロップ入力上で受信することであり、前記複数のフリップ−フロップ回路がフリップ−フロップ回路の段を形成している、前記受信することと、
    前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力からの前記出力を、前記複数のフリップ−フロップ回路のうちの前記それぞれのフリップ−フロップ回路の前記フリップ−フロップ入力上で受信したことに応答して、およびクロック回路からのスキュード・クロック信号を、フリップ−フロップ回路の前記段のうちのそれぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力上で受信したことに応答して、前記遅延回路のうちの前記それぞれの遅延回路の前記遅延出力から送信されたエッジ信号が、前記複数のフリップ−フロップ回路内でどれくらい遠くまで伝搬したのかを、前記複数のフリップ−フロップ回路によって、前記複数のフリップ−フロップ回路のフリップ−フロップ出力を介してそれぞれ示すことと
    を含む方法。
  9. フリップ−フロップ回路の前記段のうちの前記それぞれの段に対するクロック回路によって、プログラム可能遅延を含むスキュード・クロック信号を、前記クロック回路のクロック出力から、フリップ−フロップ回路の前記段のうちの前記それぞれの段の中のそれぞれのフリップ−フロップ回路のクロック入力に送信することをさらに含み、その結果、対応するプログラム可能遅延を含むスキュード・クロック信号がそれぞれ、前記クロック回路によって、フリップ−フロップ回路の前記段に送信される、請求項８に記載の方法。
  10. 前記遅延回路のうちの前記それぞれの遅延回路が少なくとも２つのインバータ回路を備える、請求項８に記載の方法。
  11. 前記スキュード・クロック信号が共通の周波数を有し、
    前記スキュード・クロック信号のうちのそれぞれのスキュード・クロック信号が、対応するプログラム可能遅延によって決定される異なる到着時間（スキュー）を有する、
    請求項９に記載の方法。
  12. 前記送信することが、
    マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信することと、
    前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ入力が、前記マスタ・クロック回路の前記マスタ・クロック回路出力からの前記出力を受信したことに応答して、前記ローカル・クロック・バッファ回路のローカル・クロック・バッファ出力からの出力を、フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するチェーン構成で論理的に結合されたインバータ回路のセットの中の第１のインバータ回路のインバータ入力上で受信することと、
    パス・ゲート回路および擬似負荷回路のセットの制御線が制御信号を受信したことに応答して、パス・ゲート回路および擬似負荷回路の前記セットによって、前記スキュード・クロック信号の前記プログラム可能遅延を生成することと、
    インバータ回路の前記セットの中の前記第１のインバータ回路の前記インバータ入力が前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ出力からの前記出力を受信したことに応答して、および前記生成に応答して、インバータ回路の前記セットの中の最後のインバータ回路によって、フリップ−フロップ回路の前記段のうちの前記それぞれの段に前記スキュード・クロック信号を送信することと
    を含む、請求項９に記載の方法。
  13. 前記送信することが、
    マスタ・クロック回路のマスタ・クロック回路出力からの出力を、フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応するローカル・クロック・バッファ回路のローカル・クロック・バッファ入力上で受信することと、
    フリップ−フロップ回路の前記段のうちの前記それぞれの段に対応する前記ローカル・クロック・バッファ回路の電圧供給入力に電気的に結合されたプログラム可能ヘッダ回路によって、前記スキュード・クロック信号の前記プログラム可能遅延を生成することと、
    前記ローカル・クロック・バッファ回路の前記ローカル・クロック・バッファ入力が前記マスタ・クロック回路の前記マスタ・クロック回路出力からの前記出力を受信したことに応答して、および前記生成に応答して、前記ローカル・クロック・バッファ回路によって、フリップ−フロップ回路の前記段のうちの前記それぞれの段に前記スキュード・クロック信号を送信することと
    を含む、請求項９に記載の方法。
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