JP2008305976A

JP2008305976A - 高密度細線実装構造及びその製造方法

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Publication number: JP2008305976A
Application number: JP2007151777A
Authority: JP
Inventors: Chien-Wei Chang; 謙為張; Teiko Lin; 定皓林
Original assignee: Kinsus Interconnect Technology Corp
Current assignee: Kinsus Interconnect Technology Corp
Priority date: 2007-06-07
Filing date: 2007-06-07
Publication date: 2008-12-18

Abstract

【課題】高密度細線実装構造及びその製造方法の提供。
【解決手段】本発明高密度細線実装構造は、超細線回路層上に装置される第一半導体素子、相同平面上の絶縁層、該第一半導体素子上方の外層回路層、該外層回路層上のソルダーマスクボトムを含む。本発明のソルダーマスクボトムは連接パッドとすることができ、第二半導体素子に電気的に連接する。露出する超細線回路層はソルダーボールを充填するためのソルダーボールパッドとすることができる。本発明方法においては、電解メッキによりエッチング手段に頼らず超細線回路層を形成することができ、製造工程中或いは終了時に超細線回路層形成に必要なキャリア体、金属阻隔層を除去する。こうしてレイアウトの空間を拡大し、高密度の目的を実現することができる。
【選択図】図１０

Description

本発明は一種の実装構造の製造方法に関する。特に一種の高密度細線実装構造及びその製造方法に係る。

適当なコストを運用し、限られたパッケージ形式中に各種機能を効果的に装置し、いかにして異なる機能のダイに最適なパフォーマンスを達成させるかは、今後のＩＣ産業にとって最も重要な課題である。しかし、デジタル、アナログ、メモリ、ＲＦなど領域の応用において、機能の異なる電子回路は必要な製造工程技術スケールにおいて、異なるニーズと結果を生じる。よって、単一のダイ上に異なる機能を統合することは、最適なソリューションの達成には適していない。ＳＯＣ、ＳｉＰ、ＰｉＰ（Ｐａｃｋａｇｅ−ｉｎ−Ｐａｃｋａｇｅ）、ＰｏＰ（Ｐａｃｋａｇｅ−ｏｎ−Ｐａｃｋａｇｅ）、スタッキングＣＳＰ技術の迅速な発展は、今後数年間最も効果的なシステムＩＣであると予測することができ、１個のパッケージ中で立体的に空間を十分に利用し、異質な技術及び異なる電圧操作環境の各種機能が異なるダイを統合し使用する。

具体的には、上記システムインパッケージ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ、ＳｉＰ）は１個のパッケージ中に異なる種類のＩＣダイを組み合わせるものである。ＳｉＰに基づき一種の新技術を派生させることができ、多数のダイを１個のパッケージモジュール中に積み重ね、３Ｄ空間を運用し、より多機能或いはより高密度の統合を達成する。このタイプのパッケージ構造中において、先ず発表されたのはスタッキングＣＳＰである。製品はすべてｍｅｍｏｒｙｃｏｍｂｏで、それは１個のＢＧＡパッケージ中に６層のメモリダイを重ねることができる。ここでは、伝統的なワイヤーボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）もｓｏｌｄｅｒｂｕｍｐｓ或いはフリップチップ（ｆｌｉｐ−ｃｈｉｐ）技術を使用可能で、仲介層（ｉｎｔｅｒｐｏｓｅｒｓ）を加え、積み重ね或いは散熱に有利で、徐々に採用されている。

例えば、１個の積み重ねダイのパッケージ中には、別々であるが、相互に導電で連結するダイブロック（ｄｉｅａｓｂｕｉｄｉｎｇｂｌｏｃｋ）を含み、１個から数個のメモリダイを積み重ね、１個のアナログダイを含み別の１個のＳｏＣ或いはデジタルダイ上に重ねる。別に、１個の独立したＲＦダイは１個の多層相連結基板（ｉｎｔｅｒｃｏｎｎｅｃｔｅｄｓｕｂｓｔｒａｔｅ）の上に位置するる。これらダイブロックはすべて異なる制御及びＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ルートを具える。この他、もしこのスタッキングダイ中にメモリを含むなら、制御ソフトは非揮発型メモリ（ＮＶＭ：Ｎｏｎ−ｖｏｌａｔｉｌｅＭｅｍｏｒｙ）に書き込むことができる。

しかし、伝統的な超細線回路技術はさらなる発展が難しいため、上記のようなより複雑なパッケージ構造の製造時には、その全体的パッケージ体積の大幅な縮小は難しく、電子装置の小型化への要求に応えられないという問題がある。

伝統的には増層材料（Ｂｕｉｌｄｕｐｍａｔｅｒｉａｌ）上において、ガラス繊維強化樹脂材料（ｐｒｅｐｒｅｇ）増層法中の５０ミクロン線距離の細線回路を製作し、１・５〜５・０ミクロンの薄銅皮を使用し、この銅皮を利用し電解メッキ（ｐａｔｔｅｒｎｐｌａｔｉｎｇ）の導電層とし、最後に快速エッチング（ｆｌａｓｈｅｔｃｈｉｎｇ）を使用し１・５〜５・０ミクロンの底銅厚度をエッチングする。この方法は、薄銅皮がラフな表面とガラス繊維強化樹脂材料との結合を要するため、一定程度のラフ表面構造が必要である。しかし、この構造は快速エッチング時にエッチング深度を強化する必要があるため、電解メッキ後の線幅損失を招いてしまう。底銅の厚度に基づき、エッチング量を減少させることはできないため、５０ミクロンの間隔距離以下のさらに細線距離の高密度基板を製作することはできない。

一般にパッケージ基板の超細線回路層上にニクロム金を電解メッキする時には、電解メッキ時に必要な電流が基板に伝入するよう、特に電解メッキしようとする超細線回路層は、超再選回路層に連接する銅電線を通して伝入する必要がある。この種の方法は、超細線回路層を完全にニクロム金層でメッキし包覆することができるが、導電線は電解メッキ完成後に基板中に保留され、限られたレイアウト空間を占拠してしまう。もし導電線が占拠するレイアウト用の空間を減少させようとし、導電線の幅をより狭くした時には、電解メッキされたニクロム金層の厚度は不均一になってしまう。よって、導電線幅の縮小は、レイアウト密度向上の良い方法とは言えない。

電性の強化及び雑信号の減少のため、同時にレイアウト密度を向上させるため、現在基板はみな無導電線の設計になっている。但し、ワイヤーボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）区は最適な接着性を達成するために、ニクロム金を電解メッキする必要がある。ワイヤーボンディング区は化学ニクロム金（或いは金厚膜）を用い製作することができるが、現在その信頼性は低いと見なされている。よって、無導線設計で、またニクロム金を電解メッキする方式によりワイヤーボンディング区を製作しなければならず、多くはＧＰＰプロセスにより製作されている。

しかしＧＰＰプロセスを行う前に、ニクロム金電解メッキ層によりソルダーマスク（ＳＭ）を予め形成する必要がある。よってＳＭが占めるニクロム金電解メッキ層の面性は相対的に大きい。ＳＭと金面の間の付着性は比較的劣るため、信頼性、耐熱性に対する要求がますます高くなっている現在、これまでの製作方式では十分ではない。

この他、無導電線電解メッキ（ＮＰＬ）製造工程はプロセスが非常に煩雑である他に、薄銅メッキを行う時に特殊な機器設備が必要で、しかも薄銅メッキ後にエッチングするパラメーターも制御しにくい。よってしばしばＭｉｃｒｏＳｈｏｒｔが発生し、或いは信頼性試験の最中にＭｉｃｒｏＳｈｏｒｔが発生し、収拾のつかない結果が発生する。

どの種の無導電線電解メッキ（ＮＰＬ）製造工程であっても、一層の金属層に対して選択的にエッチングを行わなければならない時があるため、エッチングされていないと定義される金属層が超細線回路層である。しかし、現行の技術からは、エッチングは精確な制御が難しい製造工程に属するため、エッチングに頼り超細線回路層の製作を達成することはできない。さもなくばその細線回路能力は非常に大きな障害を受けてしまう。

上記課題を解決するため、本発明は下記の高密度細線実装構造及びその製造方法を提供する。それはエッチングに頼らず回路を形成する手段で、パターン化フォトマスク層を利用し超細線回路層の所在位置を定義し、電解メッキにより超細線回路層を完成し（キャリア体或いはその上の金属阻隔層を除去することで電解メッキ電流を伝達する）、超細線回路層を実現し、スリム化効果を達成し、さらに製造工程中或いは製造工程時に、超細線回路層の形成に用いたキャリア体、金属阻隔層を除去し、レイアウトの空間を増加させ、高密度の目的を実現することができ、同時に本発明製造方法はコストがより高いＳＡＰ法（ｓｅｍｉ−ａｄｄｉｔｉｖｅｐｒｏｃｅｓｓ）を利用する必要なく、細線回路を製作することができる。

すなわち、本発明高密度細線実装構造は、超細線回路層上に装置される第一半導体素子、超細線回路層、該超細線回路層周囲に形成する絶縁層、該第一半導体素子上方の外層回路層、該外層回路層上に形成するソルダーマスクボトムを含み、本発明のソルダーマスクボトムは連接パッドとすることができ、第二半導体素子に電気的に連接し、露出する超細線回路層はソルダーボールを充填するためのソルダーボールパッドとすることができることを特徴とする高密度細線実装構造及びその製造方法である。

請求項１の発明は、高密度細線実装構造の製造方法は以下のステップを含み、
キャリア体上に金属阻隔層を形成し、
該金属阻隔層上にパターン化フォトマスク層を形成し、該パターン化フォトマスク層はフォトマスク開口を具え、
該金属阻隔層を利用し電解メッキ電流を伝達し、該フォトマスク開口内の該金属阻隔層上において超細線回路層を電解メッキ形成し、
該パターン化フォトマスク層を除去し、
該金属阻隔層の上でかつ該超細線回路層の側辺に絶縁層を充填し、
該超細線回路層の上に第一半導体素子を設置し、
該第一半導体素子上方及び該第一半導体素子に遮蔽されていない該超細線回路層上方において、外層回路層を形成し、
該キャリア体、該金属阻隔層を除去し、該超細線回路層を露出させ、該超細線回路層の一部はソルダーボールパッドとすることができ、該ソルダーボールパッドにはソルダーボールを充填可能であることを特徴とする高密度細線実装構造の製造方法としている。
請求項２の発明は、前記製造方法はさらに、外層回路層においてソルダーマスクボトムを選択的に形成することができ、該ソルダーマスクボトムにより遮蔽されていない部分は連接パッドとすることを特徴とする請求項１記載の高密度細線実装構造の製造方法としている。
請求項３の発明は、前記ソルダーボールを既に充填された連接パッドは第二半導体素子に電気的に連接可能であることを特徴とする請求項２記載の高密度細線実装構造の製造方法としている。
請求項４の発明は、前記超細線回路層上に該第一半導体素子を設置する時には、ワイヤーボンディング或いはフリップチップの手段を採用し、該第一半導体素子を設置することを特徴とする請求項１記載の高密度細線実装構造の製造方法としている。
請求項５の発明は、前記第一半導体素子上方に該外層回路層を形成する時にはさらに以下を含み、
該第一半導体素子の上、及び該第一半導体素子に遮蔽されていない該超細線回路層の上において、誘電層を形成し、
該超細線回路層の上方で、しかも該誘電層内部には導通柱を形成し、該導通柱により該超細線回路層、該外層回路層に導通し、
該誘電層、該導通柱上には金属層を形成し、該金属層を該外層回路層にパターン化することを特徴とする請求項１記載の高密度細線実装構造の製造方法としている。
請求項６の発明は、高密度細線実装構造は超細線回路層、絶縁層、第一半導体素子、外層回路層を含み、
該絶縁層は該超細線回路層と相同の平面上に形成され、
該第一半導体素子は該超細線回路層上に装置され、
該外層回路層は該第一半導体素子上方、及び該第一半導体素子に遮蔽されていない該超細線回路層情報に形成し、
外部に露出する超細線回路層はソルダーボールを充填するためのソルダーボールパッドとすることができることを特徴とする高密度細線実装構造としている。
請求項７の発明は、前記外層回路層と該第一半導体素子間には誘電層を具えることを特徴とする請求項６記載の高密度細線実装構造としている。
請求項８の発明は、前記構造はさらにソルダーマスクボトムを含み、該ソルダーマスクボトムは該外層回路層上に選択的に形成され、該ソルダーマスクボトムに遮蔽されていない部分は連接パッドとすることができることを特徴とする請求項６記載の高密度細線実装構造としている。
請求項９の発明は、前記既にソルダーボールを充填された該連接パッドは第二半導体素子に電気的に連接することを特徴とする請求項８記載の高密度細線実装構造としている。
請求項１０の発明は、前記超細線回路層は複数層により構成することができることを特徴とする請求項６記載の高密度細線実装構造としている。

上記のように、本発明は、電解メッキによりエッチング手段を用いず上記超細線回路層を形成するため、製造工程中、或いは終了時には、該超細線回路層を形成するために必要なキャリア体、金属阻隔層を除去し、こうしてレイアウトの空間を拡大し、高密度の目的を実現することができる。

以下に本発明の長所と精神について、発明の詳述と図示を用い説明する。図１〜１０は本発明高密度細線実装の製造方法の概略図である。内、図１〜４に示す製造方法はエッチングを採用せずに回路を形成する部分に関し、図５〜１０に示すステップは完成した立体実装を示するグレースケール出力電圧により、異なるパルス幅変調波形を出力することが分かる。

簡単に言えば、本発明高密度細線実装構造及びその製造方法は、図３に示すように、それは製造工程中に電解メッキ電流を伝達可能な金属阻隔層１２（或いはキャリア体１０そのもの）を利用し、エッチングに頼らず超細線回路層１６（より細緻な回路を製作しなければ達成することはできない）を形成するもので、パターン化フォトマスク層１４だけを利用し超細線回路層１６の所在位置を定義し、電解メッキにより超細線回路層１６を完成する。これにより製造工程の細線能力を向上させ、多Ｉ／Ｏの第一半導体素子２０に応える。また製造工程中、或いは図９に示す製造工程の終了に近い時には、キャリア体１０、金属阻隔層１２を除去し、レイアウトの空間を増加させ、図５〜１０或いは図１１に示すＩＣの高密度実装の目的を達成する。同時に、本発明の製造方法はコストがより高いＳＡＰ法（ｓｅｍｉ−ａｄｄｉｔｉｖｅｐｒｏｃｅｓｓ）を利用する必要なく、細線回路を製作することができる。

図１〜４に示す製造方法中では、先ずキャリア体１０上に金属阻隔層１２を形成する（図１参照）。超細線回路層１６を形成するため、先に図２に示す金属阻隔層１２上にパターン化フォトマスク層１４（それが具えるフォトマスク開口１４ａは回路形成位置）を形成し、図３に示すように金属阻隔層１２を利用し電解メッキ電流を伝達し、該フォトマスク開口１４ａ内の金属阻隔層１２上に超細線回路層１６を電解メッキ形成し、最後に、該パターン化フォトマスク層１４を除去する。

超細線回路層１６の完成後、該超細線回路層１６に隣接し、しかも金属阻隔層１２の上において、絶縁層１８を充填する（図４参照）。

該絶縁層１８の充填を行う前に、超細線回路層１６の絶縁層１８を充填への安定性を向上させるため、先に超細線回路層１６の表面に対して表面処理を行う必要がある。これにより超細線回路層１６の表面積を増大させ、ラフ度を高める。上記表面処理には、超細線回路層１６の表面においてラフ化し、或いは超細線回路層１６の表面上に複数の微小銅突起（或いは、銅瘤と呼称）を形成する方法がある。表面積を増大させるどの種の手段であろうと、その目的はすべて、接触面積を増大させることにより、図９に示すように、元々は超細線回路層１６を支えていたキャリア体１０、金属阻隔層１２が除去された後、超細線回路層１６が絶縁層１８中及びその他実装体の部分に安定的に固定されるようにすることである。

図５に示すように、超細線回路層１６の上において第一半導体素子２０を設置する。
もし保留面積が適当で、適当な表面処理を経たなら、この層金属の助けを経て熱を外界に発散させ、全体的部品の作動の安定性を高めることができる。

超細線回路層１６上に第一半導体素子２０を設置する時には、図５、６に示すワイヤーボンディング、或いは図１１に示すフリップチップの手段を用いることができる。ワイヤーボンディングの手段を用い、第一半導体素子２０を設置する時には、図５に示すように、先ず導熱樹脂２２を用い第一半導体素子２０を銅面上に接着する。さらに、ワイヤーボンディング機を用い導線２４を該第一半導体素子２０の接点、特定の超細線回路層１６の上にそれぞれ接続し、続いて、さらに実装樹脂２６により該第一半導体素子２０、導線２４を包覆する（図６参照）。フリップチップの手段を用い、第一半導体素子２０を設置する時には、図１１に示すように、ソルダーボール５２を利用し超細線回路層１６に電気的に連接し、実装樹脂５０を充填する。

図８に示すように、該第一半導体素子２０上方及び該第一半導体素子２０に遮蔽されていない該超細線回路層１６上方において、外層回路層３０を形成する。この前に、図７に示すように、該第一半導体２０上及び該第一半導体素子２０に遮蔽されていない該超細線回路層１６上において誘電層２８を形成する。該超細線回路層１６上方かつ該誘電層２８内部には導通柱３０ｂを形成し、続いて該誘電層２８、該導通柱３０ｂ上に金属層３０ａを形成する。最後に該金属層３０ａを外層回路層３０にパターン化する（図８参照）。該導通柱３０ｂは該超細線回路層１６、該外層回路層３０に電気的に導通するため、該超細線回路層１６、該外層回路層３０に導通の必要が無ければ、該導通柱３０ｂを製作する必要はない。

図９に示すように、該外層回路層３０において選択的にソルダーマスクボトム３２を形成する。該ソルダーマスクボトム３２に遮蔽されていない部分は連接パッドとすることができ、第一半導体素子４０に電気的に連接する（図１０参照）。該第二半導体素子４０はソルダーボール４２を利用し外層回路層３０上に電気的に連接し、実装樹脂４４を充填する。

最後に図９に示すように、該キャリア体１０、該金属阻隔層１２を除去し、超細線回路層１６を露出させる。該超細線回路層１６の一部はソルダーボールパッドとすることができ、ソルダーボール３４を充填可能で、その他回路板上への装置に便利である。

図１０に示すように、本発明高密度細線実装構造は、超細線回路層１６上に装置される第一半導体素子２０、該超細線回路層１６周囲に形成される絶縁層１８、該第一半導体素子２０上方の外層回路層３０、該外層回路層３０上のソルダーマスクボトム３２を含む。

ここで注意を要する点は、本発明高密度細線実装構造中において、超細線回路層１６は複数層とすることができ、或いは図１１に示すように２層を具える外層回路層３０とすることができ、しかも最も外層の外層回路層３０は第二半導体素子４０に装置可能な他、さらに図１１に示す受動部品６０を装置することもできる。

本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装の製造方法の概略図である。本発明高密度細線実装構造の別種の概略図である。

符号の説明

１０キャリア体
１２金属阻隔層
１４パターン化フォトマスク層
１６超細線回路層
１８絶縁層
２０第一半導体素子
２２導熱樹脂
２４導線
２６、４４、５４実装樹脂
２８誘電層
３０外層回路層
３０ａ金属層
３０ｂ導通柱
３２ソルダーマスクボトム
４０第二半導体素子
３４、４２、５２ソルダーボール
６０受動部品

Claims

高密度細線実装構造の製造方法は以下のステップを含み、
キャリア体上に金属阻隔層を形成し、
該金属阻隔層上にパターン化フォトマスク層を形成し、該パターン化フォトマスク層はフォトマスク開口を具え、
該金属阻隔層を利用し電解メッキ電流を伝達し、該フォトマスク開口内の該金属阻隔層上において超細線回路層を電解メッキ形成し、
該パターン化フォトマスク層を除去し、
該金属阻隔層の上でかつ該超細線回路層の側辺に絶縁層を充填し、
該超細線回路層の上に第一半導体素子を設置し、
該第一半導体素子上方及び該第一半導体素子に遮蔽されていない該超細線回路層上方において、外層回路層を形成し、
該キャリア体、該金属阻隔層を除去し、該超細線回路層を露出させ、該超細線回路層の一部はソルダーボールパッドとすることができ、該ソルダーボールパッドにはソルダーボールを充填可能であることを特徴とする高密度細線実装構造の製造方法。
前記製造方法はさらに、外層回路層においてソルダーマスクボトムを選択的に形成することができ、該ソルダーマスクボトムにより遮蔽されていない部分は連接パッドとすることを特徴とする請求項１記載の高密度細線実装構造の製造方法。
前記ソルダーボールを既に充填された連接パッドは第二半導体素子に電気的に連接可能であることを特徴とする請求項２記載の高密度細線実装構造の製造方法。
前記超細線回路層上に該第一半導体素子を設置する時には、ワイヤーボンディング或いはフリップチップの手段を採用し、該第一半導体素子を設置することを特徴とする請求項１記載の高密度細線実装構造の製造方法。
前記第一半導体素子上方に該外層回路層を形成する時にはさらに以下を含み、
該第一半導体素子の上、及び該第一半導体素子に遮蔽されていない該超細線回路層の上において、誘電層を形成し、
該超細線回路層の上方で、しかも該誘電層内部には導通柱を形成し、該導通柱により該超細線回路層、該外層回路層に導通し、
該誘電層、該導通柱上には金属層を形成し、該金属層を該外層回路層にパターン化することを特徴とする請求項１記載の高密度細線実装構造の製造方法。
高密度細線実装構造は超細線回路層、絶縁層、第一半導体素子、外層回路層を含み、
該絶縁層は該超細線回路層と相同の平面上に形成され、
該第一半導体素子は該超細線回路層上に装置され、
該外層回路層は該第一半導体素子上方、及び該第一半導体素子に遮蔽されていない該超細線回路層情報に形成し、
外部に露出する超細線回路層はソルダーボールを充填するためのソルダーボールパッドとすることができることを特徴とする高密度細線実装構造。
前記外層回路層と該第一半導体素子間には誘電層を具えることを特徴とする請求項６記載の高密度細線実装構造。
前記構造はさらにソルダーマスクボトムを含み、該ソルダーマスクボトムは該外層回路層上に選択的に形成され、該ソルダーマスクボトムに遮蔽されていない部分は連接パッドとすることができることを特徴とする請求項６記載の高密度細線実装構造。
前記既にソルダーボールを充填された該連接パッドは第二半導体素子に電気的に連接することを特徴とする請求項８記載の高密度細線実装構造。
前記超細線回路層は複数層により構成することができることを特徴とする請求項６記載の高密度細線実装構造。