JP2008294212A - 多層配線基板 - Google Patents

Abstract

【課題】各配線層において、半導体チップの接合端子が存在する領域で、この領域を微小領域に分割した際に、各微小領域での導体が存在する面積率を揃えることで、基板の厚みを制御し、半導体チップの接合端子が存在する表面の平坦性を高めることを目的とする。
【解決手段】第１の主面に形成された電子部品と接合するための端子と、第１の主面と対向する面に形成された回路基板と接合するための端子と、導体からなる配線層と絶縁体からなる絶縁層とが交互に積層されている多層配線基板において、電子部品と接合するための端子が配置されている領域を５ｍｍ角以下の複数の微小領域に分割した際に、微小領域における配線層での導体の存在する面積率を４０％〜８０％とし、微小領域での基板厚さの差が１５μｍ以下としたことを特徴とする多層配線基板。
【選択図】図４

Description

本発明は、多層配線基板に関し、特に電子部品と回路基板とを接続するための多層配線基板に関する。

近年、半導体関連製品は極小化、高速化の一途をたどっており、これに伴って、プリント基板やパッケージ基板などの周辺部材も極小化、高速化が求められている。極小化、高速化を実現するために、接合面積の狭小化、信号伝達経路の短縮化を目的として、半導体チップとパッケージ基板との接続が従来のワイヤーボンディングから、フリップチップ実装に移り変わりつつある。

パッケージ基板に半導体チップをフリップチップ実装する際には、接合するはんだバンプにフラックスを塗布し、同様のはんだバンプが形成されている半導体チップを搭載した後、リフロー炉で熱をかけることによってはんだ同士を溶融させ、接合させる手法が一般的に行われている。

特に、フリップチップ実装を行うパッケージ基板及び半導体チップは端子数が多く、その数は数百から数千にのぼる。多数の端子を接合不良なく実装するためには、各々の端子において、はんだバンプ同士の距離が均一であり、はんだの量が均一であることが望ましい。

ところで多層配線基板は、絶縁層の上にサブトラクティブ工法、セミアディティブ工法などで導体よりなる配線を形成し、接着剤を用いてその上に更にポリイミドなどの樹脂からなる絶縁層を積層することで形成される。配線間の絶縁は接着剤が流れ込むことによって確保されるため、使用される接着剤は配線間の間隙に完全に充填されなければならない。このため、積層に用いられる接着剤には流動性の高さが要求されている。

局所的に間隙の大きさ、つまりは導体の存在する面積率が異なると、間隙に流れ込む接着剤の量が異なるため、接着剤層の厚みが導体の面積率に依存して変化してしまう。特に多層配線基板において、各層の導体の粗密が同じ傾向をもって重なり合ってしまうと、積層された基板の厚みが、位置によって変化してしまうことになる。

パッケージ基板と半導体チップとをフリップチップ接合するためのはんだバンプは、はんだペーストをスクリーン印刷によって端子上に印刷するか、はんだボールをボールマウンタによって端子上に搭載した後に、リフロー工程を経て形成される。スクリーン印刷によってはんだペーストを端子上に印刷する場合に、基板の厚みが局所的に変化していると、スクリーン板と基板が十分に密着することが出来ず、各端子に均等にはんだペーストを印刷することが出来ない。

また、基板上のはんだバンプの高さを揃えるために、上記リフロー工程を経て形成されたはんだバンプをプレス機によって押しつぶして、はんだバンプ上面を円形状に平坦にするコイニング工程では、基板の厚みが局所的に変化していると、各はんだバンプで押し込まれる量が変わってしまい、円形状平坦部の直径が均一にならない。これは、半導体チップを実装する時のリフロー工程で、熱がかかって液状となったはんだバンプが表面張力によって球状に変形する時の、はんだバンプの高さ変化量が均一でないことを意味しており、実装時に接合不良を引き起こす原因となる。

更には、コイニング工程においてはんだバンプの下に位置する接着剤の量が不均一であると、上記基板の厚さに起因する円形状平坦部の直径が均一にならないこと以外に、プレスによって基板が弾性変形する変位量も、各はんだバンプの部分で不均一となり、コイニング工程後の円形状平坦部が同一平面上に位置せず、実装時に接合不良を引き起こす原因となる。
特開２００５-２９４６１５

本発明においては、各配線層において、半導体チップの接合端子が存在する領域で、この領域を微小領域に分割した際に、各微小領域での導体が存在する面積率を揃えることで、基板の厚みを制御し、半導体チップの接合端子が存在する表面の平坦性を高めることを目的とする。

本発明の請求項１に係る発明は、第１の主面に形成された電子部品と接合するための端子と、第１の主面と対向する面に形成された回路基板と接合するための端子と、導体からなる配線層と絶縁体からなる絶縁層とが交互に積層されている多層配線基板において、電子部品と接合するための端子が配置されている領域を５ｍｍ角以下の複数の微小領域に分割した際に、微小領域における配線層での導体の存在する面積率を４０％〜８０％とし、微小領域での基板厚さの差が１５μｍ以下としたこと特徴とする多層配線基板としたものである。

本発明の請求項２に係る発明は、微小領域での導体の存在する面積率を４０％〜８０％にするために追加した導体は電源もしくはグランドに接続されていること特徴とする請求項１に記載の多層配線基板としたものである。

本発明の請求項３に係る発明は、導体からなる配線層と絶縁体からなる絶縁層とが交互に積層され、配線層の少なくとも一層中において配線を構成する導体と、配線を構成しない導体とをそれぞれ配置し、導体の存在する部分の面積率を４０％〜８０％とし、多層配線基板の表面には、複数の半田バンプが形成されていることを特徴とする多層配線基板としたものである。

本発明の請求項４に係る発明は、複数の半田バンプは、コイニング工程により、その高さが均一化されていることを特徴とする請求項３記載の多層配線基板としたものである。

本発明の請求項５に係る発明は、請求項１乃至請求項４のいずれかに記載の多層配線基板を備えたことを特徴とする電子機器としたものである。

本発明の請求項６に係る発明は、第１の主面に形成された電子部品と接合するための端子と、第１の主面と対向する面に形成された回路基板と接合するための端子と、導体からなる配線層と絶縁体からなる絶縁層とが交互に積層されている多層配線基板を設計するためのデザインツールにおいて、電子部品と接合するための端子が配置されている領域を５ｍｍ角以下の複数の微小領域に分割した際に、微小領域における配線層での導体の存在する面積率を４０％〜８０％とするデザインルールを検証すること特徴とするデザインツールとしたものである。

本発明の請求項７に係る発明は、微小領域での導体の存在する面積率を４０％〜８０％にするために追加した導体は電源もしくはグランドに接続するよう多層配線基板を設計することを特徴とする請求項６に記載のデザインツールとしたものである。

本発明によれば、各配線層において、半導体チップの接合端子が存在する領域で、この領域を微小領域に分割した際に、各微小領域での導体が存在する面積率を揃えることで、基板の厚みを制御し、半導体チップの接合端子が存在する表面の平坦性を高めることができる。

以下に本発明の本実施の形態を図面に基づいて説明する。図１に示すように、パッケージ基板に半導体チップをフリップチップ実装した様子の模式図である。パッケージ基板と半導体チップとは、はんだバンプ１０３で接合している。

図２は、はんだバンプ形成した後にコイニング工程を経て、はんだバンプを押しつぶして高さを揃えた様子を示した模式図である。スクリーン印刷で形成された直後のはんだバンプ２０２は、図２（ａ）に示すように表面張力によって球形を示しているが、図示しない、プレス機構で押しつぶした後のはんだバンプ２０３は、図２（ｂ）に示すように、その上面が平坦になる。

ところが、実際の基板では配線の配置により配線が粗の部分と密の部分が生じて、図３（ａ）に示すように、配線が粗の部分は接着剤が配線間隙に流れ込み、基板厚みが薄くなり、配線が密の部分は接着剤が流れ込む配線間隙が小さいため、基板厚みが厚くなるというように、基板厚みに差異が生じてしまう。また、定常状態で厚みに差異が見られなくても、はんだを潰す際に接着剤がクッションとなり、はんだが潰れる前に基板が弾性変形して、はんだバンプが沈み込むこともある。

その結果として、図３（ｂ）に示すようにはんだ上面をコイニング工程によって平坦にした後の平坦部の直径３０５が、基板厚さの差によって異なったものとなる。

そこで図４に示すように、電子部品と接合するための端子が存在する領域を１ｍｍ角の微小領域に分割し、各々の微小領域における各配線層の導体が存在する面積率を４０％〜８０％に規定した。これは図３に示すパターンにダミーパターン４０５を追加したものである。微小領域の大きさは５ｍｍ角以下が好適であり、望ましくは１ｍｍ角程度となる。

このとき、基板の厚さを測定する際の基準面は、電子部品を搭載するためのはんだバンプが形成される下側に位置するパッド表面と、前記パッドが位置する表面と対向する面に存在する、回路基板と接合するためのパッド表面になる。しかしながら、表面にソルダーレジストが存在する場合は、表裏のソルダーレジスト表面を基準面とすることも可能である。

また電子部品と接合するための端子が存在する領域における各端子の下の導体の存在する面積率を揃えることで、配線間の間隙に流れ込む接着剤の量が均一となり、ひいては接着剤層の厚さが均一となることで、基板の厚さを均一にすることができる。

基板の厚さを均一にすることによって、スクリーン印刷によるはんだバンプの形成時に、各バンプのはんだ量を一定にすることができる。

また、基板の厚さを均一にすることによって、はんだバンプの上面をプレス機によって押しつぶして、各はんだバンプの高さを揃えるコイニング工程において、各はんだバンプの押し込み量が均一になり、はんだバンプ上面の円形状平坦部の直径が均一になると共に、コイニング工程後の各はんだバンプ上面の円形状平坦部が同一平面状に位置するようにできる。

電子部品と接合するための端子が存在する領域を１ｍｍ角以下の微小領域に分割し、各々の微小領域における各配線層の導体が存在する面積率を４０〜８０％に規定するためにパターンを追加して、追加したパターンが電源もしくはグランドに接続している場合を図５に示す。図４に対して、追加したパターン５０５がビアを通じてグランドに接続すると共に、パターン５０６が電源ラインと一体になっている。微小領域の大きさは５ｍｍ角以下が好適であり、望ましくは１ｍｍ角程度となる。なお、追加したパターンを電源もしくはグランドに接続することで、近接する信号配線に対して電気的なノイズの発生源となることを防ぐことができる。

電子部品と接合するための端子が存在する領域における各端子の下の導体に存在する面積率が、規定されている４０％〜８０％の範囲に収まっているかを簡便にかつ確実に確認することができるデザインツールを備えていることが望ましい。ここにいうデザインツールとは、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎｅ）やＣＡＭ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ）ツール等をいう。

上述した多層配線基板に各種電子部品を実装して電子機器を構成することが可能である。その電子機器としては、ノート型パソコン、携帯電話、ＰＤＡ、デジタルカメラ及びゲーム機等が例示できる。

図６に示すように、電子部品と接合するための端子が存在する領域の一部を示したものである。枠６０６は１ｍｍ角の領域であり、信号線６０１、電源パターン６０３及びダミーパターン６０４が配線等の導体である。この１ｍｍ角の領域６０６で導体の存在する面積率を算出すると、５７．５％となる。

枠６０６の近傍には、隣接するかたちで図示しない１ｍｍ角の領域が存在し、各領域において、導体の存在する面積率は４０〜８０％の範囲にある。

はんだバンプが形成されるソルダーレジストの開口部を示したものが丸６０５である。本発明は、基板の厚さを均等にして、はんだバンプの高さを揃えることが目的の一つとなるが、各はんだバンプにおいて、その直下にある導体の面積を規定するものではなく、１ｍｍ角の微小領域６０６で導体の面積率を揃えるものである。そのため、各々のソルダーレジストの開口部６０５の直下では、導体の存在する面積に差がでるが、５ｍｍ角以下、望ましくは１ｍｍ角の微小領域６０６において、各微小領域で導体の存在する面積率に差がなければ問題ない。

また、本実施例では導体層の一つを示したが、他の導体層においても同様に５ｍｍ角以下、望ましくは１ｍｍ角の微小領域において、各微小領域で導体の存在する面積率が４０〜８０％の範囲にある。各微小領域における規定は導体の存在する面積率のみであり、パターンの形状はどのようなものであっても、本発明を妨げるものではない。

パッケージ基板に半導体チップをフリップチップ実装した際の説明図である。 コイニング工程によってはんだを潰した際の説明図である。 基板に厚みの差異がある場合のコイニングの差の説明図である。 ダミーパターンによりはんだバンプ下の厚みを揃えたことの説明図である。 追加したパターンが電源もしくはグランドに接続していることの説明図である。 １ｍｍ角の微小領域内における配線パターンの配置例である。

符号の説明

１０１…半導体チップ
１０２…パッケージ基板
１０３…はんだバンプ
２０１…パッケージ基板
２０２…コイニング前のはんだバンプ
２０３…コイニングによって表面が平坦になったはんだバンプ
２０４…ソルダーレジスト
３０１…導体層
３０２…絶縁層
３０３…ソルダーレジスト
３０４…はんだバンプ
３０５…コイニングによって平坦になった部分の直径
４０１…導体層
４０２…絶縁層
４０３…ソルダーレジスト
４０４…はんだバンプ
４０５…微小領域における導体の面積率を揃えるために追加したダミーパターン
５０１…導体層
５０２…絶縁層
５０３…ソルダーレジスト
５０４…はんだバンプ
５０５…ビアを介してグランドに接続している追加パターン
５０６…電源ラインに接続している追加パターン
６０１…信号線
６０２…配線間の間隙
６０３…電源パターン
６０４…ダミーパターン
６０５…はんだバンプが形成されるソルダーレジスト開口位置
６０６…１ｍｍ角の領域

Claims (7)

1. 第１の主面に形成された電子部品と接合するための端子と、
   前記第１の主面と対向する面に形成された回路基板と接合するための端子と、
   導体からなる配線層と絶縁体からなる絶縁層とが交互に積層されている多層配線基板において、
   前記電子部品と接合するための端子が配置されている領域を５ｍｍ角以下の複数の微小領域に分割した際に、前記微小領域における前記配線層での導体の存在する面積率を４０％〜８０％とし、前記微小領域での基板厚さの差が１５μｍ以下としたことを特徴とする多層配線基板。
2. 前記微小領域での導体の存在する面積率を４０％〜８０％にするために追加した導体は電源もしくはグランドに接続されていることを特徴とする請求項１に記載の多層配線基板。
3. 導体からなる配線層と絶縁体からなる絶縁層とが交互に積層され、
   前記配線層の少なくとも一層中において配線を構成する導体と、配線を構成しない導体とをそれぞれ配置し、導体の存在する部分の面積率を４０％〜８０％とし、
   前記多層配線基板の表面には、複数の半田バンプが形成されていることを特徴とする多層配線基板。
4. 前記複数の半田バンプは、コイニング工程により、その高さが均一化されていることを特徴とする請求項３記載の多層配線基板。
5. 前記請求項１乃至請求項４のいずれかに記載の多層配線基板を備えたことを特徴とする電子機器。
6. 第１の主面に形成された電子部品と接合するための端子と、前記第１の主面と対向する面に形成された回路基板と接合するための端子と、導体からなる配線層と絶縁体からなる絶縁層とが交互に積層されている多層配線基板を設計するためのデザインツールにおいて、
   前記電子部品と接合するための端子が配置されている領域を５ｍｍ角以下の複数の微小領域に分割した際に、前記微小領域における前記配線層での導体の存在する面積率を４０％〜８０％とするデザインルールを検証することを特徴とするデザインツール。
7. 前記微小領域での導体の存在する面積率を４０％〜８０％にするために追加した導体は電源もしくはグランドに接続するよう前記多層配線基板を設計することを特徴とする請求項６に記載のデザインツール。