JP2008288312A - Method for manufacturing tape carrier for semiconductor device - Google Patents
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Abstract
Description
本発明は、例えばＣＯＦ（Chip On Film）技術を適用してなる液晶表示装置用の半導体装置のような超微細配線パターンをエッチングプロセスによって形成する工程を含む半導体装置用テープキャリアの製造方法に関する。 The present invention relates to a method for manufacturing a tape carrier for a semiconductor device, including a step of forming an ultrafine wiring pattern such as a semiconductor device for a liquid crystal display device using a COF (Chip On Film) technique by an etching process.
図６は、この種の従来技術に係る製造方法によって製造されるＣＯＦ用ＴＡＢテープキャリア等に用いられる銅張フィルム基材の一例を示す図である。絶縁性フィルム基板であるポリイミド樹脂テープ１０１の表面上に、Ｃｒ層等（図示省略）を介してＣｕめっきにより、金属導体層として銅層１０２が形成されている。 FIG. 6 is a view showing an example of a copper-clad film substrate used for a COF TAB tape carrier or the like manufactured by a manufacturing method according to this type of prior art. On the surface of the polyimide resin tape 101 which is an insulating film substrate, a copper layer 102 is formed as a metal conductor layer by Cu plating via a Cr layer or the like (not shown).
一連の製造工程における搬送作業を容易なものとするために、ポリイミド樹脂テープ１０１の裏面上に、接着剤層を介して補強フィルム１０３が貼り付けられる。そして、搬送孔をプレスにて抜いた後、レジストコート、露光、現像を行い、銅層１０２上にサブトラクティブ法（ウェットエッチングプロセス）により配線パターンを形成し、レジスト剥離を行う。その後、実装用搬送孔のプレス抜きを行い、ＩＣチップと液晶表示デバイスのガラス基板上の配線との接続のためにＳｎめっきを施す。続いて、補強フィルム１０３を剥離し、絶縁および機械的強度の向上のため、ソルダーレジストを形成する。その後、スリット・点検・出荷となる。 In order to facilitate the transport operation in a series of manufacturing steps, a reinforcing film 103 is attached to the back surface of the polyimide resin tape 101 via an adhesive layer. Then, after removing the transport holes with a press, resist coating, exposure and development are performed, a wiring pattern is formed on the copper layer 102 by a subtractive method (wet etching process), and the resist is peeled off. Thereafter, the mounting transport hole is pressed and Sn plating is applied to connect the IC chip and the wiring on the glass substrate of the liquid crystal display device. Subsequently, the reinforcing film 103 is peeled off, and a solder resist is formed in order to improve insulation and mechanical strength. After that, it becomes slit, inspection and shipment.
液晶表示装置の高精細化およびカラー化の進展につれて、液晶表示装置用（ＬＣＤドライバＩＣ用）のテープキャリアでは、配線パターンのさらなる微細化が強く要請されている。また、液晶表示装置用以外でも一般に、半導体装置用のテープキャリアにおいて、中空配線の不要なＣＯＦ技術は、微細配線に対応可能であるものとして開発されて注目を集めており、それを用いてさらなる微細配線の形成を実現することが期待されている。また、そのような超微細化された配線パターンは、単に超微細寸法に形成すればよいというわけではなく、線幅のばらつきを許容誤差の範囲内に収めて安定的に（高精度に）形成できなくてはならない。 With the progress of high definition and colorization of liquid crystal display devices, there is a strong demand for further miniaturization of wiring patterns in liquid crystal display device (LCD driver IC) tape carriers. In addition to the use for liquid crystal display devices, in general, in a tape carrier for semiconductor devices, COF technology that does not require hollow wiring has been developed and is attracting attention as being capable of handling fine wiring. Realization of formation of fine wiring is expected. In addition, such an ultra-miniaturized wiring pattern does not have to be formed in ultra-fine dimensions, but is formed stably (with high accuracy) by keeping the line width variation within an allowable error range. It must be possible.
そのような半導体装置用テープキャリアの配線パターンのさらなる微細化（超微細化）を安定的に達成するための技術としては、例えばエッチングプロセス条件をフィードバック制御することで配線パターンの幅のばらつきを低減するという技術が提案されている（例えば、特許文献１参照）。また、配線パターン同士の広いパターン間隔の部分にダミーパターンを配置することで配線パターンの均一なエッチングを実現するという技術が提案されている（例えば、特許文献２参照）。 As a technology for stably achieving further miniaturization (ultra-miniaturization) of the wiring pattern of such a tape carrier for semiconductor devices, for example, feedback control of the etching process conditions reduces the variation in the width of the wiring pattern. The technique of doing is proposed (for example, refer patent document 1). In addition, a technique for realizing uniform etching of wiring patterns by arranging dummy patterns at portions having a wide pattern interval between wiring patterns has been proposed (for example, see Patent Document 2).
しかしながら、上記の特許文献１にて提案された、エッチングプロセス条件をフィードバック制御するという技術では、配線パターン間のパターン間隔のばらつきを低減することは可能であるものの、この技術のみでは、配線パターン自体の線幅のさらなる微細化を達成することは困難ないし不可能である。
また、上記の特許文献２にて提案された、ダミーパターンを用いて配線パターンの線幅の均一化を図るという技術では、ダミーパターンを配置可能な程度以上の大きなパターン
間隔を有するテープキャリアには適用可能であるが、ダミーパターンを追加して配置することが実際上不可能なほど小さなパターン間隔しか有していないものの場合には適用できないため、超微細配線パターンの形成には、実際上、適用不可能である。
However, the technique of feedback control of the etching process condition proposed in Patent Document 1 described above can reduce the variation in the pattern interval between the wiring patterns. However, with this technique alone, the wiring pattern itself can be reduced. It is difficult or impossible to achieve further reduction in line width.
Further, in the technique proposed in the above-mentioned Patent Document 2 for uniformizing the line width of a wiring pattern using a dummy pattern, a tape carrier having a pattern interval larger than the extent that a dummy pattern can be arranged is used. Although it can be applied, it cannot be applied to a case having a pattern interval that is so small that it is practically impossible to add and arrange a dummy pattern. It is not applicable.
本発明は、このような問題に鑑みて成されたもので、その目的は、半導体装置用テープキャリアの配線パターンのさらなる微細化を安定的に実現することが可能な半導体装置用テープキャリアの製造方法を提供することにある。 The present invention has been made in view of such problems, and its object is to manufacture a semiconductor device tape carrier capable of stably realizing further miniaturization of the wiring pattern of the semiconductor device tape carrier. It is to provide a method.
本発明の第１の半導体装置用テープキャリアの製造方法は、絶縁性材料からなるフィルム基板上に形成された金属材料層の表面に、レジストパターンを形成する工程と、前記レジストパターンをマスクとして用いたエッチングプロセスにより前記金属材料層を加工して疎密のパターン間隔が混在する配線パターンを形成する工程とを含む半導体装置用テープキャリアの製造方法であって、前記レジストパターンにおける各位置ごとでのエッチング代（しろ）の寸法を、前記配線パターンのパターン間隔が広いほど、大きい寸法に設定することを特徴としている。 A first method for manufacturing a tape carrier for a semiconductor device according to the present invention includes a step of forming a resist pattern on a surface of a metal material layer formed on a film substrate made of an insulating material, and using the resist pattern as a mask. A method of manufacturing a tape carrier for a semiconductor device including a step of processing the metal material layer by an etching process to form a wiring pattern in which sparse and dense pattern spaces are mixed, and etching at each position in the resist pattern The size of the margin is set to be larger as the pattern interval of the wiring pattern is wider.
本発明の第２の半導体装置用テープキャリアの製造方法は、上記第１の半導体装置用テープキャリアの製造方法において、前記レジストパターンにおける各位置ごとでのエッチング代の寸法を、前記エッチングプロセスにおける前記金属材料層のサイドエッチングの速さに対応して、当該サイドエッチングの速さが速いほど、大きい寸法に設定することを特徴としている。 According to a second method for manufacturing a tape carrier for a semiconductor device of the present invention, in the first method for manufacturing a tape carrier for a semiconductor device, the dimension of the etching allowance at each position in the resist pattern may be set as the size in the etching process. Corresponding to the side etching speed of the metal material layer, the larger the side etching speed, the larger the dimension is set.
本発明の第３の半導体装置用テープキャリアの製造方法は、上記第１または第２の半導体装置用テープキャリアの製造方法において、前記レジストパターンにおける各位置ごとでのレジストパターン間隔と前記エッチングプロセスによる出来上がりの配線パターンの線幅との対応関係に基づいて、前記レジストパターンのエッチング代の寸法を設定することを特徴としている。 According to a third method of manufacturing the tape carrier for a semiconductor device of the present invention, in the first or second method of manufacturing a tape carrier for a semiconductor device, the resist pattern interval at each position in the resist pattern and the etching process are used. It is characterized in that the dimension of the etching allowance of the resist pattern is set based on the correspondence with the line width of the completed wiring pattern.
本発明の第４の半導体装置用テープキャリアの製造方法は、上記第３の半導体装置用テープキャリアの製造方法において、前記レジストパターンにおける各位置ごとでのエッチング代の寸法を、前記エッチングプロセスで用いられるエッチング液の種類、前記金属材料層の材質および厚さ、前記レジストパターンの厚さ、を少なくとも含むプロセス条件を設定して実際に前記エッチングプロセスを行い、当該エッチングプロセスによる出来上がりの配線パターンの線幅と前記レジストパターンのレジストパターン間隔との対応関係に基づいて、前記レジストパターンのエッチング代の寸法を設定することを特徴としている。 According to a fourth method for manufacturing a tape carrier for a semiconductor device of the present invention, in the third method for manufacturing a tape carrier for a semiconductor device, the dimension of the etching allowance at each position in the resist pattern is used in the etching process. The etching process is actually performed by setting process conditions including at least the kind of the etching solution, the material and thickness of the metal material layer, and the thickness of the resist pattern, and the wiring pattern line completed by the etching process is performed. The dimension of the etching allowance of the resist pattern is set based on the correspondence between the width and the resist pattern interval of the resist pattern.
本発明の第５の半導体装置用テープキャリアの製造方法は、上記第１ないし第４のうちいずれかの半導体装置用テープキャリアの製造方法において、前記配線パターン同士の中心線間の最小ピッチが６０μｍ以下であることを特徴としている。 A fifth method for manufacturing a tape carrier for a semiconductor device according to the present invention is the method for manufacturing a tape carrier for a semiconductor device according to any one of the first to fourth aspects, wherein the minimum pitch between the center lines of the wiring patterns is 60 μm. It is characterized by the following.
本発明の第６の半導体装置用テープキャリアの製造方法は、上記第１ないし第５のうちいずれかの半導体装置用テープキャリアの製造方法において、前記エッチングプロセスにて、オーバーエッチングを行うことを特徴としている。 A sixth method for manufacturing a tape carrier for a semiconductor device according to the present invention is the method for manufacturing a tape carrier for a semiconductor device according to any one of the first to fifth aspects, wherein overetching is performed in the etching process. It is said.
本発明によれば、レジストパターンにおける各位置ごとでのエッチング代（しろ）の寸法を、配線パターンのパターン間隔が広いほど、大きい寸法に設定するようにしたので、エッチングプロセスにおける配線パターンのパターン間隔が広い部分と狭い部分とでの、
サイドエッチングの進行の速さのばらつきを抑えつつ、オーバーエッチングを行って、配線パターンのさらなる微細化を、精度よく安定的に、実現することが可能となる。
According to the present invention, the dimension of the etching allowance at each position in the resist pattern is set to a larger dimension as the pattern interval of the wiring pattern is wider. Therefore, the pattern interval of the wiring pattern in the etching process is set. In a wide part and a narrow part,
It is possible to realize further miniaturization of the wiring pattern with high accuracy and stability by over-etching while suppressing variations in the speed of the side etching.
以下、本実施の形態に係る半導体装置用テープキャリアの製造方法について、図面を参照して説明する。
図１は、本実施の形態に係る半導体装置用テープキャリアの製造方法における主要な工程の流れを示す図、図２は、図１に引き続いて、本実施の形態に係る半導体装置用テープキャリアの製造方法における主要な工程の流れを示す図である。
Hereinafter, a method for manufacturing a semiconductor device tape carrier according to the present embodiment will be described with reference to the drawings.
FIG. 1 is a diagram showing a flow of main steps in a method for manufacturing a semiconductor device tape carrier according to the present embodiment. FIG. 2 is a flowchart of the semiconductor device tape carrier according to the present embodiment, following FIG. It is a figure which shows the flow of the main processes in a manufacturing method.
まず、図１（ａ）に示したように、例えば３８μｍ以下の厚さのポリイミド樹脂テープからなるフィルム基板１上に、金属材料層として例えば１２μｍ以下の厚さの銅箔からなる銅層２を形成する。この銅層２は、フィルム基板１の表面にＣｒスパッタ層（図示省略）を介して銅めっき法により形成してもよく、あるいは極薄銅箔をラミネートして形成してもよい。フィルム基板１の裏面には、補強フィルム３を貼り合せる。 First, as shown in FIG. 1A, a copper layer 2 made of a copper foil having a thickness of, for example, 12 μm or less is formed as a metal material layer on a film substrate 1 made of a polyimide resin tape having a thickness of, for example, 38 μm or less. Form. The copper layer 2 may be formed on the surface of the film substrate 1 by a copper plating method through a Cr sputter layer (not shown), or may be formed by laminating an ultrathin copper foil. A reinforcing film 3 is bonded to the back surface of the film substrate 1.
続いて、図１（ｂ）に示したように、搬送孔４を打ち抜き形成する。そして、図１（ｃ）に示したように、銅層２の表面上に液状のフォトレジスト５を塗付した後、図１（ｄ）に示したように、レジストパターン露光用フォトマスクおよび投影露光機（図示省略）を用いたレジスト露光を行う。そしてそのフォトレジスト５を現像して、図１（ｅ）に示したように、所定のエッチング代を有するレジストパターン６を形成する。 Subsequently, as shown in FIG. 1B, the transport hole 4 is formed by punching. Then, as shown in FIG. 1C, after applying a liquid photoresist 5 on the surface of the copper layer 2, as shown in FIG. 1D, a resist pattern exposure photomask and projection are applied. Resist exposure is performed using an exposure machine (not shown). Then, the photoresist 5 is developed to form a resist pattern 6 having a predetermined etching allowance as shown in FIG.
このレジストパターン６は、全体またはその一部分が、出来上がりの配線パターン７の線幅よりも太いパターン幅に設定されており、後のエッチング工程で、このレジストパターン６をマスクとして用いてオーバーエッチングを行うことにより、所定の微細線幅の配線パターン７が形成されることとなる。また、このレジストパターン６は、配線パターン７同士のパターン間隔の広い部分のレジストパターン６ａと狭い部分のレジストパターン６ｂとで、異なったエッチング代（しろ）を有するように設定されている。具体的には、図１（ｆ）に示した如く、出来上がりの配線パターン７ａ同士のパターン間隔のような広いパターン間隔の部分におけるレジストパターン６ａのエッチング代の大きさ（寸法）を、出来上がりの配線パターン７ｂ同士のパターン間隔のような狭いパターン間隔の部分におけるレジストパターン６ｂのエッチング代の大きさよりも、大きな寸法に設定する。 The entire resist pattern 6 or a part of the resist pattern 6 is set to a pattern width wider than the line width of the completed wiring pattern 7, and overetching is performed using the resist pattern 6 as a mask in a later etching process. As a result, a wiring pattern 7 having a predetermined fine line width is formed. In addition, the resist pattern 6 is set so as to have different etching allowances for the resist pattern 6a in a wide portion of the pattern interval between the wiring patterns 7 and the resist pattern 6b in a narrow portion. Specifically, as shown in FIG. 1F, the size (dimension) of the etching allowance of the resist pattern 6a in a wide pattern interval portion such as the pattern interval between the completed wiring patterns 7a is set to the completed wiring. The size is set larger than the size of the etching allowance of the resist pattern 6b in a narrow pattern interval portion such as the pattern interval between the patterns 7b.
または、出来上がりの配線パターン７ａ同士のパターン間隔のような、広いパターン間隔の部分では、配線パターン７ｂ同士のような狭いパターン間隔の部分よりも、銅層２をエッチング加工して配線パターン７を形成する際に、サイドエッチングの速度が速くなる傾向にある。そのようなサイドエッチングの速度の差に着目して、サイドエッチングの速さが速い部分のレジストパターン６ほど、大きい寸法に設定するようにしてもよい。 Alternatively, the wiring pattern 7 is formed by etching the copper layer 2 in a portion having a wide pattern interval such as the pattern interval between the finished wiring patterns 7a than in a portion having a narrow pattern interval such as the wiring patterns 7b. In doing so, the side etching rate tends to increase. Paying attention to such a difference in side etching rate, the resist pattern 6 in a portion where the side etching rate is fast may be set to a larger size.
さらには、そのエッチング代の具体的な寸法は、レジストパターン６における各位置ごとでのレジストパターン間隔（隣り合うレジストパターン６同士の間隔）の大きさ（その間隔の幅方向の寸法）とエッチングプロセスによる出来上がりの（または設計上の目標値としての）配線パターン７の幅寸法との対応関係を、あらかじめ実験等により求めておき、その対応関係に基づいて、設定することが可能である。 Further, the specific dimensions of the etching allowance are the size of the resist pattern interval (interval between adjacent resist patterns 6) at each position in the resist pattern 6 (the widthwise dimension of the interval) and the etching process. It is possible to obtain a correspondence relationship with the width dimension of the wiring pattern 7 as a result of (or as a design target value) in advance by experiments or the like and set based on the correspondence relationship.
あるいは、エッチングプロセスで用いられるエッチング液の種類、銅層２（換言すれば金属材料層）の材質および厚さ、レジストパターン６の厚さ、を少なくとも考慮に入れたプロセス条件を実験的に複数種類設定し、それらの設定で実際にエッチングプロセスを実験的に行って、出来上がりの配線パターン７の寸法とレジストパターン６のレジストパターン間隔との対応関係を求め、それに基づいて、レジストパターン６のエッチング代の寸
法を具体的に設定するようにしてもよい。
Alternatively, a plurality of types of process conditions experimentally taking into consideration at least the types of etching solutions used in the etching process, the material and thickness of the copper layer 2 (in other words, the metal material layer), and the thickness of the resist pattern 6 The etching process is experimentally performed with these settings, and the correspondence between the dimensions of the finished wiring pattern 7 and the resist pattern interval of the resist pattern 6 is obtained. Based on this, the etching allowance of the resist pattern 6 is determined. The dimensions may be set specifically.
続いて、図１（ｆ）に示したように、レジストパターン６をエッチングマスクとして用いて銅層２のオーバーエッチングを行って、例えば配線パターンの中心線間の最小ピッチが６０μｍ以下（いわゆるレンジで６０μｍ以下）のような、所望の極めて微細な線幅を有する配線パターン７を、その線幅のばらつきが所定の許容誤差範囲内に収まるように高精度に形成する。このときのエッチングでは、敢えてオーバーエッチングすることにより、配線パターン７の線幅のさらなる微細化を達成することが可能である。 Subsequently, as shown in FIG. 1F, over-etching of the copper layer 2 is performed using the resist pattern 6 as an etching mask, for example, the minimum pitch between the center lines of the wiring pattern is 60 μm or less (so-called range). The wiring pattern 7 having a desired very fine line width, such as 60 μm or less, is formed with high accuracy so that the variation in the line width is within a predetermined allowable error range. In this etching, it is possible to achieve further miniaturization of the line width of the wiring pattern 7 by over-etching.
そして、図１（ｇ）に示したように、レジストパターン６を剥離する。その後、図２（ａ）に示したように、実装工程用の搬送孔８を打ち抜き形成する。そして、図２（ｂ）に示したように、配線パターン７上に、ＩＣチップおよび液晶ガラス基板上の接続パッド等（いずれも図示省略）との接続のためのＳｎ（錫）めっき９を施し、さらに、図２（ｃ）に示したように、補強フィルム３を剥離する。続いて、図２（ｄ）に示したように、配線パターン７上を覆ってその絶縁性および機械的強度をさらに向上させるため、ソルダーレジスト１０を印刷形成し、最後に、図２（ｅ）に示したように、一点鎖線１１で示した部分にスリットを行うことで、本実施の形態に係る半導体装置用（液晶表示装置に用いられるドライバＩＣ用）のＣＯＦテープキャリアの主要部を完成する。 Then, as shown in FIG. 1G, the resist pattern 6 is peeled off. After that, as shown in FIG. 2A, the carrying hole 8 for the mounting process is formed by punching. Then, as shown in FIG. 2B, Sn (tin) plating 9 is applied on the wiring pattern 7 for connection to the IC chip and connection pads on the liquid crystal glass substrate (both not shown). Further, as shown in FIG. 2C, the reinforcing film 3 is peeled off. Subsequently, as shown in FIG. 2D, a solder resist 10 is formed by printing to cover the wiring pattern 7 and further improve its insulation and mechanical strength. Finally, FIG. As shown in FIG. 5, the main part of the COF tape carrier for a semiconductor device (for a driver IC used in a liquid crystal display device) according to the present embodiment is completed by slitting the portion indicated by the alternate long and short dash line 11. .
図３（ａ）は、本実施の形態に係る半導体装置用テープキャリアの製造方法における主要な作用を模式的に示す図、図３（ｂ）は、一般的な従来の半導体装置用テープキャリアの製造方法における、ウェットエッチング法により金属材料層を蝕刻加工して配線パターンを形成する方法を示す図、図３（ｃ）は、従来のオーバーエッチングによって微細線幅の配線パターンを形成する方法を示す図、図３（ｄ）は、従来の半導体装置用テープキャリアの製造方法における、ウェットエッチング法により金属材料層をオーバーエッチングして配線パターンを形成する際の、サイドエッチングの進行にばらつきが生じる現象を模式的に示す図である。 FIG. 3A is a diagram schematically showing main operations in the method of manufacturing a tape carrier for a semiconductor device according to this embodiment, and FIG. 3B is a diagram of a general conventional tape carrier for a semiconductor device. FIG. 3C shows a method of forming a wiring pattern by etching a metal material layer by a wet etching method in a manufacturing method, and FIG. 3C shows a method of forming a wiring pattern having a fine line width by conventional over-etching. FIG. 3D shows a phenomenon in which the side etching progresses when the metal material layer is over-etched by wet etching to form a wiring pattern in a conventional method for manufacturing a tape carrier for a semiconductor device. FIG.
従来の一般的な配線パターンの形成プロセスでは、最小配線ピッチ（配線パターンの中心線間の最小ピッチ）が１００μｍ（いわゆるレンジで１００μｍ）を超えるような、いわゆるラフピッチの配線パターン７を形成する場合、ウェットエッチング法によって銅層２（金属材料層）をエッチング加工して配線パターン７を形成する際に、レジストマスク６のパターン幅１７と、それを用いたウェットエッチング法により銅層２を加工することで出来上がる（あるいは設計上の目標値としての）配線パターン７の線幅１５とを、図３（ｂ）に示したように、同じ幅寸法に設定している。これはジャストエッチングとも呼ばれる設定であり、この場合には、エッチング代は０である。ここで、「エッチング代」とは、エッチング代＝（レジストマスクの線幅−出来上がりの配線パターンの線幅）／２で基本的に定義される寸法である。この図３（ｂ）に示したような、全ての配線パターン７が、同一の線幅１５および同一のパターン間隔１６に設定されている場合には、理論上、全ての配線パターン７で同一のエッチング条件となるので、配線パターン７の線幅１５やパターン間隔１６の寸法を所定の許容誤差の範囲内で均一に揃えることは、例えば６０μｍ超ないしは１００μｍ以上の配線ピッチを有する、いわゆるラフパターンの形成などにおいては、不可能ではない。 In the conventional general wiring pattern forming process, when forming a so-called rough pitch wiring pattern 7 in which the minimum wiring pitch (minimum pitch between the center lines of the wiring pattern) exceeds 100 μm (so-called range 100 μm), When forming the wiring pattern 7 by etching the copper layer 2 (metal material layer) by the wet etching method, the copper layer 2 is processed by the pattern width 17 of the resist mask 6 and the wet etching method using the same. As shown in FIG. 3B, the line width 15 of the wiring pattern 7 completed (or as a design target value) is set to the same width dimension. This is a setting called just etching. In this case, the etching allowance is zero. Here, the “etching allowance” is a dimension basically defined by etching allowance = (line width of resist mask−line width of completed wiring pattern) / 2. In the case where all the wiring patterns 7 are set to the same line width 15 and the same pattern interval 16 as shown in FIG. Since the etching conditions are satisfied, uniformizing the dimensions of the line width 15 and the pattern interval 16 of the wiring pattern 7 within a predetermined allowable error range is, for example, a so-called rough pattern having a wiring pitch of more than 60 μm or 100 μm or more. In formation, it is not impossible.
ところが、実際の半導体装置用テープキャリアでは、配線パターン７の線幅１５は同一の寸法に設定されているとしても、異なったパターン間隔１６が混在している場合が多い。また、実際には、配線パターン７の線幅１５についても、一つのテープキャリア内で異なったものが混在している場合が多い。そうすると、実際のテープキャリアでは、パターン間隔１６の広い部分と狭い部分とで、サイドエッチングの進行に差が生じることとなり、その結果、配線パターン７の線幅１５にばらつきが生じる虞が大きい。そして、このよ
うな線幅１５にばらつきが生じる傾向は、図３（ｃ）に示したようなオーバーエッチングを行う場合には、さらに顕著なものとなる。
However, in actual tape carriers for semiconductor devices, even if the line width 15 of the wiring pattern 7 is set to the same dimension, different pattern intervals 16 are often mixed. In practice, different line widths 15 of the wiring pattern 7 are often mixed in one tape carrier. As a result, in the actual tape carrier, the difference in the progress of the side etching occurs between the wide portion and the narrow portion of the pattern interval 16, and as a result, there is a large possibility that the line width 15 of the wiring pattern 7 will vary. Such a tendency of variation in the line width 15 becomes more prominent when over-etching as shown in FIG.
より具体的には、図３（ｄ）に示したように、エッチング代１３を全ての配線パターン７で同一の寸法に設定した場合には、配線パターン７の線幅の設計上の目標寸法は同一に設定されていても、広いパターン間隔１８ａの部分と狭いパターン間隔１８ｂの部分とでは、隣り合うレジストパターン６同士のレジストパターン間隔（レジストパターン同士の間の、いわゆるスペース）の大きさに差が生じる。その差は、エッチング代１３が全て同じ寸法なのであるから、パターン間隔１８ａとパターン間隔１８ｂとの差に等しいこととなる。そうすると、広いパターン間隔１８ａの部分では、それに対応したレジストパターン６ａ同士の広いレジストパターン間隔をエッチング液が通りやすい状態となって、この部分ではサイドエッチングの進行が速くなる。またこれとは対照的に、狭いパターン間隔１８ｂの部分では、それに対応したレジストパターン６ｂ同士の狭いレジストパターン間隔をエッチング液が通りにくい状態となって、この部分ではサイドエッチングの進行が遅くなる。このようにしてサイドエッチングの速度がレジストパターン間隔の広い部分と狭い部分とで異なったものとなり、その結果、狭いパターン間隔１８ｂの左右の配線パターン７ｂを設計上の目標線幅に形成することはできたとしても、広いパターン間隔１８ａの左右の配線パターン７ａが、設計上の目標値としての配線パターン７ｃ（図３（ｄ）では点線で示してある）の線幅に対して著しく痩せた、従って寸法不良として評価されてしまうような線幅となる。あるいは逆に、広いパターン間隔１８ａの左右の配線パターン７ａを設計上の目標線幅に形成することはできたとしても、狭いパターン間隔１８ｂの左右の配線パターン７ｂが十分にはエッチングされず、所定の目標線幅よりも広い、寸法不良として評価されてしまうような線幅となる。 More specifically, as shown in FIG. 3D, when the etching allowance 13 is set to the same dimension for all the wiring patterns 7, the design target dimension of the line width of the wiring pattern 7 is Even if they are set to be the same, there is a difference in the size of the resist pattern interval between the adjacent resist patterns 6 (so-called space between the resist patterns) between the wide pattern interval 18a and the narrow pattern interval 18b. Occurs. The difference is equal to the difference between the pattern interval 18a and the pattern interval 18b because the etching allowances 13 are all the same size. If it does so, in the part of the wide pattern space | interval 18a, it will be in the state which an etching liquid will easily pass through the wide resist pattern space | interval of the corresponding resist patterns 6a, and progress of side etching will become quick in this part. In contrast, in the portion of the narrow pattern interval 18b, it becomes difficult for the etching solution to pass through the narrow resist pattern interval between the corresponding resist patterns 6b, and the progress of the side etching is delayed in this portion. In this way, the side etching rate is different between the wide portion and the narrow portion of the resist pattern interval, and as a result, the left and right wiring patterns 7b having the narrow pattern interval 18b are formed at the designed target line width. Even if it is possible, the left and right wiring patterns 7a having a wide pattern interval 18a are significantly thinner than the line width of the wiring pattern 7c (shown by a dotted line in FIG. 3D) as a design target value. Therefore, the line width is evaluated as a defective dimension. Or, conversely, even if the left and right wiring patterns 7a with the wide pattern interval 18a can be formed to the designed target line width, the left and right wiring patterns 7b with the narrow pattern interval 18b are not sufficiently etched, The line width is larger than the target line width and is evaluated as a dimensional defect.
このようなサイドエッチングの速度に差が生じる現象は、レジストパターン６同士の間のレジストパターン間隔が、流体力学的にあたかもオリフィスの開口のように機能して、広いレジストパターン間隔の部分においては、図３（ｄ）に流線１４ａで模式的に示したように、エッチング液のいわゆる液はけ性が高くなって、サイドエッチングの進行が速くなり、逆に狭いレジストパターン間隔の部分においては、流線１４ｂで模式的に示したように、液はけ性が低くなって、サイドエッチングの進行が遅くなるためであると解せられる。 The phenomenon in which the difference in the side etching rate occurs is that the resist pattern interval between the resist patterns 6 functions as if it were an orifice opening in a hydrodynamic manner. As schematically shown by the flow line 14a in FIG. 3D, the so-called etchability of the etching solution becomes high, the side etching progresses faster, and conversely in the portion of the narrow resist pattern interval, As schematically shown by the streamline 14b, it can be understood that the liquid drainage is low and the side etching progresses slowly.
このような考察に基づいて、本発明者は、図３（ａ）に示したように、レジストパターン６における各位置ごとでのエッチング代１１の寸法を、配線パターン７のパターン間隔１９が広いほど、それに対応した大きい寸法に設定することにより、各位置ごとでのサイドエッチングの進行を調節して、配線パターン７の線幅のばらつきを抑制ないしは解消することができることを見出した。そして、そのような手法を用いたウェットエッチング法により、実際に幾つかのテープキャリアを実験的に作製し、その結果を評価したところ、オーバーエッチングによって形成された微細な線幅の配線パターン７であっても、その線幅のばらつきが十分効果的に抑制されることを確認した。 Based on such consideration, the present inventor, as shown in FIG. 3A, the dimension of the etching allowance 11 at each position in the resist pattern 6 is set as the pattern interval 19 of the wiring pattern 7 becomes wider. It has been found that by setting a large dimension corresponding to it, the side etching progress at each position can be adjusted to suppress or eliminate the variation in the line width of the wiring pattern 7. Then, several tape carriers were actually produced experimentally by a wet etching method using such a method, and the results were evaluated. As a result, the wiring pattern 7 having a fine line width formed by overetching was used. Even if it exists, it confirmed that the dispersion | variation in the line width was suppressed effectively enough.
すなわち、図３（ａ）に模式的に示したように、配線パターン７同士の間の広いパターン間隔１９ａの部分における、レジストパターン６ａのエッチング代１１ａの大きさを、狭いパターン間隔１９ｂの部分における、レジストパターン６ｂのエッチング代１１ｂの大きさよりも、大きくすることにより、広いパターン間隔１９ａの部分のレジストパターン６ａ同士の間を出入するエッチング液の液はけ性を適度に抑制して、この広いパターン間隔１９ａの部分でのサイドエッチングの進行速度を適度に低減させることができる。その結果、広いパターン間隔１９ａを挟む左右の配線パターン７ａの線幅と、狭いパターン間隔１９ｂを挟む左右の配線パターン７ｂの線幅との、均一化を達成することが可能となる。 That is, as schematically shown in FIG. 3A, the size of the etching allowance 11a of the resist pattern 6a in the portion of the wide pattern interval 19a between the wiring patterns 7 is set in the portion of the narrow pattern interval 19b. Further, by increasing the etching allowance of the resist pattern 6b to be larger than the size of the etching allowance 11b, it is possible to moderately suppress the drainage of the etching solution that enters and exits between the resist patterns 6a in the portion of the wide pattern interval 19a. It is possible to moderately reduce the side etching progress rate in the portion of the pattern interval 19a. As a result, it is possible to achieve uniformity between the line widths of the left and right wiring patterns 7a sandwiching the wide pattern interval 19a and the line widths of the left and right wiring patterns 7b sandwiching the narrow pattern interval 19b.
あるいは、さらに直接的にサイドエッチングの進行速度の観点から、レジストパターン６における広いパターン間隔１９ａと狭いパターン間隔１９ｂとでの、ウェットエッチングプロセスにおける銅層２（金属材料層）のサイドエッチングの速さをそれぞれ実験的に計測しておき、そのサイドエッチングの速さが速い部分ほど、それに対応してエッチング代１１ａの寸法を大きい寸法に設定するようにしても、上記と同様の作用によって、広いパターン間隔１９ａの部分でのサイドエッチングの進行速度を適度に低減して、広いパターン間隔１９ａを挟む左右の配線パターン７ａの線幅と、狭いパターン間隔１９ｂを挟む配線パターン７ｂの線幅との、均一化を達成することが可能となる。 Alternatively, from the viewpoint of the side etching progress speed more directly, the side etching speed of the copper layer 2 (metal material layer) in the wet etching process at the wide pattern interval 19a and the narrow pattern interval 19b in the resist pattern 6 In this case, even if the etching rate 11a is set to a larger dimension corresponding to the portion where the speed of the side etching is higher, a wide pattern is obtained by the same operation as described above. The speed of the side etching at the interval 19a is moderately reduced, and the line width of the left and right wiring patterns 7a sandwiching the wide pattern interval 19a and the line width of the wiring pattern 7b sandwiching the narrow pattern interval 19b are uniform. Can be achieved.
上記のようなレジストパターン６ａ、６ｂにおけるエッチング代１１ａ、１１ｂの具体的な寸法（大きさ）は、例えば、レジストパターン６における各位置ごとでのパターン間隔１９ａ、１９ｂとエッチングプロセスによる出来上がりの配線パターン７ａ、７ｂの線幅との数値的な対応関係を、あらかじめ実験や試作等により求めておき、その対応関係に基づいて、具体的な最適値として設定することが可能である。 Specific dimensions (sizes) of the etching allowances 11a and 11b in the resist patterns 6a and 6b as described above are, for example, the pattern intervals 19a and 19b at each position in the resist pattern 6 and a finished wiring pattern by the etching process. It is possible to obtain a numerical correspondence with the line widths 7a and 7b in advance by experiments, trial production, or the like, and set it as a specific optimum value based on the correspondence.
あるいは、さらに詳細な諸条件を考慮に入れて、エッチング代１１の具体的な寸法を設定することも可能である。すなわち、レジストパターン６における各位置ごとでのエッチング代１１の寸法を、そのパターニングの際のウェットエッチングプロセスで用いられるエッチング液の種類、銅層２の材質および厚さ、レジストパターン６の厚さ、を少なくとも含んだ設定で、実際にウェットエッチングプロセスを行って、そのウェットエッチングプロセスによる出来上がりの配線パターン７の線幅と、レジストパターン６のパターン間隔１９との対応関係に基づいて、レジストパターン６ａ、６ｂのエッチング代１１ａ、１１ｂの寸法を設定するようにしてもよい。このように、さらに詳細な諸条件を考慮に入れてエッチング代１１の具体的な寸法を設定することにより、さらに適切なサイドエッチングの速さの調節を行うことができ、その結果、オーバーエッチングを行って、配線ピッチ（隣り合う配線の中心線同士のピッチ）が６０μｍ以下、あるいは線幅が３０μｍ以下のような、微細線幅の配線パターン７を形成する場合でも、その配線パターン７の線幅をさらに高精度に均一化することが可能となる。 Alternatively, specific dimensions of the etching allowance 11 can be set in consideration of more detailed conditions. That is, the dimension of the etching allowance 11 at each position in the resist pattern 6 is the type of the etchant used in the wet etching process at the time of patterning, the material and thickness of the copper layer 2, the thickness of the resist pattern 6, In accordance with the correspondence between the line width of the completed wiring pattern 7 by the wet etching process and the pattern interval 19 of the resist pattern 6, the resist pattern 6a, The size of the etching allowances 11a and 11b of 6b may be set. In this way, by setting specific dimensions of the etching allowance 11 in consideration of more detailed conditions, it is possible to further adjust the speed of the side etching more appropriately. Even when the wiring pattern 7 having a fine line width such that the wiring pitch (pitch between the center lines of adjacent wirings) is 60 μm or less or the line width is 30 μm or less is formed, the line width of the wiring pattern 7 is Can be made uniform with higher accuracy.
このようにして、本実施の形態に係る半導体装置用テープキャリアの製造方法によれば、エッチングプロセスにおける配線パターン７のパターン間隔１９が広い部分（１９ａ）と狭い部分（１９ｂ）とでの、サイドエッチングの進行の速さのばらつきを抑えつつ、オーバーエッチングを行って、配線パターン７のさらなる微細化を、精度よく安定的に、実現することができる。 Thus, according to the manufacturing method of the tape carrier for a semiconductor device according to the present embodiment, the side of the wiring pattern 7 in the etching process in which the pattern interval 19 is wide (19a) and narrow (19b) Further miniaturization of the wiring pattern 7 can be realized with high accuracy and stability by performing over-etching while suppressing variation in the speed of etching.
なお、上記のように、本実施の形態に係る半導体装置用テープキャリアの製造方法は、６０μｍ超ないしは１００μｍ以上のような比較的大きな最小配線ピッチに設定された配線パターン（いわゆるラフパターン）の形成にも適用可能であることは勿論であるが、最小配線ピッチが６０μｍ以下のような、さらなる微細な配線パターンを形成するためにオーバーエッチングを敢えて用いる場合などに、特に好適である。何故なら、そのような微細な配線を形成するためにオーバーエッチングを行う場合、従来の技術では、配線パターンの線幅に著しいばらつきが生じていたが、本実施の形態に係る製造方法によれば、上記のようにして線幅のばらつきを効果的に抑制ないし解消することができるからである。 As described above, the manufacturing method of the semiconductor device tape carrier according to the present embodiment forms a wiring pattern (so-called rough pattern) set to a relatively large minimum wiring pitch such as more than 60 μm or more than 100 μm. Needless to say, the present invention can be applied to a case where overetching is used in order to form a finer wiring pattern having a minimum wiring pitch of 60 μm or less. This is because, when performing over-etching in order to form such fine wiring, the conventional technique had a significant variation in the line width of the wiring pattern, but according to the manufacturing method according to the present embodiment, This is because variations in line width can be effectively suppressed or eliminated as described above.
上記の実施の形態で説明したような製造方法によって、半導体装置用テープキャリアを作製した。図４は、配線パターンのパターン間隔とレジストパターンのエッチング代との対応関係の設定を纏めて示す図であり、図５は、その設定で実際に半導体装置用テープキャリアを作製した実験結果を纏めて示す図である。 A tape carrier for a semiconductor device was manufactured by the manufacturing method as described in the above embodiment. FIG. 4 is a diagram collectively showing the setting of the correspondence relationship between the pattern interval of the wiring pattern and the etching allowance of the resist pattern, and FIG. 5 summarizes the experimental results of actually manufacturing the tape carrier for the semiconductor device with the setting. FIG.
フィルム基板１としては、厚さ３８μｍのポリイミド樹脂テープを用いた。銅層２は、厚さを１２μｍ以下とし、フィルム基板１上にＣｒスパッタ層を介して銅めっきすることにより形成した。
そして、配線パターン７のパターン間隔１９と、レジストパターン６のエッチング代１１との対応関係を、図４に示すような設定とした。この設定は、配線パターン７をパターニングするためのウェットエッチングプロセスで用いられる、エッチング液の種類、銅層２の材質および厚さ、レジストパターン６の厚さ、を少なくとも含んだ諸条件を一定にして、線幅とエッチング代の大きさとを種々変更した多数種類の設定で実際にウェットエッチングプロセスを行って、そのウェットエッチングプロセスによる出来上がりの配線パターン７の線幅とレジストパターン６のパターン間隔１９との対応関係を求め、それに基づいて決定した。この図４によれば、配線パターン７のパターン間隔とエッチング代との対応関係は、パターン間隔が大きくなればなるほど、エッチング代も大きな寸法となるように設定されている。
As the film substrate 1, a polyimide resin tape having a thickness of 38 μm was used. The copper layer 2 had a thickness of 12 μm or less, and was formed by copper plating on the film substrate 1 through a Cr sputter layer.
The correspondence between the pattern interval 19 of the wiring pattern 7 and the etching allowance 11 of the resist pattern 6 is set as shown in FIG. In this setting, various conditions including at least the kind of the etchant, the material and thickness of the copper layer 2 and the thickness of the resist pattern 6 used in the wet etching process for patterning the wiring pattern 7 are made constant. The wet etching process is actually performed with various settings in which the line width and the etching allowance are variously changed, and the line width of the finished wiring pattern 7 and the pattern interval 19 of the resist pattern 6 are obtained by the wet etching process. The correspondence was sought and determined based on it. According to FIG. 4, the correspondence between the pattern interval of the wiring pattern 7 and the etching allowance is set so that the etching allowance increases as the pattern interval increases.
配線パターン７の寸法は、設計上の目標値（狙い）をレンジで３０μｍピッチとした。すなわち、隣り合う配線パターン７の中心線同士のピッチを、３０μｍと設定した。さらに詳細には、配線パターン７の線幅（ライン）／パターン間隔（スペース）の最小値を、１５μｍ／１５μｍとした。そして、パターン間隔を、最小の１５μｍ以外にも、３０μｍ、４０μｍ、６０μｍのものが混在するようにした。配線パターン線幅については、１５μｍの１通りのみとした。 The dimension of the wiring pattern 7 was set to a design target value (target) of 30 μm pitch in the range. That is, the pitch between the center lines of the adjacent wiring patterns 7 was set to 30 μm. More specifically, the minimum value of the line width (line) / pattern interval (space) of the wiring pattern 7 was set to 15 μm / 15 μm. In addition to the minimum pattern interval of 15 μm, patterns of 30 μm, 40 μm, and 60 μm are mixed. The wiring pattern line width was only 15 μm.
このような設定で、実際にウェットエッチングを行って、実際に形成された半導体装置用テープキャリアにおける配線パターン７の線幅を測定し、その寸法精度を評価した。線幅としては、配線パターン７のボトム部分の幅を測定した。 With this setting, wet etching was actually performed, the line width of the wiring pattern 7 in the actually formed tape carrier for a semiconductor device was measured, and the dimensional accuracy was evaluated. As the line width, the width of the bottom portion of the wiring pattern 7 was measured.
その結果、図５に示したように、狙い１５μｍに対して、平均線幅の最小値は、パターン間隔＝１５μｍの場合の線幅＝１４．７μｍ、最大値は、パターン間隔＝６０μｍの場合の線幅＝１５．３μｍであり、その最大誤差幅は、０．６μｍとなった。従って、狙いの線幅１５μｍに対して誤差はその４％程度以内に収まることが確認された。また、そのばらつきは、最大でもパターン間隔＝３０μｍの場合のσ＝０．４１であり、また全体でもσ＝０．６２に収まっていることが確認された。 As a result, as shown in FIG. 5, with respect to the target 15 μm, the average value of the average line width is 14.7 μm when the pattern interval is 15 μm, and the maximum value is when the pattern interval is 60 μm. The line width was 15.3 μm, and the maximum error width was 0.6 μm. Therefore, it was confirmed that the error was within about 4% of the target line width of 15 μm. Further, it was confirmed that the variation was σ = 0.41 when the pattern interval was 30 μm at the maximum, and was within σ = 0.62 as a whole.
このように、本実施例に係る半導体装置用テープキャリアの製造方法によれば、エッチングプロセスにおける配線パターン７のパターン間隔１９が広い部分（１９ａ）と狭い部分（１９ｂ）とでの、サイドエッチングの進行の速さのばらつきを抑えつつ、オーバーエッチングを行って、線幅１５μｍのような微細な配線パターンを精度よく安定的に実現することが可能となることか確認された。 Thus, according to the manufacturing method of the tape carrier for a semiconductor device according to the present embodiment, the side etching in the portion (19a) and the narrow portion (19b) where the pattern interval 19 of the wiring pattern 7 in the etching process is wide is performed. It has been confirmed that it is possible to accurately and stably realize a fine wiring pattern having a line width of 15 μm by performing over-etching while suppressing variations in the speed of progress.
１ フィルム基板
２ 銅層
３ 補強フィルム
４ 搬送孔
５ フォトレジスト
６ レジストパターン
７ 配線パターン
８ 搬送孔
９ Ｓｎめっき
１０ ソルダーレジスト
１１、１２、１３ エッチング代
１５ 配線パターンの線幅
１６、１８、１９ 配線パターンのパターン間隔
１７ レジストマスクのパターン幅
DESCRIPTION OF SYMBOLS 1 Film substrate 2 Copper layer 3 Reinforcing film 4 Conveyance hole 5 Photoresist 6 Resist pattern 7 Wiring pattern 8 Conveyance hole 9 Sn plating 10 Solder resist 11, 12, 13 Etching allowance 15 Line width 16, 18, 19 of wiring pattern Pattern spacing of 17 resist mask pattern width
Claims (6)
前記レジストパターンにおける各位置ごとでのエッチング代の寸法を、前記配線パターンのパターン間隔が広いほど、大きい寸法に設定する
ことを特徴とする半導体装置用テープキャリアの製造方法。 A step of forming a resist pattern on the surface of a metal material layer formed on a film substrate made of an insulating material, and processing the metal material layer by an etching process using the resist pattern as a mask to form a dense pattern interval A method of manufacturing a tape carrier for a semiconductor device, including a step of forming a wiring pattern in which is mixed,
A method of manufacturing a tape carrier for a semiconductor device, wherein a dimension of an etching allowance at each position in the resist pattern is set to a larger dimension as a pattern interval of the wiring pattern is wider.
前記レジストパターンにおける各位置ごとでのエッチング代の寸法を、前記エッチングプロセスにおける前記金属材料層のサイドエッチングの速さに対応して、当該サイドエッチングの速さが速いほど、大きい寸法に設定する
ことを特徴とする半導体装置用テープキャリアの製造方法。 In the manufacturing method of the tape carrier for semiconductor devices according to claim 1,
The dimension of the etching allowance at each position in the resist pattern is set to a larger dimension as the speed of the side etching is higher, corresponding to the speed of the side etching of the metal material layer in the etching process. A manufacturing method of a tape carrier for a semiconductor device.
前記レジストパターンにおける各位置ごとでのレジストパターン間隔と前記エッチングプロセスによる出来上がりの配線パターンの線幅との対応関係に基づいて、前記レジストパターンのエッチング代の寸法を設定する
ことを特徴とする半導体装置用テープキャリアの製造方法。 In the manufacturing method of the tape carrier for semiconductor devices according to claim 1 or 2,
A size of an etching allowance of the resist pattern is set based on a correspondence relationship between a resist pattern interval at each position in the resist pattern and a line width of a wiring pattern completed by the etching process Tape carrier manufacturing method.
前記レジストパターンにおける各位置ごとでのエッチング代の寸法を、前記エッチングプロセスで用いられるエッチング液の種類、前記金属材料層の材質および厚さ、前記レジストパターンの厚さ、を少なくとも含むプロセス条件を設定して実際に前記エッチングプロセスを行い、当該エッチングプロセスによる出来上がりの配線パターンの線幅と前記レジストパターンのレジストパターン間隔との対応関係に基づいて、前記レジストパターンのエッチング代の寸法を設定する
ことを特徴とする半導体装置用テープキャリアの製造方法。 In the manufacturing method of the tape carrier for semiconductor devices according to claim 3,
The dimensions of the etching allowance at each position in the resist pattern are set to process conditions including at least the type of etchant used in the etching process, the material and thickness of the metal material layer, and the thickness of the resist pattern. Actually performing the etching process, and setting the dimension of the etching allowance of the resist pattern based on the correspondence between the line width of the wiring pattern completed by the etching process and the resist pattern interval of the resist pattern. A manufacturing method of a tape carrier for a semiconductor device.
前記配線パターン同士の中心線間の最小ピッチが、６０μｍ以下である
ことを特徴とする半導体装置用テープキャリアの製造方法。 In the manufacturing method of the tape carrier for semiconductor devices according to any one of claims 1 to 4,
A manufacturing method of a tape carrier for a semiconductor device, wherein a minimum pitch between center lines of the wiring patterns is 60 μm or less.
前記エッチングプロセスにて、オーバーエッチングを行う
ことを特徴とする半導体装置用テープキャリアの製造方法。 In the manufacturing method of the tape carrier for semiconductor devices according to any one of claims 1 to 5,
A method of manufacturing a tape carrier for a semiconductor device, wherein overetching is performed in the etching process.
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