JP2008283301A - 受信回路 - Google Patents

Abstract

【課題】安定した受信処理を実現できる受信回路の提供。
【解決手段】受信回路は、受信信号ＩＮが入力され、アッテネーションを行うアッテネータ４０と、アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタ５０と、ＤＣレベルシフト後の信号を増幅する増幅部６０と、増幅部６０の出力信号に基づいて、アッテネータ４０の減衰量を制御する制御回路７０を含む。制御回路７０は、受信信号のバースト期間では、受信信号の振幅が変化した場合にも増幅部６０の出力信号の振幅が一定になるようにアッテネータ４０の減衰量を設定し、バースト期間に続くデータ転送期間では、バースト期間において設定された減衰量を小さくする制御を行う。
【選択図】図１

Description

本発明は、受信回路に関する。

従来より、スマートキーの携帯機を所持したユーザが車に近づくと、ＩＤ認証を行い、正規なユーザであることが確認されると、車のドアをアンロックするスマートエントリシステムが知られている（特許文献１）。

このスマートエントリシステムでは、車載機は、ＬＦ帯域のＡＳＫ変調の信号を送信する。携帯機を所持したユーザが車に近づき、携帯機のアンテナ部がこの信号の電界を検知し、携帯機の受信部が車載機からのリクエスト信号を受信すると、携帯機の送信部がＩＤコードを送信する。そしてＩＤコードが一致すると、車のドアのアンロック等が行われるようになる。

しかしながら、このスマートエントリシステムでは、車載機からの信号は無線で携帯機に送信されるため、車載機と携帯機との間の距離に応じて受信信号の振幅が大きく変動する。従ってこのように振幅が変動する受信信号を適正に受信し、復調処理や増幅処理などの受信処理を安定して行わなければならないという課題がある。

また携帯機の受信部は、車載機からの信号の検知動作を常時行う必要があるため、携帯機の電池の消耗が大きく、電池切れなどの事態が生じやすい。従って、携帯機の受信部に対する低消費電力化の要求が厳しいという課題もある。
特開２００６−３７４９３号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、安定した受信処理を実現できる受信回路を提供することにある。

本発明は、受信信号が入力され、受信信号のアッテネーションを行うアッテネータと、アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタと、ＤＣレベルシフト後の信号を増幅する増幅部と、前記増幅部の出力信号に基づいて、前記アッテネータの減衰量を制御する制御回路とを含み、前記制御回路は、前記受信信号のバースト期間では、前記受信信号の振幅が変化した場合にも前記増幅部の出力信号の振幅が一定になるように前記アッテネータの減衰量を設定し、前記バースト期間に続くデータ転送期間では、前記バースト期間において設定された減衰量を小さくする制御を行う受信回路に関係する。

本発明によればアッテネータにより受信信号の減衰量が制御され、ＤＣレベルシフタによりＤＣレベルがシフトされ、増幅部により信号が増幅される。そして制御回路は、バースト期間においては、増幅部の出力信号に基づいてアッテネータの減衰量を制御し、増幅部の出力信号の振幅が一定になるように制御する。このようにすれば、増幅部自体に自動ゲイン調整機能を持たせなくても済むため、増幅部の構成を簡素化できる。またアッテネータについてはその減衰量を制御するだけでよいため、アッテネータの回路構成も簡素化でき、低消費電力化等を図れる。一方、制御回路は、バースト期間の後のデータ転送期間では、バースト期間において設定された減衰量が小さくなるように制御する。このように減衰量が小さくなれば、増幅部の出力信号の振幅が、バースト期間における振幅よりも増加する。従って、受信信号の振幅が変動した場合にも安定した受信処理を行うことが可能になる。

また本発明では、前記制御回路は、充電ノードと第１の電源との間に設けられた充電用キャパシタと、前記充電ノードと第２の電源との間に設けられた充電用トランジスタを含み、前記増幅部の出力信号と基準電圧の比較処理を行い、比較結果に基づいて前記充電用トランジスタにより前記充電用キャパシタを充電し、前記充電ノードの電圧を制御電圧として前記アッテネータに出力すると共に、前記バースト期間に続く前記データ転送期間では、前記制御電圧を、前記バースト期間において設定された電圧よりも低い電圧に設定してもよい。

このようにすれば、増幅部の出力信号の振幅に応じた制御電圧を充電ノードに生成することができ、この制御電圧を用いてアッテネータの減衰量を制御できる。またデータ転送期間において、制御電圧を、バースト期間で設定された電圧よりも低くすることで、アッテネータの減衰量を小さくすることが可能になる。

また本発明では、前記制御回路は、前記充電ノードと第１の電源との間に直列に設けられた制御用スイッチング素子及び制御用キャパシタを含み、前記バースト期間では前記制御用スイッチング素子をオン状態にし、前記データ転送期間では前記制御用スイッチング素子をオフ状態にしてもよい。

このようにすれば、データ転送期間において制御用スイッチング素子がオン状態になることで、充電用キャパシタに充電されていた電荷が制御用キャパシタに再分配される。これにより制御電圧が低下し、アッテネータの減衰量を小さくすることが可能になる。

また本発明では、前記制御回路は、前記充電ノードと第１の電源との間に設けられ、第１の電源側に定電流を流す放電用トランジスタを含んでもよい。

このようにすれば、ノイズ信号等に起因してアッテネータの減衰量が大きな値に設定されてしまうなどの事態を防止できる。

また本発明では、前記放電用トランジスタに流れる定電流と前記充電用キャパシタの容量により設定される放電期間は、ＡＳＫ変調される前記受信信号の第１の論理レベルの転送期間よりも長くてもよい。

このようにすれば、データ転送期間における適正なデータ転送を実現できる。

また本発明では、前記アッテネータは、前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタを含んでもよい。

このようにすれば、アッテネーション用キャパシタとアッテネーション用トランジスタを設けるだけで、減衰量を制御できるため、アッテネータの回路の簡素化や低消費電力化を図れる。

また本発明では、前記アッテネータは、前記出力ノードと第１の電源との間に設けられるプルダウン用トランジスタを含んでもよい。

このようにすれば、出力ノードの電位をプルダウンできるため、ノイズ耐性を向上できる。

また本発明では、前記アッテネータは、前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、前記出力ノードと第１の電源との間に設けられるアッテネーション用抵抗回路を含み、前記制御回路は、前記データ転送期間では、前記アッテネーション用抵抗回路の抵抗及び前記アッテネーション用キャパシタの容量の少なくとも一方を、前記バースト期間で設定された抵抗、容量よりも大きくする制御を行ってもよい。

このようにすれば、バースト期間において設定されたアッテネータのフィルタ特性を、データ転送期間において変化させて、減衰量を小さくすることが可能になる。

また本発明では、前記アッテネーション用抵抗回路は、前記アッテネータの前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタと、前記アッテネータの前記出力ノードと第１の電源との間に直列に設けられた制御用スイッチング素子及びそのゲートに前記制御電圧が入力される制御用トランジスタを含み、前記制御回路は、前記バースト期間では前記制御用スイッチング素子をオン状態にし、前記データ転送期間では前記制御用スイッチング素子をオフ状態にしてもよい。

このようにすれば、データ転送期間において制御用スイッチング素子がオフ状態になることで、アッテネーション用抵抗回路の抵抗を大きくして、アッテネータの減衰量を小さくすることが可能になる。

また本発明では、前記バースト期間でのバースト信号のパルス数が所定数以上になったことが検出され、且つ、前記受信信号の復調データ信号が第１の電圧レベルから第２の電圧レベルに変化した場合にアクティブになるスイッチング信号を生成するスイッチング信号生成回路を含み、前記制御回路は、前記スイッチング信号生成回路からの前記スイッチング信号に基づいて、前記バースト期間において設定された減衰量を小さくする制御を行ってもよい。

このようにすれば、ノイズ信号によりパルス数が誤ってカウントされて、誤動作が生じてしまう事態を防止できる。

また本発明では、前記アッテネータは、ハイパスフィルタのフィルタ特性を有し、前記増幅部は、バンドパスフィルタのフィルタ特性を有してもよい。

このようにすれば、制御回路は、増幅部の出力信号の振幅に基づいてアッテネータのハイパスフィルタ特性を変化させて、アッテネータの減衰量を制御できるようになる。

また本発明では、前記増幅部は、少なくとも１つの増幅回路を含み、前記増幅回路は、その第１の入力端子に、前記ＤＣレベルシフタからの入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、前記増幅回路のゲインを設定するためのゲイン設定部とを含んでもよい。

このようにすれば、ゲイン設定部により例えば中心周波数でのゲインが設定され、第２のオペアンプによるフィードバックによりＤＣレベルがカットされるバンドパスフィルタ特性を実現できる。

また本発明では、前記第１のオペアンプは差動部により構成され、前記第２のオペアンプは第１、第２の差動部により構成され、前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されてもよい。

このようにすれば、第１のオペアンプを差動部により構成し、第２のオペアンプを第１、第２の差動部により構成できるため、回路規模を小さくでき、低消費電力化を図れる。また第１、第２の差動部により、動作点を中心に上側も下側もバランス良く増幅できるため、第１のオペアンプの出力から反転入力端子への信号のフィードバックのアンバランスを軽減できる。

また本発明では、前記第１のオペアンプの前記差動部は、カレントミラー回路と、一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、前記第２のオペアンプの前記第１の差動部は、Ｐ型トランジスタにより構成される第１のカレントミラー回路と、一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、前記第２のオペアンプの前記第２の差動部は、Ｎ型トランジスタにより構成される第２のカレントミラー回路と、一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含んでもよい。

このようにすれば、第１、第２の差動部を用いたレール・ツー・レール型のオペアンプを、一般的なレール・ツー・レール型のオペアンプに比べて簡素な回路構成で実現できると共に、消費電力の軽減も容易になる。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．第１の構成例
図１に本実施形態の受信回路の第１の構成例を示す。なお本実施形態の受信回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１の受信回路は、アッテネータ４０、ＤＣレベルシフタ５０、増幅部６０、制御回路７０を含む。またスイッチング信号生成回路７８や復調回路９０を含むことができる。

コイル（ＬＣ共振回路）等で構成されるアンテナ部１０からの受信信号ＩＮはアッテネータ４０に入力される。アッテネータ４０（フィルタ回路）は、受信信号ＩＮのアッテネーションを行う。スマートエントリシステムを例にとれば、搬送波の振幅を入力デジタル信号に対応させて変化させるＡＳＫ（Amplitude Shift keying）変調されたＬＦ（LowFrequency）帯域の受信信号ＩＮが、アッテネータ４０に入力される。そしてアッテネータ４０は、制御回路７０からの制御電圧ＶＣ（制御信号）に基づいて、ＡＳＫ変調（振幅変調）された例えば１２０〜１４０ＫＨｚのＬＦ帯域の受信信号ＩＮの振幅を減衰させる。

アッテネータ４０は、受信信号ＩＮの入力ノードＮＡ０とアッテネータ４０の出力ノードＮＡ１との間に設けられたアッテネーション用のキャパシタＣＡ１と、出力ノードＮＡ１とＶＳＳ（広義には第１の電源）との間に設けられ、そのゲートに制御回路７０からの制御電圧ＶＣが入力されるアッテネーション用のＮ型のトランジスタＴＡ１を含む。このアッテネータ４０は例えばハイパスフィルタの周波数特性を有する。即ちキャパシタＣＡ１の容量とトランジスタＴＡ１のオン抵抗によりハイパスフィルタが構成される。なおアッテネータ４０にローパスフィルタの特性を持たせ、ローパスフィルタのカットオフ周波数を制御して減衰量を制御してもよい。

ＤＣレベルシフタ５０は、アッテネーション後の信号ＶＳ１のＤＣレベルシフトを行って、ＤＣレベルシフト後の信号ＶＳ２を出力する。即ちＤＣレベルシフタ５０は、増幅部６０の小信号増幅の動作点（増幅中心）に信号ＶＳ２のＤＣレベルが設定されるようにレベルシフト変換を行う。このＤＣレベルシフタ５０は、ＶＳＳ（第１の電源）とその出力ノードＮＡ２との間に設けられ、そのゲートにアッテネータ４０からの信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、ＶＤＤ（第２の電源）とその出力ノードＮＡ２との間に設けられる電流源ＩＳ１を含む。

増幅部６０はＤＣレベルシフト後の信号ＶＳ２を増幅し、増幅後の信号ＶＳ６を出力する。この増幅部６０は例えばバンドパスフィルタの周波数特性を有する。具体的には受信信号ＩＮの搬送波（所望信号）の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。

復調回路９０は、増幅部６０からの信号ＶＳ６に基づいて復調処理を行う。即ちＡＳＫ変調された信号から入力デジタル信号を得るため復調処理を行う。

制御回路７０は、増幅部６０の出力信号ＶＳ６の振幅（振幅の大きさ）に応じて、アッテネータ４０の減衰量を変化させる。例えば信号ＶＳ６の振幅を検出し、振幅検出結果に基づいてアッテネータ４０の減衰量を変化させる自動ゲイン調整を行う。

具体的にはアッテネータ４０のフィルタ特性（カットオフ周波数）を変化させることで、受信信号ＩＮの振幅が変動した場合にも増幅部６０の出力信号ＶＳ６の振幅が一定（ほぼ一定を含む）になるように、アッテネータ４０の減衰量を制御する。例えばアッテネータ４０がハイパスフィルタの特性を有する場合には、制御回路７０は、ハイパスフィルタのカットオフ周波数を信号ＶＳ６の振幅（振幅検出結果）に基づいて変化させることで、アッテネータ４０における減衰量を制御する。例えば増幅部６０の出力信号ＶＳ６の振幅が大きくなるにつれてハイパスフィルタのカットオフ周波数を高くして、受信信号の搬送波の周波数帯域での減衰量を大きくする制御を行う。

即ちスマートエントリシステムでは、車載機からの信号は無線でスマートキーの携帯機（電子機器）に送信されるため、車載機と携帯機との間の距離に応じて受信信号の振幅が、例えば１ｍＶ〜数百ｍＶというように大きく変動する。従って受信信号の振幅が変動した場合にも、増幅部６０の出力信号ＶＳ６の振幅が一定になるようにゲインを自動調整する必要がある。このような自動ゲイン調整を行うことで、復調回路９０には一定の振幅の信号ＶＳ６が入力されるようになり、復調回路９０での復調処理が容易になる。

この場合に比較例の手法として、増幅部６０自体のゲイン（増幅率）を自動調整して信号ＶＳ６の振幅を一定にする手法が考えられる。

しかしながら、この比較例の手法によると、増幅部６０に自動ゲイン調整機能を持たせる必要があり、増幅部６０の回路構成が複雑化したり、増幅部６０を構成するオペアンプに流れるバイアス電流が増加し、低消費電力化の実現が難しくなる。特にスマートエントリシステムでは、携帯機は車載機からの送信信号を常時受信する必要があるため、増幅部６０での消費電流の増加は無視できない。

この点、本実施形態では、アッテネータ４０での減衰量を調整することで、自動ゲイン調整を実現している。従って、増幅部６０自体には自動ゲイン調整機能を持たせなくても済むため、増幅部６０を構成するオペアンプの設計を簡素化できる。従って、増幅部６０のオペアンプに流れるバイアス電流の低減も容易になり、受信回路の消費電力を大幅に低減でき、スマートエントリシステム等に最適な受信回路を提供できる。

即ち図１では、受信信号ＩＮの振幅が最小の場合（例えば１ｍＶ）に、アッテネータ４０での減衰量は最小になり、その時の信号振幅で適正な信号増幅ができると共に消費電流を最小限に抑えられるように、増幅部６０のオペアンプが最適設計される。そして受信信号ＩＮの振幅の増加に応じて、アッテネータ４０の減衰量も増加し、受信信号ＩＮの振幅が最大の場合（例えば数百ｍＶ）に減衰量は最大になる。従って、受信信号ＩＮの振幅が最大である場合にも、振幅が最小の時とほぼ同じ振幅の信号が増幅部６０に入力されるため、振幅が最小の場合を想定して最適設計されたオペアンプを用いて信号増幅を行うことが可能になる。

また本実施形態では、増幅部６０は、図２のＡ１に示すようなバンドパスフィルタの特性を持つ。具体的には搬送波の周波数ｆｄの帯域が中心周波数に設定され、低周波数側のカットオフ周波数がｆｃ１に設定され、高周波数側のカットオフ周波数がｆｃ２に設定されたバンドパスフィルタの特性を持つ。

このようなバンドパスフィルタ特性を増幅部６０に持たせれば、搬送波（所望信号）の周波数成分を通過させ、不要信号の周波数成分を除去できるようになる。これにより、ノイズ信号などの不要信号を増幅部６０のバンドパスフィルタ特性により除去できるため、Ｓ／Ｎ比を改善でき、後段の復調回路９０の安定動作等を実現できる。またＤＣ成分をカットできるため、いわゆるＤＣオフセットフリーの実現が容易になる。

一方、アッテネータ４０は、図２のＡ２に示すようなハイパスフィルタの特性を持つ。そして制御回路７０は、このハイパスフィルタのカットオフ周波数ｆｃを振幅検出結果に基づき変化させることで、アッテネータ４０の減衰量を制御する。

具体的には、例えば受信信号ＩＮの振幅が小さい場合には、アッテネータ４０のカットオフ周波数ｆｃは図２のＡ３に示すようになり、ハイパスフィルタ特性はＡ４に示すような特性になる。

即ちアッテネータ４０のキャパシタＣＡ１の容量をＣＡとし、トランジスタＴＡ１のオン抵抗をＲＡとすると、アッテネータ４０のカットオフ周波数はｆｃ＝１／（２π×ＣＡ×ＲＡ）となる。そして受信信号ＩＮの振幅が小さい場合には、制御回路７０からの制御電圧ＶＣが低くなるため（例えばＶＣ＝０Ｖ）、ＶＣがそのゲートに入力されるトランジスタＴＡ１のオン抵抗ＲＡは大きくなる。従って、カットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）は小さくなり、図２のＡ３に示すようにｆｃ＜ｆｄになる。そしてｆｃ＜ｆｄになると、搬送波の周波数ｆｄでのハイパスフィルタのゲインが例えば１になるため、アッテネータ４０の減衰量は小さくなる（ほぼ零になる）。

一方、受信信号ＩＮの振幅が大きくなると、アッテネータ４０のカットオフ周波数ｆｃは図２のＡ５に示すようになり、ハイパスフィルタ特性はＡ６に示すような特性になる。即ち受信信号ＩＮの振幅が大きくなると、制御回路７０からの制御電圧ＶＣが高くなり（例えばＶＣ＝ＶＤＤ）、トランジスタＴＡ１のオン抵抗ＲＡは小さくなる。従って、カットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）は大きくなり、図２のＡ５に示すようにｆｃ＞ｆｄになる。そしてｆｃ＞ｆｄになると、周波数ｆｄでのハイパスフィルタのゲインが１よりも小さくなるため、アッテネータ４０の減衰量は大きくなる。従って、受信信号ＩＮの振幅が変動した場合にも、ほぼ一定の振幅の信号が増幅部６０に入力されるようになる。

そして図１では、アッテネータ４０はキャパシタＣＡ１とトランジスタＴＡ１により構成されているため、回路規模の増加を最小限に抑えることができる。また減衰量の調整にオペアンプ等を用いていないため、消費電力の増加も最小限に抑えることができる。従って増幅部６０での省電力化と相まって、受信回路の消費電力を大幅に削減できる。

２．データ転送期間での減衰量の制御
図３に受信信号ＩＮの信号波形例を示す。図３のＦ１に示すように、受信回路は、バースト期間と呼ばれる期間ＴＢにおいて、車載機から所与のパルス数のバースト信号を受信信号ＩＮとして受信する。このバースト期間ＴＢはプリアンブル期間に相当し、バースト期間ＴＢにおいてはＡＳＫ変調されていないバースト信号が受信される。このバースト期間ＴＢ内において受信信号ＩＮの自動ゲイン調整が行われる。

一方、図３のＦ２に示すように、バースト期間ＴＢに続く転送期間Ｔ０、Ｔ１において、デジタル信号の論理レベル０、１に相当するＡＳＫ変調された信号が送信される。この期間Ｔ０とＴ１の長さは異なっており（例えばＴ０＜Ｔ１）、この期間の長さを検出することで、車載機から論理レベル０、１のいずれのデジタル信号が送信されたのかを検知できる。なお図３ではＴ０＜Ｔ１となっているが、Ｔ０＞Ｔ１としてもよい。

さて、受信回路での復調処理などの受信処理を確実なものとし、受信エラーを防止するためには、復調処理の対象となる信号の振幅は、できる限り大きいことが望ましい。一方、バースト期間ＴＢでは、増幅部６０の出力信号ＶＳ６の振幅を一定にできれば十分であり、バースト期間ＴＢの後は、減衰量を変化させても、それほど問題が生じない。

そこで本実施形態では図３に示すように、バースト期間ＴＢでは、受信信号ＩＮの振幅が変化した場合にも増幅部６０の出力信号ＶＳ６の振幅が一定になるようにアッテネータ４０の減衰量を設定する。一方、バースト期間ＴＢに続くデータ転送期間Ｔ０、Ｔ１では、バースト期間ＴＢにおいて設定された減衰量を小さくする。

このようにすれば、バースト期間ＴＢにおいて一定の振幅に設定された信号ＶＳ６が、バースト期間ＴＢの後のデータ転送期間Ｔ０、Ｔ１では、アッテネータ４０の減衰量が小さくなることで、その振幅が増加する。従って、後段の復調回路９０等が、振幅が増加した信号ＶＳ６を用いて、安定した復調処理を行うことが可能になる。これにより、受信エラーの発生等を低減でき、その振幅が変動する受信信号の安定した受信処理を実現できる。

具体的には図１の第１の構成例では、制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられた充電用キャパシタＣＤ１と、充電ノードＮＣとＶＤＤ（広義には第２の電源）との間に設けられた充電用トランジスタＴＤ１を含む。そして増幅部６０の出力信号ＶＳ６と基準電圧ＶＲＥＦの比較処理を行い、比較結果に基づいて充電用トランジスタＴＤ１により充電用キャパシタＣＤ１を充電する。そして充電ノードＮＣの電圧を制御電圧ＶＣとしてアッテネータ４０に出力する。

そして制御回路７０は、バースト期間に続くデータ転送期間では、制御電圧ＶＣを、バースト期間において設定された電圧よりも低い電圧に設定する。例えばバースト期間の開始時の電圧と終了時の電圧の間の電圧に設定する。

更に具体的には図１に示すように制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に直列に設けられた制御用スイッチング素子ＳＷＤ１及び制御用キャパシタＣＤ２を含む。そしてバースト期間では制御用スイッチング素子ＳＷＤ１をオフ状態にし、データ転送期間では制御用スイッチング素子ＳＷＤ１をオン状態にする。

このように制御用スイッチング素子ＳＷＤ１がオン状態になると、充電用キャパシタＣＤ１に充電された電荷が制御用キャパシタＣＤ２に再分配され、ノードＮＣの制御電圧ＶＣが低下する。これにより、制御電圧ＶＣがそのゲートに入力されるアッテネーション用トランジスタＴＡ１のオン抵抗が上昇する。従って、バースト期間において図２のＡ６に示すように設定されていたアッテネータ４０のハイパスフィルタ特性が、Ａ８に示すように変化する。この結果、周波数ｆｄでのアッテネータ４０の減衰量が小さくなり、これにより増幅部６０の出力信号ＶＳ６の振幅が増加する。

例えばアッテネーション用のキャパシタＣＡ１の容量をＣＡとし、トランジスタＴＡ１のオン抵抗をＲＡとすると、アッテネータ４０の伝達関数は下式のように表される。

Ｓ＝ＶＳ１／ＩＮ＝ｊω×ＣＡ×ＲＡ／（１＋ｊω×ＣＡ×ＲＡ） （１）
従って、アッテネータ４０のハイパスフィルタのカットオフ周波数ｆｃは下式のように表される。

ｆｃ＝１／（２π×ＣＡ×ＲＡ） （２）
またトランジスタＴＡ１のオン抵抗ＲＡは下式のように表される。

ＲＡ＝１／｛μ×Ｃｏｘ×（Ｗ／Ｌ）×Ｖｇｓ｝ （３）
ここでμはトランジスタの移動度であり、Ｃｏｘはゲート容量であり、Ｗ、Ｌはトランジスタのゲート幅、ゲート長であり、Ｖｇｓはゲート・ソース間電圧である。

バースト期間では、制御電圧ＶＣが上昇し、これによりＶｇｓが大きくなるため、上式（３）から明らかなようにオン抵抗ＲＡが低下する。そして上式（２）から明らかなように、オン抵抗ＲＡが低下すると、図２のＡ５、Ａ６に示すようにハイパスフィルタのカットオフ周波数ｆｃが上昇する。これにより周波数ｆｄでのアッテネータ４０の減衰量が増加し、アッテネータ４０による自動ゲイン調整が実現される。

一方、データ転送期間では、バースト期間で上昇した制御電圧ＶＣが低下し、Ｖｇｓが小さくなるため、上式（３）から明らかなようにオン抵抗ＲＡが増加する。そして上式（２）から明らかなように、オン抵抗ＲＡが増加すると、図２のＡ７、Ａ８に示すように、バースト期間において上昇したハイパスフィルタのカットオフ周波数ｆｃが低下する。これにより周波数ｆｄでのアッテネータ４０の減衰量が小さくなり、増幅部６０の出力信号ＶＳ６の振幅が増加する。従って、後段の復調回路９０等の安定した復調処理等が可能になる。

なおスイッチング素子ＳＷＤ１のオン・オフを制御するためのスイッチング信号ＳＣは、スイッチング信号生成回路７８により生成される。具体的にはスイッチング信号生成回路７８は、バースト期間でのバースト信号のパルス数が所定数以上になったことが検出され、且つ、受信信号ＩＮの復調データ信号が例えばＨレベル（広義には第１の電圧レベル）からＬレベル（広義には第２の電圧レベル）に変化した場合にアクティブになるスイッチング信号ＳＣを生成する。そして制御回路７０は、このスイッチング信号ＳＣに基づいて、バースト期間において設定された減衰量を小さくする制御を行う。

３．第２の構成例
図４に本実施形態の受信回路の第２の構成例を示す。この第２の構成例では、アッテネータ４０がアッテネーション用抵抗回路４２を含む。或いはアッテネーション用キャパシタＣＡ１は、その容量が可変に制御されるようになっている。

そして制御回路７０は、データ転送期間では、アッテネーション用抵抗回路４２の抵抗及びアッテネーション用キャパシタＣＡ１の容量の少なくとも一方を、バースト期間で設定された抵抗、容量よりも大きくする制御を行う。具体的にはスイッチング信号生成回路７８がスイッチング信号ＳＣを出力し、アッテネータ４０は、このスイッチング信号ＳＣの電圧レベルが変化した場合に、アッテネーション用抵抗回路４２の抵抗やアッテネーション用キャパシタＣＡ１の容量を大きくする。

即ち上式（２）に示すように、アッテネータ４０のカットオフ周波数はｆｃ＝１／（２π×ＣＡ×ＲＡ）と表される。従って、データ転送期間において、アッテネーション用抵抗回路４２の抵抗ＲＡや、キャパシタＣＡ１の容量ＣＡを大きくすることで、カットオフ周波数ｆｃが小さくなる。これによりアッテネータ４０のハイパスフィルタ特性が図２のＡ６からＡ８のように変化し、アッテネータ４０の減衰量が小さくなる。

図５に図４の第２の構成例の詳細例を示す。図５はアッテネーション用抵抗回路４２の抵抗を制御する場合の例である。

図５では、アッテネーション用抵抗回路４２は、アッテネーション用トランジスタＴＡ１の他に、アッテネータ４０の出力ノードＮＡ１とＶＳＳとの間に直列に設けられた制御用スイッチング素子ＳＷＡ１及び制御用トランジスタＴＡ３を含む。ここで制御用トランジスタＴＡ３のゲートには制御電圧ＶＣが入力されている。

そして制御回路７０は、バースト期間では制御用スイッチング素子ＳＷＡ１をオン状態にする一方で、データ転送期間ではＳＷＡ１をオフ状態にする。このようにすれば、アッテネーション用トランジスタＴＡ１のゲート幅Ｗを実質的に小さくしたのと同等になり、アッテネーション用抵抗回路４２の抵抗ＲＡが、バースト期間での抵抗よりも上昇する。即ち上式（３）に示すように、抵抗はＲＡ＝１／｛μ×Ｃｏｘ×（Ｗ／Ｌ）×Ｖｇｓ｝と表されるため、ゲート幅Ｗが小さくなることで、抵抗ＲＡは上昇する。これにより、カットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）は小さくなり、アッテネータ４０のハイパスフィルタ特性が図２のＡ６からＡ８のように変化し、アッテネータ４０の減衰量を低下させることができる。

４．詳細な構成例
図６に図１の第１の構成例に対応する詳細な構成例を示す。なお図４、図５の第２の構成例についても、図６に示す増幅部６０、制御回路７０、基準電圧生成回路８０の構成を適用できる。また本発明では第１、第２の構成例を組み合わせた実施も可能である。

アッテネータ４０は、キャパシタＣＡ１、トランジスタＴＡ１に加えて、プルダウン用トランジスタＴＡ２を含む。このプルダウン用のトランジスタＴＡ２は、アッテネータ４０の出力ノードＮＡ１とＶＳＳ（第１の電源）との間に設けられ、出力ノードＮＡ１のプルダウンを行う。具体的にはＮ型のプルダウン用トランジスタＴＡ２は、そのゲートにバイアス電圧ＢＡ１が入力されてＶＳＳ側に定電流を流す。またアッテネーション用トランジスタＴＡ１よりも、その電流供給能力が低くなっている。例えばプルダウン用トランジスタＴＡ２は、そのＷ／Ｌ（ゲート幅／ゲート長）が、アッテネーション用トランジスタＴＡ１の例えば１／１０〜１／５０程度になっている。

このようなプルダウン用トランジスタＴＡ２を設ければ、車載機と携帯機の距離が離れており、受信信号ＩＮが入力されていない場合に、ノードＮＡ１を例えば０Ｖ（ＶＳＳ）にプルダウンできる。即ちアッテネータ４０にはＤＣカット用のキャパシタＣＡ１が設けられているため、受信信号ＩＮが到来していない場合には、ノードＮＡ１はフローティング状態になる。従ってプルダウン用トランジスタＴＡ２が設けられていないと、ノードＮＡ１の電位が安定せず、ノイズ耐性が悪化する可能性がある。

この点、図６ではプルダウン用トランジスタＴＡ２が設けられている。従って、受信信号ＩＮが到来しておらず、制御電圧ＶＣが例えば０Ｖである場合にも、ノードＮＡ１の電位がプルダウンされて、安定化されるため、ノイズ耐性を向上できる。

ＤＣレベルシフタ５０は、そのゲートに信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、そのゲートにバイアス電圧ＢＢ１が入力されるＰ型のトランジスタＴＢ２を含む。このトランジスタＴＢ２は図１の電流源ＩＳ１として機能する。なおトランジスタＴＢ２の代わりに電流源として機能する抵抗等を設けてもよい。

増幅部６０はカスケード接続された複数の増幅回路６１、６２を含む。具体的には増幅回路６１は、ＤＣレベルシフタ５０からの出力信号ＶＳ２を増幅し、増幅後の信号ＶＳ４を増幅回路６２に出力する。また増幅回路６２は、増幅回路６１からの出力信号ＶＳ４を増幅し、増幅後の信号ＶＳ６を復調回路９０、制御回路７０に出力する。なお増幅部６０に、１個のみの増幅回路を設けてもよいし、３個以上のカスケード接続された増幅回路を設けてもよい。

増幅回路６１は第１、第２のオペアンプＯＰＣ１、ＯＰＣ２を含む。また増幅回路６１のゲインを設定するためのゲイン設定部として機能するキャパシタＣＣ１、ＣＣ２を含む。

オペアンプＯＰＣ１は、その非反転入力端子（広義には第１の入力端子）に、ＤＣレベルシフタ４０からの入力信号ＶＳ２が入力される。オペアンプＯＰＣ２は、その非反転入力端子（第１の入力端子）にオペアンプＯＰＣ１の出力が入力され、その出力がその反転入力端子（広義には第２の入力端子）及びオペアンプＯＰＣ１の反転入力端子（第２の入力端子）に入力される。即ちＯＰＣ２はボルテージフォロワ接続のオペアンプとなっている。なお増幅回路６２の構成も増幅回路６１と同様であるため、その説明を省略する。またオペアンプＯＰＣ２にゲイン調整機能を持たせる変形実施も可能である。

基準電圧生成回路８０は基準電圧ＶＲＥＦを生成して出力する。

制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられた充電用キャパシタＣＤ１と、充電ノードＮＣとＶＤＤ（広義には第２の電源）との間に設けられた充電用トランジスタＴＤ１を含む。制御回路７０が含む比較回路７２（充電制御回路）は、増幅部６０の出力信号ＶＳ６と基準電圧ＶＲＥＦの比較処理を行い、比較結果に基づいて充電用トランジスタＴＤ１により充電用キャパシタＣＤ１の充電を制御する。これにより充電ノードＮＣの電圧が制御電圧ＶＣとしてアッテネータ４０に出力される。

図７に受信回路の動作を説明するための信号波形例を示す。図７のＢ１に示すように、受信回路は、バースト期間ＴＢにおいて、車載機から所与のパルス数のバースト信号を受信する。図７のＢ２に示すように、バースト期間ＴＢに続く転送期間Ｔ０、Ｔ１において、デジタル信号の論理レベル０、１に相当するＡＳＫ変調された信号を受信する。

図７のＢ３では、受信信号ＩＮは０Ｖを中心とした信号になっている。Ｂ４に示すようにＤＣレベルシフタ５０は、この受信信号ＩＮのＤＣレベルを、増幅部６０の小信号増幅の動作点（増幅中心）の電圧レベル（ＶＭ）にシフトする。そしてＢ５に示すように増幅部６０の増幅回路６１は、ＤＣレベルシフト後の信号ＶＳ２を増幅して、増幅後の信号ＶＳ４を出力する。またＢ６に示すように増幅回路６２は、信号ＶＳ４を増幅して、増幅後の信号ＶＳ６を出力する。

増幅部６０の出力信号ＶＳ６の振幅が、基準電圧生成回路８０からの基準電圧ＶＲＥＦよりも大きい場合には、比較回路７２が含むコンパレータの出力信号が変化し、信号ＶＳ７がＬレベルになる。具体的には信号ＶＳ６のパルス出力の振幅が基準電圧ＶＲＥＦを上回る毎に、信号ＶＳ７がＬレベルになり、Ｐ型のトランジスタＴＤ１がオン状態になる。すると充電用トランジスタＴＤ１を介して充電用キャパシタＣＤ１への充電が行われ、図７のＢ７に示すように制御電圧ＶＣが上昇する。これにより、アッテネーション用のトランジスタＴＡ１のオン抵抗が減少する。

これによりアッテネータ４０のハイパスフィルタのカットオフ周波数ｆｃが上昇して、減衰量が増加し、自動ゲイン調整が実現される。

そして自動ゲイン調整が行われると、図７のＢ８に示すようにバースト期間ＴＢ内において増幅部６０の出力信号ＶＳ６の振幅がほぼ一定になる。このように信号ＶＳ６の振幅が一定になることで、この信号ＶＳ６を受けた復調回路９０は、バースト期間ＴＢの後の期間Ｔ０、Ｔ１でのＡＳＫ変調された信号を安定して復調できる。

そして所与のパルス数の搬送が送信されるバースト期間が終了すると、スイッチング信号生成回路７８がスイッチング信号ＳＣをＨレベル（アクティブ）にする。すると制御回路７０の制御用スイッチング素子ＳＷＤ１がオン状態になり、充電ノードＮＣの電荷が制御用キャパシタＣＤ２が再分配される。これにより図７のＢ９に示すように制御電圧ＶＣが低下し、アッテネータ４０のアッテネーション用トランジスタＴＡ１のオン抵抗ＲＡが上昇する。すると図２のＡ７、Ａ８に示すようにアッテネータ４０のハイパスフィルタのカットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）が低くなり、アッテネータ４０の減衰量が、バースト期間での減衰量に比べて小さくなる。これにより、Ｂ１０に示すように、増幅部６０の出力信号ＶＳ６の振幅が、バースト期間で調整された振幅よりも大きくなり、後段の復調回路９０等の安定動作を実現できる。

なお制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられ、ＶＳＳ側に定電流を流す放電用トランジスタＴＤ２を含む。この放電用のトランジスタＴＤ２は、充電用トランジスタＴＤ１に比べて例えば電流供給能力が低いトランジスタになっている。例えば放電用トランジスタＴＤ２のＷ／Ｌ（ゲート幅／ゲート長）はＴＤ１のＷ／Ｌよりも小さくなっている。

更に具体的には、放電用トランジスタＴＤ２に流れる定電流と充電用キャパシタＣＤ１の容量により設定される放電期間は、ＡＳＫ変調される受信信号の論理レベル１（広義には第１の論理レベル）の転送期間Ｔ１よりも長くなっている。即ち放電用トランジスタＴＤ２のゲートにはバイアス電圧ＢＤ１が入力され、これにより定電流が流れる。放電用トランジスタＴＤ２による放電期間は、この定電流の大きさと充電用キャパシタＣＤ１の容量により設定される。そしてこの放電期間が、論理レベル１の転送期間Ｔ１よりも十分に長い期間（例えばＴ１の１０倍以上の期間）になるように、放電用トランジスタＴＤ２に流れる定電流が設定される。具体的にはバイアス電圧ＢＤ１の大きさや放電用トランジスタＴＤ２のＷ／Ｌが設定される。

即ち受信信号ＩＮの振幅は、車載機と携帯機との距離が離れると小さくなるため、本実施形態の受信回路では、微少な振幅の受信信号ＩＮについても検知できるように、受信回路の回路定数が設定されている。従って、ノイズ信号についても受信信号ＩＮとして検知してしまい、これにより制御電圧ＶＣが上昇してしまうおそれがある。そしてノイズ信号により制御電圧ＶＣが上昇し、アッテネーション用トランジスタＴＡ１のオン抵抗が小さくなると、本来の受信信号ＩＮが入力される前に、アッテネータ４０の減衰量が大きな値に設定されてしまう。そして減衰量がそこから戻らなくなり、適正な減衰制御を実現できなくなるおそれがある。

この点、図６では、放電用トランジスタＴＤ２により、微少な定電流がＶＳＳ側に常に流れる。従って、ノイズ信号により制御電圧ＶＣの電位が上昇したとしても、その電位が放電用トランジスタＴＤ２によりＶＳＳ側に戻される。この結果、ノイズ信号に起因してトランジスタＴＡ１のオン抵抗が小さくなり、本来の受信信号ＩＮの入力前にアッテネータ４０の減衰量が大きな値に設定されてしまう事態を防止できる。

また、この時、放電用トランジスタＴＤ２による放電期間は、長い方の転送期間である論理レベル１の転送期間Ｔ１よりも十分に長くなるように設定されている。従って、本来のデータ転送期間においては、放電用トランジスタＴＤ２による放電についてはほとんど無視できるようになり、適正なデータ転送を実現できる。

また図６では、ウェイクアップ用のトランジスタＴＤ３も設けられている。このＮ型のトランジスタＴＤ３は、そのゲートに制御電圧ＶＣが入力され、そのソースはＶＳＳに接続され、そのドレインにウェイクアップ信号ＷＡＫＥを出力する。従って、制御電圧ＶＣが上昇し、例えばトランジスタＴＤ３のしきい値電圧よりも大きくなると、ウェイクアップ信号ＷＡＫＥがアクティブになる（ＨレベルからＬレベルに変化する）。これにより、受信回路や、受信回路を含む集積回路装置の他の回路に対して、バースト期間ＴＢでのバースト信号が検出され、ウェイクアップすべきことを伝えることが可能になる。

更に図６では、リセット用のトランジスタＴＤ９も設けられている。このＮ型のトランジスタＴＤ９は、そのゲートにリセット信号が入力され、そのソースはＶＳＳに接続される。そしてリセット信号がＨレベル（アクティブ）になると、充電ノードＮＣをＶＳＳレベルにリセットする。

５．復調回路
図８に復調回路９０の構成例を示し、図９のその動作を説明するための信号波形例を示す。復調回路９０は、基準電圧生成回路９２、コンパレータＣＰＦ１、ＣＰＦ２（比較回路）、チャージポンプ回路９４（ＳＣＦ回路）を含む。

図９のＤ１に示すように増幅部６０からの出力信号ＶＳ６が入力されると、コンパレータＣＰＦ１は、信号ＶＳ６の電圧レベルと基準電圧生成回路９２からの第１の基準電圧ＶＲＥＦ１との比較処理を行う。これによりＤ２に示すように２値化されたクロック信号ＶＳ１１がコンパレータＣＰＦ１から出力され、このクロック信号ＶＳ１１がチャージポンプ回路９４に入力される。するとチャージポンプ回路９４は、このクロック信号ＶＳ１１に基づいて、図示しないポンピング・キャパシタやバックアップ・キャパシタを用いたチャージポンプ動作を行う。これにより図９のＤ３に示すように信号ＶＳ１２の電圧レベルが上昇する。すると、コンパレータＯＰＦ２は、信号ＶＳ１２の電圧レベルと基準電圧生成回路９２からの第２の基準電圧ＶＲＥＦ２との比較処理を行う。そして信号ＶＳ１２の電圧レベルがＶＲＥＦ２を上回った場合にＨレベル（アクティブ）になる復調後の信号ＶＳ１３を出力する。これにより車載機からの信号の復調が実現される。

なお図８の復調回路９０は一例であり、本発明の復調回路９０は図８の構成に限定されるものではない。例えば信号ＶＳ６の包絡線を検波する手法を採用するなどの種々の変形実施が可能である。

６．スイッチング信号生成回路
図１０（Ａ）にスイッチング信号生成回路７８の構成例を示す。このスイッチング信号生成回路７８は、バースト期間でのバースト信号のパルス数（搬送波のパルス数）が所定数以上（バースト期間の終了を表す数）になったか否かを検出する。また復調データ信号が例えばＨレベル（第１の電圧レベル）からＬレベル（第２の電圧レベル）に変化したか否かを検出する。そしてこれらの両方が検出された場合に、スイッチング信号ＳＣをアクティブにする。

具体的には、図１０（Ｂ）に示すように、復調回路９０からクロック信号ＣＬＫ（図９のＶＳ１１に相当する信号）と復調データ信号ＤＡＴＡ（ＶＳ１３に相当する信号）がアンド回路ＡＮＤ１に入力される。そしてＡＮＤ１の出力がカウンタクロック信号ＣＫとしてカウンタ１２０に入力される。また復調データ信号ＤＡＴＡの反転信号がリセット信号ＲＳとしてカウンタ１２０に入力される。

カウンタ１２０は、カウンタクロック信号ＣＫに基づいてカウント値のカウントアップを行う。そして図１０（Ｂ）に示すようにカウント値が所定パルス数Ｎ以上になると、カウント完了信号ＣＴＣＭＰをＨレベル（アクティブ）にする。また復調データ信号ＤＡＴＡがＨレベルからＬレベルになると、カウント値をリセットする。なおバースト期間の長さをＴＢＬとし、搬送波の周波数をｆｄとするとＮ＝ＴＢＬ／ｆｄと表すことができる。

信号生成回路１２２は、カウント完了信号ＣＴＣＭＰがＨレベルになり、且つ、復調データ信号ＤＡＴＡがＨレベルからＬレベルに変化するエッチが検出されると（信号ＲＳのＨレベルが検出されると）、スイッチング信号ＳＣをＨレベル（アクティブ）にする。これにより、図１のスイッチング素子ＳＷＤ１がオン状態になったり、図５のスイッチング素子ＳＷＡ１がオフ状態になり、アッテネータ４０の減衰量が小さくなる。

即ち、前述したように車載機と携帯機との距離が離れると、受信信号の振幅は小さくなるため、本実施形態の受信回路は微少振幅の受信信号についても検出できるようになっている。従って、ノイズ信号についても増幅してしまい、このノイズ信号に基づくカウンタクロック信号ＣＫにより、カウンタ１２０がカウント値のカウントアップを行ってしまう可能性がある。従って、長期間に亘ってノイズ信号が入力された場合に、パルス数Ｎだけを検出する手法では、バースト信号が入力されていないのにスイッチング信号ＳＣがアクティブになってしまうおそれがある。

この点、図１０（Ａ）、図１０（Ｂ）では、パルス数Ｎの検出だけではなく、復調データ信号ＤＡＴＡがＨレベルからＬレベルに変化したか否かも検出し、両方が検出された場合にスイッチング信号ＳＣをアクティブにしている。従って、ノイズ信号に基づくカウントアップにより誤動作が生じてしまう事態を効果的に防止できる。

７．増幅回路
本実施形態では、増幅部６０は図６に示すような接続構成の増幅回路６１（６２）を含んでいる。即ち増幅回路６１は、第１のオペアンプＯＰＣ１と、第２のオペアンプＯＰＣ２と、キャパシタＣＣ１、ＣＣ２により構成されるゲイン設定部を含む。

そして本実施形態では、オペアンプＯＰＣ１に流れる第１のバイアス電流をＩＢ１とし、オペアンプＯＰＣ２に流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定する。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。

例えば図１１において、Ｅ１は増幅回路６１のバンドパスフィルタ特性を表し、Ｅ２はオペアンプＯＰＣ２のローパスフィルタ特性を表す。オペアンプＯＰＣ２は、バイアス電流ＩＢ２が小さい低速なオペアンプであり、Ｅ２に示すようなローパスフィルタの特性を有する。従ってオペアンプＯＰＣ２は、そのカットオフ周波数ｆｃ３よりも低い周波数帯域では、そのゲインがＧ２＝１のボルテージフォロワ接続のオペアンプとして機能するが、ｆｃ３よりも十分に高い周波数帯域では、ボルテージフォロワ接続のオペアンプとして機能しなくなる。

カットオフ周波数ｆｃ３よりも低い周波数帯域では、ＯＰＣ２がボルテージフォロワ接続のオペアンプとして機能する。従って、オペアンプＯＰＣ１の出力信号ＶＳ４が、ボルテージフォロワ接続のオペアンプＯＰＣ２を介して、入力信号ＶＳ３としてＯＰＣ１の反転入力端子にフィードバックされる。従って、結局、ＯＰＣ１もボルテージフォロワ接続のオペアンプとして機能し、増幅回路６１のゲインＧ１はほぼ１に設定される。

そして信号周波数が高くなり、図１１のＥ３のようにオペアンプＯＰＣ２のゲインＧ２が下がって行くと、ＯＰＣ２がボルテージフォロワ接続のオペアンプとしては徐々に機能しなくなる。これによりＥ４に示すように増幅回路６１のゲインＧ１は徐々に上昇する。

そして信号周波数がオペアンプＯＰＣ２のカットオフ周波数ｆｃ３よりも十分に高くなると、ＯＰＣ２はボルテージフォロワ接続のオペアンプとしては全く機能しなくなり、ＯＰＣ２はその存在が無いものと同然になる。すると、増幅回路６１は、オペアンプＯＰＣ１とキャパシタＣＣ１、ＣＣ２とで構成される回路と同等になる。従って、キャパシタＣＣ１、ＣＣ２の容量をＣ１、Ｃ２とすると、増幅回路６１のゲインはＧ１＝Ｃ１／Ｃ２に設定される。即ち図１１のＥ５に示すバンドパスのピークである搬送波の周波数ｆｄにおけるゲインは、Ｇ１＝Ｃ１／Ｃ２に設定される。そして信号周波数が周波数ｆｄよりも高くなると、Ｅ６に示すように増幅回路６１のゲインＧ１は徐々に減少する。このようにして、Ｅ４、Ｅ５、Ｅ６に示すバンドパスのフィルタ特性が設定される。

このように、増幅回路６１のバンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１は、オペアンプＯＰＣ２の出力インピーダンスと、ＯＰＣ２の出力ノードＮＡ３の負荷容量により設定される。即ち図１１のＥ３に示すオペアンプＯＰＣ２のローパスフィルタの減衰特性は、ＯＰＣ２の出力インピーダンスとノードＮＡ３の負荷容量により決まる。そしてＥ４に示す増幅回路６１のバンドパスフィルタの減衰特性は、Ｅ３に示すオペアンプＯＰＣ２のローパスフィルタの減衰特性により決まる。従って、バンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１はオペアンプＯＰＣ２の出力インピーダンスと負荷容量により決まることになる。

なおオペアンプＯＰＣ２の出力インピーダンス（電流供給能力）は、ＯＰＣ２のバイアス電流や、ＯＰＣ２を構成するトランジスタのゲート長などにより決まる。例えばバイアス電流が大きくなるほど、或いはゲート長が短くなるほど、出力インピーダンスは小さくなる。またノードＮＡ３の負荷容量は、キャパシタＣＣ１、ＣＣ２の容量や、オペアンプＯＰＣ１の反転入力端子のゲート容量や、オペアンプＯＰＣ２自身のトランジスタのドレイン容量や、ノードＮＡ３の配線の寄生容量などにより決まる。

一方、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスと、ＯＰＣ１の出力ノードＮＡ４の負荷容量により設定される。即ち図１１のＥ７に示すローパスフィルタの減衰特性は、オペアンプＯＰＣ１の出力インピーダンスとノードＮＡ４の負荷容量により決まる減衰特性である。そしてＥ６に示す増幅回路６１のバンドパスフィルタの減衰特性は、Ｅ７に示すオペアンプＯＰＣ１のローパスフィルタの減衰特性により決まる。従って、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスと、ノードＮＡ４の負荷容量により決まることになる。

なおオペアンプＯＰＣ１の出力インピーダンスは、ＯＰＣ１のバイアス電流や、ＯＰＣ１を構成するトランジスタのゲート長などにより決まる。またノードＮＡ４の負荷容量は、キャパシタＣＣ１の容量や、オペアンプＯＰＣ２の非反転入力端子のゲート容量や、オペアンプＯＰＣ１自身のトランジスタのドレイン容量や、ノードＮＡ４の配線の寄生容量などにより決まる。

このように本実施形態では、オペアンプＯＰＣ１としてそのバイアス電流が大きな高速のオペアンプを使用し、オペアンプＯＰＣ２としてそのバイアス電流が小さな低速のオペアンプを使用しているため、図１１に示すようなバンドパスフィルタ特性を実現できる。これにより、搬送波の周波数ｆｄの帯域の信号だけを通過させ、ノイズ信号等の他の周波数帯域の信号を除去できるため、Ｓ／Ｎ比等を向上できる。また増幅回路６１（６２）に対して、増幅機能とバンドパスフィルタ機能の両方を持たせることができる。従って、増幅回路６１の他にバンドパスフィルタを別途設ける必要がないため、回路の小規模化を図れると共に、回路要素を減らすことで低消費電力化も図れる。

８．レール・ツー・レール
図１２に増幅回路６１（６２）の具体的な構成例を示す。本実施形態では増幅回路６１のオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを採用している。

具体的にはオペアンプＯＰＣ１は差動部（差動段）により構成され、出力部（出力段）を含まない構成になっている。またオペアンプＯＰＣ２は、第１、第２の差動部６６、６８により構成され、各々の差動部は出力部を含まない構成になっている。

そしてオペアンプＯＰＣ１の差動部６４の出力（ＮＡ４、ＶＳ４）は、オペアンプＯＰＣ２の差動部６６、６８の非反転入力端子（広義には第１の入力端子）に接続される。具体的には例えば差動対トランジスタの一方のトランジスタのゲートに接続される。また差動部６６の出力と差動部６８の出力は共通接続されると共に、差動部６６、６８の出力（ＮＡ３、ＶＳ３）は、差動部６６、６８の反転入力端子（広義には第２の入力端子）に接続される。具体的には差動対トランジスタの一方とは異なる他方のトランジスタのゲートに接続される。

このように、オペアンプＯＰＣ１、ＯＰＣ２として、出力部を設けずに、差動部６４、６６、６８だけにより構成されるオペアンプを採用することで、低消費電力化を図れる。即ち一般的なオペアンプに設けられている出力部では、バイアス電流が流れるため、そのバイアス電流の分だけオペアンプの消費電流が増えてしまう。この点、図１２のように出力部を設けない構成とすれば、出力部に流れるバイアス電流を節約でき、低消費電力化を図れる。

特に本実施形態では、差動部６６、６８に流れるバイアス電流ＩＢ２を極力小さくすることで、図１１のＥ３に示すようなオペアンプＯＰＣ２のローパスフィルタの減衰特性を実現し、これによりＥ４に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。即ち高周波数帯域においてボルテージフォロワ接続のオペアンプＯＰＣ２の存在を無くすことで、バンドパスフィルタの周波数特性を実現しているため、差動部６６、６８に流れるバイアス電流は例えば数ｎＡ程度に絞られており、非常に小さい。従って、これらの差動部６６、６８の出力をショート接続しても、それにより生じる貫通電流も数ｎＡ程度であり、無視できる。

一方、本実施形態では、差動部６４に流れるバイアス電流ＩＢ１については、差動部６６、６８に流れるバイアス電流ＩＢ２よりも大きくすることで、図１１のＥ７に示すようなオペアンプＯＰＣ１のローパスフィルタの減衰特性を実現し、これによりＥ６に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。従ってバイアス電流ＩＢ１が大きいため、差動部６４に出力部を設けなくても、その出力の負荷容量については十分に駆動できる。

従って図１２の構成によれば、増幅回路６１に対して増幅機能とバンドパスフィルタ機能の両方を持たせることができると共に、低消費電力化も実現できるという効果がある。

図１３に差動部６４、６６、６８の更に詳細な構成例を示す。なお差動部６４、６６、６８は図１３の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加する等の種々の変形実施が可能である。

図１３に示すようにオペアンプＯＰＣ１の差動部６４は、トランジスタＴＣ１、ＴＣ２により構成されるカレントミラー回路を含む。また一方のトランジスタＴＣ３のゲートに入力信号ＶＳ２が入力され、他方のトランジスタＴＣ４のゲートに第１、第２の差動部６６、６８の出力（ＮＡ３）が接続される差動対トランジスタＴＣ３、ＴＣ４を含む。またカレントミラー回路（ＴＣ１、ＴＣ２）及び差動対トランジスタＴＣ３、ＴＣ４に流れるバイアス電流を供給する電流源トランジスタＴＣ５を含む。

なお図１３ではＴＣ１、ＴＣ２はＰ型トランジスタになっており、ＴＣ３、ＴＣ４、ＴＣ５はＮ型トランジスタになっている。またトランジスタＴＣ５のゲートにはバイアス電圧ＢＣ１が入力される。

オペアンプＯＰＣ２の第１の差動部６６は、Ｐ型トランジスタＴＣ６、ＴＣ７により構成される第１のカレントミラー回路を含む。また一方のＮ型トランジスタＴＣ８のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＮ型トランジスタＴＣ９のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第１の差動対トランジスタＴＣ８、ＴＣ９を含む。また第１のカレントミラー回路（ＴＣ６、ＴＣ７）及び第１の差動対トランジスタＴＣ８、ＴＣ９に流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタＴＣ１０を含む。

オペアンプＯＰＣ２の第２の差動部６８は、Ｎ型トランジスタＴＣ１１、ＴＣ１２により構成される第２のカレントミラー回路を含む。また一方のＰ型トランジスタＴＣ１４のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＰ型トランジスタＴＣ１３のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第２の差動対トランジスタＴＣ１３、ＴＣ１４を含む。また第２のカレントミラー回路（ＴＣ１１、ＴＣ１２）及び第２の差動対トランジスタＴＣ１３、ＴＣ１４に流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタＴＣ１５を含む。

図１３によれば、差動部６６、６８によりレール・ツー・レール型のオペアンプを構成できる。

即ちノードＮＡ４に出力される信号ＶＳ４は、その小信号増幅の動作点（増幅中心）が例えば０．８〜１．０Ｖに設定されている。従ってオペアンプＯＰＣ２に差動部６６しか設けないと、動作点の下側の電圧範囲で、差動部６６のＮ型トランジスタＴＣ８がオフ状態になり、電源電圧範囲の下側に不感帯領域が形成されてしまうおそれがある。

この点、図１３では差動部６６の他に差動部６８が設けられている。従ってノードＮＡ４の電圧が低くなっても、差動部６８のＰ型トランジスタＴＣ１４がオン状態になるため、差動部６８を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の下側に不感帯領域が形成されるのを防止できる。

一方、オペアンプＯＰＣ２に差動部６８しか設けないと、動作点の上側の電圧範囲で、差動部６８のＰ型トランジスタＴＣ１４がオフ状態になり、電源電圧範囲の上側に不感帯領域が形成されてしまうおそれがある。

この点、図１３では差動部６８の他に差動部６６が設けられている。従ってノードＮＡ４の電圧が高くてなっても、差動部６６のＮ型トランジスタＴＣ８がオン状態になるため、差動部６６を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の上側に不感帯領域が形成されるのを防止できる。

このように図１３の構成によれば、電源電圧範囲の下側及び上側に不感帯領域が形成されるのを防止でき、レール・ツー・レール型のオペアンプを実現できる。

例えばオペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いないと、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックにアンバランスが生じ、オペアンプＯＰＣ１による増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象が生じる。特に複数の増幅回路６１、６２をカスケード接続すると、このシフト量が更に増えてしまう。

この点、オペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いれば、動作点を中心に上側も下側もバランス良く増幅できる。従って、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、増幅後の信号ＶＳ４の中心レベルがシフトしてしまう現象を防止できる。この結果、復調回路９０への出力信号の中心レベルがシフトして復調回路９０の復調処理が困難になるという事態を防止できる。

また前述したように差動部６６、６８に流れるバイアス電流ＩＢ２は極力絞られている。具体的には電流源トランジスタＴＣ１０のＷ／Ｌ（ゲート幅／ゲート長）を極力小さくしている（例えばＷ／Ｌ＝１／１０〜１／３０）。またトランジスタＴＣ１５のＷ／Ｌを小さくしたり、トランジスタＴＣ１５のバイアス電圧ＢＣ３を生成するＮ型トランジスタのＷ／Ｌを極力小さくしている。これによりバイアス電流ＩＢ２は例えば数ｎＡに絞られる。

従って例えばＶＤＤからトランジスタＴＣ７、ＴＣ１１を介してＶＳＳに至る経路や、ＶＤＤからトランジスタＴＣ１５、ＴＣ１３、ＴＣ９、ＴＣ１０を介してＶＳＳに至る経路などで貫通電流が流れても、その貫通電流は例えば数ｎＡ程度であり非常に小さい。従って、図１３のように差動部６６、６８の出力をショート接続しても、貫通電流による悪影響はほとんど無視できる。そして差動部６６、６８の出力をショート接続することで、オペアンプＯＰＣ２に出力部等を設けなくても済むため、低消費電力化や回路の小規模化を図れる。

なおオペアンプＯＰＣ２として図１４のような一般的なレール・ツー・レール型のオペアンプを採用してもよい。図１４のオペアンプによれば、差動部の出力同士はショート接続されないため貫通電流は防止できるが、トランジスタＴＧ１５、ＴＧ１６で構成される出力部や、トランジスタＴＧ１１、ＴＧ１２、ＴＧ１３、ＴＧ１４等が必要になるため、消費電流が大きくなると共に回路が大規模化する。この点、図１３の構成によれば図１４に比べて低消費電力を低減できると共に回路を小規模化できる。

また本実施形態では、オペアンプＯＰＣ１のオフセット電圧をＶＯＦ１とし、オペアンプＯＰＣ２のオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定している。具体的にはオペアンプＯＰＣ１を構成する差動対トランジスタＴＣ３、ＴＣ４のゲート長をＬ１、ゲート幅をＷ１とし、オペアンプＯＰＣ２を構成する差動対トランジスタＴＣ８、ＴＣ９のゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定している。

即ち図６では、複数の増幅回路６１、６２をカスケード接続することで、高い増幅率を得ている。この場合に、各増幅回路６１、６２のオフセット電圧が大きいと、ＤＣレベルシフタ５０によりせっかく設定した動作点がシフトしてしまい、適正な増幅動作を実現できなくなるおそれがある。

この場合に、例えば増幅回路６１と６２の間にＤＣカット用のキャパシタを設けて、オフセット電圧の影響を排除する手法も考えられる。しかしながら、この手法によると、ＤＣカット用のキャパシタを充放電するために、オペアンプＯＰＣ１の電流供給能力を高める必要があり、消費電力が増加する。

従って、動作点のシフトの防止と低消費電力化を両立するためには、オペアンプＯＰＣ２（ＯＰＣ４）の差動対トランジスタのＬ×Ｗ＝Ｌ２×Ｗ２を大きくして、オフセット電圧を小さくすると共に、増幅回路６１、６２をＤＣカット用のキャパシタを介さずに直接接続することが望ましい。

ところが、本実施形態では、前述したように低消費電力化のために、オペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いている。従って、オフセット電圧を小さくするためにオペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ×Ｗ＝Ｌ１×Ｗ１を大きくすると、ＴＣ４のドレイン容量も増えてしまい、オペアンプＯＰＣ１の高速化の妨げとなる。

一方、オペアンプＯＰＣ２については、オフセット電圧を小さくするために差動対トランジスタＴＣ８、ＴＣ９のＬ×Ｗ＝Ｌ２×Ｗ２を大きくしても、オペアンプＯＰＣ２は元々低速で動作すれば十分であるため、それほど問題が生じない。

そこで本実施形態では、オペアンプＯＰＣ２の差動対トランジスタＴＣ８、ＴＣ９のＬ２×Ｗ２を大きくして、そのオフセット電圧ＶＯＦ２を小さくする。一方、オペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ１×Ｗ１については、Ｌ２×Ｗ２よりも小さくして、そのオフセット電圧をＶＯＦ１＞ＶＯＦ２に設定する。これにより、動作点のシフトの防止と低消費電力化を両立できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の電圧レベル、第２の電圧レベル等）と共に記載された用語（ＶＳＳ、ＶＤＤ、Ｈレベル、Ｌレベル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また受信回路、増幅回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の受信回路の第１の構成例。 増幅部のバンドパスフィルタ特性の説明図。 本実施形態の手法を説明するための信号波形例。 本実施形態の受信回路の第２の構成例。 本実施形態の受信回路の第２の構成例。 受信回路の詳細な構成例。 受信回路の動作を説明するための信号波形例。 復調回路の構成例。 復調回路の動作を説明するための信号波形例。 図１０（Ａ）、図１０（Ｂ）はスイッチング信号生成回路の構成例及びその動作を説明するための信号波形例。 増幅回路のバンドパスフィルタ特性の説明図。 増幅回路の構成例。 増幅回路の詳細な構成例。 レール・ツー・レール型オペアンプの他の構成例。

符号の説明

ＯＰＣ１、ＯＰＣ３ 第１のオペアンプ、ＯＰＣ２、ＯＰＣ４ 第２のオペアンプ、
ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４ キャパシタ、ＴＤ１ 充電用トランジスタ、
ＴＤ２ 放電用トランジスタ、ＣＤ１ 充電用キャパシタ、
ＴＡ１ アッテネーション用トランジスタ、ＣＡ１ アッテネーション用キャパシタ、
ＳＷＡ１、ＳＷＤ１ 制御用スイッチング素子、ＣＤ１ 制御用キャパシタ、
ＴＡ３ 制御用トランジスタ、４０ アッテネータ、
４２ アッテネーション用抵抗回路、５０ ＤＣレベルシフタ、６０ 増幅部、
６１ 第１の増幅回路、６２ 第２の増幅回路、６４ 差動部、６６ 第１の差動部、
６８ 第２の差動部、７０ 制御回路、７２ 比較回路、
７８ スイッチング信号生成回路、８０ 基準電圧生成回路、９０ 復調回路、
９２ 基準電圧生成回路、９４ チャージポンプ回路、
１２０ カウンタ、１２２ 信号生成回路

Claims (14)

1. 受信信号が入力され、受信信号のアッテネーションを行うアッテネータと、
   アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタと、
   ＤＣレベルシフト後の信号を増幅する増幅部と、
   前記増幅部の出力信号に基づいて、前記アッテネータの減衰量を制御する制御回路とを含み、
   前記制御回路は、
   前記受信信号のバースト期間では、前記受信信号の振幅が変化した場合にも前記増幅部の出力信号の振幅が一定になるように前記アッテネータの減衰量を設定し、前記バースト期間に続くデータ転送期間では、前記バースト期間において設定された減衰量を小さくする制御を行うことを特徴とする受信回路。
2. 請求項１において、
   前記制御回路は、
   充電ノードと第１の電源との間に設けられた充電用キャパシタと、前記充電ノードと第２の電源との間に設けられた充電用トランジスタを含み、前記増幅部の出力信号と基準電圧の比較処理を行い、比較結果に基づいて前記充電用トランジスタにより前記充電用キャパシタを充電し、前記充電ノードの電圧を制御電圧として前記アッテネータに出力すると共に、
   前記バースト期間に続く前記データ転送期間では、前記制御電圧を、前記バースト期間において設定された電圧よりも低い電圧に設定することを特徴とする受信回路。
3. 請求項２において、
   前記制御回路は、
   前記充電ノードと第１の電源との間に直列に設けられた制御用スイッチング素子及び制御用キャパシタを含み、前記バースト期間では前記制御用スイッチング素子をオフ状態にし、前記データ転送期間では前記制御用スイッチング素子をオン状態にすることを特徴とする受信回路。
4. 請求項３において、
   前記制御回路は、
   前記充電ノードと第１の電源との間に設けられ、第１の電源側に定電流を流す放電用トランジスタを含むことを特徴とする受信回路。
5. 請求項４において、
   前記放電用トランジスタに流れる定電流と前記充電用キャパシタの容量により設定される放電期間は、ＡＳＫ変調される前記受信信号の第１の論理レベルの転送期間よりも長いことを特徴とする受信回路。
6. 請求項１乃至５のいずれかにおいて、
   前記アッテネータは、
   前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、
   前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタを含むことを特徴とする受信回路。
7. 請求項６において、
   前記アッテネータは、
   前記出力ノードと第１の電源との間に設けられるプルダウン用トランジスタを含むことを特徴とする受信回路。
8. 請求項１乃至７のいずれかにおいて、
   前記アッテネータは、
   前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、
   前記出力ノードと第１の電源との間に設けられるアッテネーション用抵抗回路を含み、
   前記制御回路は、
   前記データ転送期間では、前記アッテネーション用抵抗回路の抵抗及び前記アッテネーション用キャパシタの容量の少なくとも一方を、前記バースト期間で設定された抵抗、容量よりも大きくする制御を行うことを特徴とする受信回路。
9. 請求項８において、
   前記アッテネーション用抵抗回路は、
   前記アッテネータの前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタと、
   前記アッテネータの前記出力ノードと第１の電源との間に直列に設けられた制御用スイッチング素子及びそのゲートに前記制御電圧が入力される制御用トランジスタを含み、
   前記制御回路は、
   前記バースト期間では前記制御用スイッチング素子をオン状態にし、前記データ転送期間では前記制御用スイッチング素子をオフ状態にすることを特徴とする受信回路。
10. 請求項１乃至９のいずれかにおいて、
    前記バースト期間でのバースト信号のパルス数が所定数以上になったことが検出され、且つ、前記受信信号の復調データ信号が第１の電圧レベルから第２の電圧レベルに変化した場合にアクティブになるスイッチング信号を生成するスイッチング信号生成回路を含み、
    前記制御回路は、
    前記スイッチング信号生成回路からの前記スイッチング信号に基づいて、前記バースト期間において設定された減衰量を小さくする制御を行うことを特徴とする受信回路。
11. 請求項１乃至１０のいずれかにおいて、
    前記アッテネータは、ハイパスフィルタのフィルタ特性を有し、
    前記増幅部は、バンドパスフィルタのフィルタ特性を有することを特徴とする受信回路。
12. 請求項１１において、
    前記増幅部は、少なくとも１つの増幅回路を含み、
    前記増幅回路は、
    その第１の入力端子に、前記ＤＣレベルシフタからの入力信号が入力される第１のオペアンプと、
    その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、
    前記増幅回路のゲインを設定するためのゲイン設定部とを含むことを特徴とする受信回路。
13. 請求項１２において、
    前記第１のオペアンプは差動部により構成され、
    前記第２のオペアンプは第１、第２の差動部により構成され、
    前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、
    前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されることを特徴とする受信回路。
14. 請求項１３において、
    前記第１のオペアンプの前記差動部は、
    カレントミラー回路と、
    一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、
    前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、
    前記第２のオペアンプの前記第１の差動部は、
    Ｐ型トランジスタにより構成される第１のカレントミラー回路と、
    一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、
    前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、
    前記第２のオペアンプの前記第２の差動部は、
    Ｎ型トランジスタにより構成される第２のカレントミラー回路と、
    一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、
    前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含むことを特徴とする受信回路。

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