JP2008281784A

JP2008281784A - 制御装置および液晶表示装置

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Publication number: JP2008281784A
Application number: JP2007125989A
Authority: JP
Inventors: Yasuhiro Watanabe; 泰弘渡邉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2008-11-20

Abstract

【課題】表示される画像の画質を劣化させずに、回路規模と消費電力を削減する。
【解決手段】画素セル８１の画素電極は、データ線６４とゲート線６８の交差部ごとに配置される。補償電圧制御回路７０は、所定の１本のゲート線６８に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する保持容量線７１において逆方向に電位変化する補償電圧信号を、保持容量線７１に印加する。本発明は、例えば、液晶表示装置に適用することができる。
【選択図】図３

Description

本発明は、制御装置および液晶表示装置に関し、特に、表示される画像の画質を劣化させずに、回路規模と消費電力を削減することができるようにした制御装置および液晶表示装置に関する。

従来のアクティブマトリクス方式の液晶表示装置は、走査パルスと同期して、その走査パルスとは逆方向に電位変化する電圧を、走査パルスが印加されるトランジスタスイッチング素子に接続された画素電極に対応した補助容量線に印加する補助容量線駆動手段を備えることにより、フリッカや輝度むらを解消している（例えば、特許文献１参照）。

また、従来のアクティブマトリクス方式の液晶表示装置においては、走査線およびフィールドごとに、画素電極に対応する保持容量線に印加する補償電圧を反転し、液晶に同一方向の電圧が長期間印加されないようにすることにより、フリッカや輝度むらを解消するものもある。

図１と図２を参照して、このような補償電圧を印加する補償電圧制御回路の一例について説明する。なお、図１と図２においては、説明の便宜上、有効表示領域外の走査線が１本であり、有効表示領域内の走査線が２本である場合について説明する。

図１の補償電圧制御回路１０は、シフトレジスタ１１−１乃至１１−３、ラッチ回路１２−１乃至１２−３、およびレベルシフタ１３−１乃至１３−３により構成される。補償電圧制御回路１０は、走査線およびフィールドごとに反転する補償電圧の信号である補償電圧信号を、そのゲートパルス信号が印加される、走査線方向に並んだ画素セル内のTFT（Thin Film Transistor）に接続された画素電極に対応する保持容量線に印加する。

なお、以下では、シフトレジスタ１１−１乃至１１−３を特に区別する必要がない場合、それらをまとめてシフトレジスタ１１という。同様に、ラッチ回路１２−１乃至１２−３をまとめてラッチ回路１２といい、レベルシフタ１３−１乃至１３−３をまとめてレベルシフタ１３という。

シフトレジスタ１１は、D-FF型シフトレジスタにより構成され、シフトレジスタ１１には、垂直駆動回路から、ゲートパルス信号の転送のタイミングを制御するクロック信号VCK、および、その逆位相の逆クロック信号xVCKが入力される。

シフトレジスタ１１は、クロック信号VCKまたは逆クロック信号xVCKに同期して、入力される信号をそのままラッチ回路１２に出力するとともに、その信号の逆位相の信号を、他のシフトレジスタ１１に転送する。

具体的には、シフトレジスタ１１−１は、垂直駆動回路から入力される、ゲートパルス信号の転送の開始を表すスタートパルス信号VSTを、ラッチ回路１２−１に出力するとともに、スタートパルス信号VSTと逆位相の逆スタートパルス信号xVSTを、シフトレジスタ１１−２に転送する。

シフトレジスタ１１−２は、クロック信号VCKまたは逆クロック信号xVCKに同期して、シフトレジスタ１１−１から転送されてくる逆スタートパルス信号xVSTを、ラッチ回路１２−２に出力するとともに、逆スタートパルス信号xVSTと逆位相のスタートパルス信号VSTをシフトレジスタ１１−３に転送する。

シフトレジスタ１１−３は、クロック信号VCKまたは逆クロック信号xVCKに同期して、シフトレジスタ１１−２から転送されてくるスタートパルス信号VSTを、ラッチ回路１２−３に出力する。以上のようにして、シフトレジスタ１１は、スタートパルス信号VSTを、順次、逆位相にしながら転送し、ラッチ回路１２に出力する。

ラッチ回路１２には、保持容量線に印加する補償電圧信号の極性を決めるための制御信号FRPが入力される。ラッチ回路１２は、シフトレジスタ１１から入力されるスタートパルス信号VSTまたは逆スタートパルス信号xVSTに同期して、制御信号FRPをラッチし、レベルシフタ１３に供給する。

レベルシフタ１３には、所定の補償電圧の基準信号VCSが入力される。レベルシフタ１３は、ラッチ回路１２から入力される制御信号FRPの極性が正である場合に、制御信号FRPの電圧が補償電圧となるように、その制御信号FRPの電圧のレベルをシフトする。

レベルシフタ１３−１は、シフト後の制御信号FRPを、補償電圧信号DCSとして、有効表示領域外の１本の走査線に対応する保持容量線に出力し、レベルシフタ１３−２は、シフト後の制御信号FRPを、補償電圧信号CS#1として、有効表示領域内の２本の走査線のうちの先頭の走査線に対応する保持容量線に出力する。また、レベルシフタ１３−３は、シフト後の制御信号FRPを、補償電圧信号CS#2として、有効表示領域内の２本の走査線のうちの２番目の走査線に対応する保持容量線に出力する。

以上のように、図１の補償電圧制御回路１０では、走査線ごとに、シフトレジスタ１１とラッチ回路１２が設けられるので、トランジスタ素子の数が多くなり、レイアウト面積が大きくなってしまう。そのため、補償電圧制御回路１０を備えた液晶表示装置においては、表示面周辺の狭額縁化や、低消費電力の実現が困難であった。

そこで、ゲートパルス信号を用いて制御信号FRPをラッチすることにより、保持容量線に補償電圧信号を印加する図２の補償電圧制御回路２０が考案されている。

即ち、垂直駆動回路は、クロック信号VCKまたは逆クロック信号xVCKに同期して、スタートパルス信号VSTを転送することにより、ゲートパルス信号を生成し、その生成に用いられる回路は、図１の補償電圧制御回路１０における四角Ａで囲まれた部分、即ち３個のシフトレジスタ１１により構成される回路と同一である。従って、図２の補償電圧制御回路２０は、その回路を垂直駆動回路と共用し、その回路により生成されたゲートパルス信号を用いて、制御信号FRPをラッチする。

具体的には、図２の補償電圧制御回路２０は、ラッチ回路２１−１乃至２１−３とレベルシフタ１３−１乃至１３−３により構成される。なお、図２において、図１と同一のものには同一の符号を付してあり、説明は繰り返しになるので省略する。また、以下では、ラッチ回路２１−１乃至２１−３を特に区別する必要がない場合、それらをまとめてラッチ回路２１という。

ラッチ回路２１には、制御信号FRPが入力される。ラッチ回路２１−１は、垂直駆動回路により生成され、有効表示領域外の１本の走査線に対応する画素セル内のTFTに印加されるゲートパルス信号DGATEに同期して、制御信号FRPをラッチし、レベルシフタ１３−１に供給する。

ラッチ回路２１−２は、垂直駆動回路により生成され、有効表示領域内の２本の走査線のうちの先頭の走査線に対応する画素セル内のTFTに印加されるゲートパルス信号GATE#1に同期して、制御信号FRPをラッチし、レベルシフタ１３−２に供給する。

ラッチ回路２１−３は、垂直駆動回路により生成され、有効表示領域内の２本の走査線のうちの２番目の走査線に対応する画素セル内のTFTに印加されるゲートパルス信号GATE#2に同期して、制御信号FRPをラッチし、レベルシフタ１３−３に供給する。

以上のように、図２の補償電圧制御回路２０では、図１の補償電圧制御回路１０に比べて、３個のシフトレジスタ１１を削減することができる。その結果、回路規模を大幅に縮小し、消費電力を削減することができる。

しかしながら、各ラッチ回路２１に、各走査線に対応するTFTに印加されるゲートパルス信号を入力する必要があるため、そのゲートパルス信号をTFTに印加するゲート線に、各ラッチ回路２１を構成するトランジスタや配線クロスにより、寄生容量が付加されてしまう。その結果、すべての走査線に対応するTFTに入力されるゲートパルス信号が遅延し、有効表示領域に表示される画像の画質が劣化する。

特開平５−２１６４４３号公報

以上のように、有効表示領域に表示される画像の画質を劣化させずに、回路規模と消費電力を削減する補償電圧制御回路は考案されていなかった。

本発明は、このような状況に鑑みてなされたものであり、表示される画像の画質を劣化させずに、回路規模と消費電力を削減することができるようにするものである。

本発明の第１の側面の制御装置は、少なくとも１本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、前記画素電極との間に保持容量が配置される複数の保持容量線と、走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段と、各画素のデータ信号を前記データ線に入力するデータ入力手段と、所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段とを備える。

本発明の第１の側面の制御装置においては、前記補償電圧制御手段は、前記基準ゲートパルス信号に同期して、所定の信号をラッチして出力するラッチ手段と、前記ゲートパルス信号の入力のタイミングを制御するためのクロック信号に同期して、前記ラッチ手段により出力された所定の信号を出力するとともに、他の転送手段に転送する複数の転送手段と、前記転送手段により出力された所定の信号に対応して、前記補償電圧信号を前記保持容量線に印加する印加手段とを備えることができる。

本発明の第１の側面の制御装置においては、前記基準ゲートパルス信号は、前記トランジスタのうち、有効表示領域外の画素に対応するトランジスタに接続されるゲート線に入力されるゲートパルス信号であるようにすることができる。

本発明の第２の側面の液晶表示装置は、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とを備え、前記第１の基板は、少なくとも１本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、前記画素電極との間に保持容量が配置される複数の保持容量線と、走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段と、各画素のデータ信号を前記データ線に入力するデータ入力手段と、所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段とを備える。

本発明の第１の側面においては、少なくとも１本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、前記画素電極との間に保持容量が配置される複数の保持容量線とが備えられ、走査を制御するためのゲートパルス信号が前記ゲート線に入力され、各画素のデータ信号が前記データ線に入力され、所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号が、前記保持容量線に印加される。

本発明の第２の側面においては、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とが備えられる。また、前記第１の基板には、少なくとも１本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、前記画素電極との間に保持容量が配置される複数の保持容量線とが備えられ、走査を制御するためのゲートパルス信号が前記ゲート線に入力され、各画素のデータ信号が前記データ線に入力され、所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号が、前記保持容量線に印加される。

以上のように、本発明の第１と第２の側面によれば、表示される画像の画質を劣化させずに、回路規模と消費電力を削減することができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の第１の側面の制御装置（例えば、図３の液晶表示装置５０）は、
少なくとも１本のデータ線（例えば、図３のデータ線６４）と、
前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線(例えば、図３のゲート線６８)と、
前記データ線と前記ゲート線の交差部ごとに配置された画素電極（例えば、図４の画素電極９２）と、
前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタ(例えば、図４のTFT９１)と、
前記画素電極との間に保持容量が配置される複数の保持容量線(例えば、図３の保持容量線７１)と、
走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段（例えば、図３の垂直駆動回路６７）と、
各画素のデータ信号を前記データ線に入力するデータ入力手段（例えば、図３の水平駆動回路６３）と、
所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段(例えば、図３の補償電圧制御回路７０)と
を備える。

本発明の第１の側面の制御装置においては、
前記補償電圧制御手段は、
前記基準ゲートパルス信号に同期して、所定の信号(例えば、制御信号FRP)をラッチして出力するラッチ手段(例えば、図５のラッチ回路１０１)と、
前記ゲートパルス信号の入力のタイミングを制御するためのクロック信号（例えば、クロック信号VCK）に同期して、前記ラッチ手段により出力された所定の信号を出力するとともに、他の転送手段に転送する複数の転送手段（例えば、図５のシフトレジスタ１０２，１１−２，１１−３）と、
前記転送手段により出力された所定の信号に対応して、前記補償電圧信号を前記保持容量線に印加する印加手段（例えば、図５のレベルシフタ１３−１乃至１３−３）と
を備える。

本発明の第２の側面の液晶表示装置(例えば、図３の液晶表示装置５０)は、
半導体基板または絶縁基板である第１の基板(例えば、絶縁基板５３)と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板（例えば、対向基板９４）と、
前記第１の基板と前記第２の基板との間に狭装される液晶層(例えば、液晶セル９５)と
を備え、
前記第１の基板は、
少なくとも１本のデータ線（例えば、図３のデータ線６４）と、
前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線(例えば、図３のゲート線６８)と、
前記データ線と前記ゲート線の交差部ごとに配置された画素電極（例えば、図４の画素電極９２）と、
前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタ（例えば、図４のTFT９１）と、
前記画素電極との間に保持容量が配置される複数の保持容量線（例えば、図３の保持容量線７１）と、
走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段(例えば、図３の垂直駆動回路６７)と、
各画素のデータ信号を前記データ線に入力するデータ入力手段（例えば、図３の水平駆動回路６３）と、
所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段（例えば、図３の補償電圧制御回路７０）と
を備える。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図３は、本発明を適用した液晶表示装置５０の一実施の形態の構成例を示している。

なお、以下では、特に断りのない限り、走査線の方向を水平方向といい、走査線に垂直の方向を垂直方向という。また、図３において、有効表示領域外の走査線は、図３中上端にある１本の走査線であるものとする。

図３の液晶表示装置５０は、駆動IC（Integrated Circuit）５１が信号線５２を介して、ガラス基板などの透明な絶縁基板５３に接続されることにより構成され、有効表示領域に画像を表示する。

駆動IC５１は、外部から入力される各画素の画像データを、アナログ信号であるデータ信号に変換し、そのデータ信号を信号線５２に入力する。また、駆動IC５１は、スタートパルス信号VSTと制御信号FRPを信号線５２に入力する。

絶縁基板５３には、パッド部６１、信号線６２、水平駆動回路６３、データ線６４、レベルシフタ部６５、信号線６６、垂直駆動回路６７、ゲート線６８、画素アレイ部６９、補償電圧制御回路７０、保持容量線７１、および信号線７２が配置されている。

パッド部６１は、駆動IC５１に接続される信号線５２と、水平駆動回路６３、レベルシフタ部６５、または補償電圧制御回路７０に接続される信号線６２を接続する。

水平駆動回路６３には、駆動IC５１から、信号線５２、パッド部６１、および信号線６２を介して、データ信号が入力される。また、水平駆動回路６３には、垂直方向に平行に配置され、互いに絶縁される、水平方向の画素数分のデータ線６４が接続される。

水平駆動回路６３は、例えば、シフトレジスタ、プリチャージ回路、および、各データ線６４に接続されるサンプリングスイッチなどによって構成され、画素アレイ部６９に水平方向の走査を実行させる。具体的には、水平駆動回路６３は、シフトレジスタを用いて、各データ線６４に接続されるサンプリングスイッチを順次オンにすることにより、信号線６２を介して入力されるデータ信号を、走査線ごとに各データ線６４に順次入力して、点順次駆動を行う。

また、水平駆動回路６３は、必要に応じて、データ線６４にデータ信号を入力する前に、所定の電位の信号をデータ線６４に入力し、画素アレイ部６９の画素セル８１をプリチャージする。

レベルシフタ部６５は、信号線６２などを介して駆動IC５１から入力されるスタートパルス信号VSTのレベルをシフトする。レベルシフタ部６５は、シフト後のスタートパルス信号VSTを、信号線６６を介して垂直駆動回路６７に供給する。

垂直駆動回路６７には、データ線６４と電気的に絶縁され、データ線６４に直交して水平方向に平行に配置される、走査線の本数分のゲート線６８が接続される。垂直駆動回路６７は、例えば、走査線の本数分のシフトレジスタおよびゲートレベルシフタなどを備え、走査対象とする走査線を垂直方向に移動させる。

具体的には、例えば、垂直駆動回路６７を構成するシフトレジスタが、D-FF型シフトレジスタである場合、垂直駆動回路６７のシフトレジスタは、クロック信号VCKまたは逆クロック信号xVCKに同期して、信号線６６を介して入力されるスタートパルス信号VSTを、順次、逆位相にしながら転送し、スタートパルス信号VSTまたは逆スタートパルス信号xVSTを各ゲートレベルシフタに出力する。各ゲートレベルシフタは、そのスタートパルス信号VSTまたは逆スタートパルス信号xVSTのレベルをシフトし、ゲートパルス信号として各ゲート線６８に出力する。なお、実際には、このゲートパルス信号には、水平ブランキング期間を示すイネーブルパルス信号が考慮される。

また、垂直駆動回路６７は、信号線７２を介して補償電圧制御回路７０に接続されている。垂直駆動回路６７は、クロック信号VCKと逆クロック信号xVCKを、信号線７２を介して補償電圧制御回路７０に入力する。

画素アレイ部６９は、有効表示領域外の１本の走査線を含む全ての走査線に対応する画素の数の画素セル８１が、データ線６４とゲート線６８の交差部ごとに配置されることにより形成される。即ち、画素セル８１は、マトリクス状に２次元配置される。画素セル８１は、１本のデータ線６４を介して水平駆動回路６３と接続され、１本のゲート線６８を介して、垂直駆動回路６７と接続される。画素セル８１の詳細については、後述する図４を参照して説明する。

補償電圧制御回路７０には、有効表示領域外の１本の走査線に対応する画素セル８１に接続された１本のゲート線６８と、ゲート線６８に平行に配置された、走査線の本数分の保持容量線７１とが接続されている。

補償電圧制御回路７０は、ゲート線６８を介して入力されるゲートパルス信号DGATEと、信号線７２を介して入力されるクロック信号VCKまたは逆クロック信号xVCKとを用いて、走査線およびフィールドごとに反転する補償電圧の信号である補償電圧信号を、画素セル８１に保持容量線７１を介して入力する。これにより、有効表示領域に表示される画像のフリッカや輝度むらを解消することができる。この補償電圧制御回路７０の詳細については、後述する図５を参照して説明する。

なお、図３では、水平駆動回路６３は、走査線ごとに、各データ線６４に接続される画素セル８１に対して、データ信号を画素セル８１単位で入力する点順次駆動を行うものとしたが、データ信号を走査線単位で入力する線順次駆動を行ってもよい。

また、図３では、液晶表示装置５０は、垂直駆動回路６７を１つ設けたが、垂直駆動回路６７を画素アレイ部６９の両側にそれぞれ設け、それぞれが共通のゲート線６８で画素セル８１に接続されるようにしてもよい。この場合、垂直駆動回路６７が１つである場合に比べて、応答速度を速めたり、垂直駆動回路６７の欠陥による誤動作を抑制することができる。

次に、図４を参照して、図３の画素セル８１の詳細について説明する。

図４に示すように、画素セル８１は、TFT９１、画素電極９２、および保持容量９３により構成される。TFT９１のゲートは、ゲート線６８に接続され、ドレインは、データ線６４と接続される。また、TFT９１のソースは、画素電極９２および保持容量９３の一端と接続され、保持容量９３の他端は、保持容量線７１に接続される。

画素セル８１では、ゲート線６８を介して入力されるゲートパルス信号の電位により、TFT９１がオンにされると、データ線６４を介して入力されるデータ信号の電位により、保持容量９３に電荷が蓄積される。即ち、保持容量９３へのデータの書き込みが行われる。そして、ゲートパルス信号の電位によりTFT９１がオフにされると、保持容量９３は、書き込まれたデータを保持する。

また、絶縁基板５３には、それに対向して、各画素セル８１に共通の共通電極を有する絶縁基板である対向基板９４が配置されており、絶縁基板５３と対向基板９４は、シール剤（図示せず）を介して貼り合わされている。そして、絶縁基板５３、対向基板９４、およびシール剤により囲まれた領域には、液晶材料（図示せず）が封入されている。

従って、この液晶材料の画素セル８１に対応する領域である液晶セル９５には、画素電極９２と、対向基板９４の共通電極により容量が形成される。液晶セル９５では、画素電極９２の電位、即ち、画素電極９２と接続される保持容量９３の一端に発生した電位と、対向基板９４の共通電極の電位の差に応じて液晶材料が励起し、その結果、画素セル８１に対応する画素が表示される。

図５は、図３の補償電圧制御回路７０の詳細構成例を示している。

なお、図５においては、説明の便宜上、有効表示領域内の走査線の本数が２本である場合について説明する。

図５の補償電圧制御回路７０は、シフトレジスタ１１−２および１１−３、レベルシフタ１３−１乃至１３−３、ラッチ回路１０１、およびシフトレジスタ１０２により構成される。なお、図５において、図１と同一のものには同一の符号を付してあり、説明は繰り返しになるので、適宜省略する。

ラッチ回路１０１には、ゲート線６８を介して垂直駆動回路６７からゲートパルス信号DGATEが入力され、信号線６２を介して駆動IC５１から制御信号FRPが入力される。ラッチ回路１０１は、ゲートパルス信号DGATEに同期して、制御信号FRPをラッチし、その結果得られる制御信号FRPと逆位相のラッチ信号LATCHを、シフトレジスタ１０２に入力する。

ラッチ回路１０１からシフトレジスタ１０２に入力されるラッチ信号LATCHは、信号線７２を介して垂直駆動回路６７から入力されるクロック信号VCKまたは逆クロック信号xVCKに同期して、順次、逆位相にされながら、シフトレジスタ１０２、シフトレジスタ１１−２、およびシフトレジスタ１１−３に転送され、レベルシフタ１３に出力される。

具体的には、シフトレジスタ１０２は、クロック信号VCKまたは逆クロック信号xVCKに同期して、ラッチ回路１０１から入力されるラッチ信号LATCHを、レベルシフタ１３−１に出力するとともに、ラッチ信号LATCHの逆位相の逆ラッチ信号xLATCHをシフトレジスタ１１−２に転送する。シフトレジスタ１１−２も、シフトレジスタ１０２と同様に、シフトレジスタ１０２から転送されてくる逆ラッチ信号xLATCHをレベルシフタ１３−２に出力するとともに、それと逆位相のラッチ信号LATCHをシフトレジスタ１１−３に転送し、シフトレジスタ１１−３は、シフトレジスタ１０２と同様に、シフトレジスタ１１−２から転送されてくるラッチ信号LATCHをレベルシフタ１３−３に出力する。

以上のように、図５の補償電圧制御回路７０は、図１の補償電圧制御回路１０における四角Ａで囲まれた部分、即ち、３個のシフトレジスタ１１により構成される回路を、垂直駆動回路６７と共用する。しかしながら、補償電圧制御回路７０は、その回路から出力されるゲートパルス信号のすべてを用いるのではなく、有効表示領域外の１本の走査線に対応するゲートパルス信号を用いて制御信号FRPをラッチし、その結果得られるラッチ信号LATCHをスタートパルス信号として流用して転送することにより、補償電圧信号DCS、補償電圧信号CS#1、および補償電圧信号CS#2を得る。

従って、図５の補償電圧制御回路７０では、ラッチ回路１０１を１つ設ければよく、走査線ごとにラッチ回路１２が設けられる図１の補償電圧制御回路１０に比べて、図１の四角Ｂで囲まれた部分、即ち、２個のラッチ回路１２により構成される回路を削減することができる。その結果、回路規模と消費電力を削減することができる。

また、図５の補償電圧制御回路７０では、有効表示領域外の1本の走査線に対応するゲートパルス信号DGATEが用いられるので、ラッチ回路１０１を構成するトランジスタや配線クロスにより寄生容量が付加されるゲート線６８は、有効表示領域外の１本の走査線に対応するゲート線６８である。従って、その寄生容量によるゲートパルス信号の遅延は、有効表示領域内の走査線に対応するゲート線６８においては発生せず、有効表示領域に表示される画像の画質は劣化しない。以上のように、補償電圧制御回路７０では、有効表示領域に表示される画像の画質を劣化させずに、回路規模と消費電力を削減することができる。

次に、図６を参照して、図５の補償電圧制御回路７０における信号のタイミングについて説明する。なお、図６において、横軸は時刻を表し、縦軸は信号のレベルを表している。また、図６においては、説明の便宜上、有効表示領域外の走査線の本数は１本であり、有効表示領域内の走査線の本数は９本であるものとする。

図６に示すように、時刻ｔ₁において、ゲートパルス信号DGATEにパルスが発生すると、そのゲートパルス信号DGATEに同期して、そのときの制御信号FRPがラッチされ、ラッチされた制御信号FRPの逆位相のラッチ信号LATCHが、ラッチ回路１０１からシフトレジスタ１０２に出力される。シフトレジスタ１０２は、クロック信号VCKに同期して、クロック信号VCKが立ち上がる時刻ｔ₂に、逆ラッチ信号xLATCHをシフトレジスタ１１−２に転送する。

また同時に、シフトレジスタ１０２は、ラッチ回路１０１から入力されたラッチ信号LATCHをレベルシフタ１３−１に出力する。その結果、図６に示すように、時刻ｔ₂において、レベルシフタ１３−１から、レベルのシフト後のラッチ信号LATCHが、ゲートパルス信号DGATEが入力されるゲート線６８に対応する保持容量線７１に、補償電圧信号DCSとして出力される。

次に、シフトレジスタ１１−２は、逆クロック信号xVCKに同期して、逆クロック信号xVCKが立ち上がる時刻、即ちクロック信号VCKが立ち下がる時刻ｔ₃に、シフトレジスタ１０２から転送されてくる逆ラッチ信号xLATCHの逆位相のラッチ信号LATCHを、シフトレジスタ１１−３に転送する。また同時に、シフトレジスタ１１−２は、シフトレジスタ１０２から転送されてくる逆ラッチ信号xLATCHを、レベルシフタ１３−２に出力する。その結果、図６に示すように、時刻ｔ₃において、レベルシフタ１３−２から、レベルシフト後の逆ラッチ信号xLATCHが、補償電圧信号CS#1として出力される。

そして、シフトレジスタ１１−３は、クロック信号VCKに同期して、クロック信号VCKが立ち上がる時刻ｔ₄に、シフトレジスタ１１−２から転送されてくるラッチ信号LATCHを、レベルシフタ１３−３に出力する。その結果、図６に示すように、時刻ｔ₄において、レベルシフタ１３−３から、レベルシフト後のラッチ信号LATCHが、補償電圧信号CS#2として出力される。

この後も同様にして、クロック信号VCKまたは逆クロック信号xVCKの立ち上がる時刻ごとに、シフトレジスタが、転送されてくるラッチ信号LATCHまたは逆ラッチ信号xLATCH信号を逆位相にしながら７回転送し、１０本の走査線すべてに対応する保持容量線７１に補償電圧信号が出力される。

その後、時刻ｔ₁から１フィールド期間後の時刻ｔ₅において、再度、ゲートパルス信号DGATEにパルスが発生すると、そのゲートパルス信号DGATEに同期して、そのときの制御信号FRPがラッチされ、ラッチされた制御信号FRPの逆位相のラッチ信号LATCHが、ラッチ回路１０１からシフトレジスタ１０２に出力される。その結果、ラッチ信号LATCHは、時刻ｔ₅において反転する。そして、時刻ｔ₁においてゲートパルス信号DGATEにパルスが発生したときと同様に処理が行われ、以降、同様の処理が繰り返される。その結果、補償電圧信号DCS、補償電圧信号CS#1、および補償電圧信号CS#2は、１フィールドごとに反転する。

なお、上述した説明では、有効表示領域外の走査線は１本であるものとしたが、有効表示領域外の走査線が複数本ある場合、図５のラッチ回路１０１は、有効表示領域外の任意の１本の走査線に対応するゲート線６８に接続可能である。また、有効表示領域外の走査線がない場合、有効表示領域内の端部の１本の走査線に対応するゲート線６８に、ラッチ回路１０１を接続することにより、有効表示領域に表示される画像の画質の劣化を目立たなくすることができる。

また、液晶表示装置５０において、絶縁基板５３の代わりに、半導体基板が用いられるようにしてもよい。

さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

従来の補償電圧制御回路の一例の構成を示す図である。従来の補償電圧制御回路の他の一例の構成を示す図である。本発明を適用した液晶表示装置の一実施の形態の構成例を示す図である。図３の画素セルの詳細構成例を示す図である。図３の補償電圧制御回路の詳細構成例を示す図である。図３の補償電圧制御回路における信号のタイミングについて説明するタイミングチャートである。

符号の説明

１１−２，１１−３シフトレジスタ，１３−１乃至１３−３レベルシフタ，６３水平駆動回路，６４データ線，６７垂直駆動回路，６８ゲート線，７０補償電圧制御回路，７１保持容量線，９１ TFT，９２画素電極，１０１ラッチ回路，１０２シフトレジスタ

Claims

少なくとも１本のデータ線と、
前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、
前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、
前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、
前記画素電極との間に保持容量が配置される複数の保持容量線と、
走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段と、
各画素のデータ信号を前記データ線に入力するデータ入力手段と、
所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段と
を備える制御装置。
前記補償電圧制御手段は、
前記基準ゲートパルス信号に同期して、所定の信号をラッチして出力するラッチ手段と、
前記ゲートパルス信号の入力のタイミングを制御するためのクロック信号に同期して、前記ラッチ手段により出力された所定の信号を出力するとともに、他の転送手段に転送する複数の転送手段と、
前記転送手段により出力された所定の信号に対応して、前記補償電圧信号を前記保持容量線に印加する印加手段と
を備える
請求項１に記載の制御装置。
前記基準ゲートパルス信号は、前記トランジスタのうち、有効表示領域外の画素に対応するトランジスタに接続されるゲート線に入力されるゲートパルス信号である
請求項１に記載の制御装置。
半導体基板または絶縁基板である第１の基板と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、
前記第１の基板と前記第２の基板との間に狭装される液晶層と
を備え、
前記第１の基板は、
少なくとも１本のデータ線と、
前記データ線と電気的に絶縁され、前記データ線に直交して平行に配置される複数のゲート線と、
前記データ線と前記ゲート線の交差部ごとに配置された画素電極と、
前記画素電極、前記データ線、および前記ゲート線に接続されたトランジスタと、
前記画素電極との間に保持容量が配置される複数の保持容量線と、
走査を制御するためのゲートパルス信号を前記ゲート線に入力するゲート入力手段と、
各画素のデータ信号を前記データ線に入力するデータ入力手段と、
所定の１本の前記ゲート線に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する前記保持容量線において逆方向に電位変化する補償電圧信号を、前記保持容量線に印加する補償電圧制御手段と
を備える
液晶表示装置。