JP2008270665A - Semiconductor light emitting element and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、光活性層を含む半導体層を備える半導体発光素子、および、このような半導体発光素子を製造する方法に関するものである。 The present invention relates to a semiconductor light emitting device including a semiconductor layer including a photoactive layer, and a method for manufacturing such a semiconductor light emitting device.
半導体発光素子は、光活性層において光を発生して該光を出力する素子である。その中でも、光活性層を含む半導体層の上にリッジ部を備える半導体発光素子は、リッジ部の上面が電極に対して電気的に接続されていて、光活性層においてリッジ部の下方部分で選択的に発光部が生じる。また、半導体層の上に複数のリッジ部が溝部を挟んで並列配置される場合がある(特許文献1を参照)。このような並列配置された複数のリッジ部を備える半導体発光素子は、例えばレーザプリンタ等において用いられている。 A semiconductor light emitting element is an element that generates light in a photoactive layer and outputs the light. Among them, a semiconductor light emitting device having a ridge portion on a semiconductor layer including a photoactive layer is selected at a lower portion of the ridge portion in the photoactive layer, with the upper surface of the ridge portion being electrically connected to the electrode. A light emitting part is generated. In addition, a plurality of ridge portions may be arranged in parallel on the semiconductor layer with a groove portion interposed therebetween (see Patent Document 1). Such a semiconductor light emitting element including a plurality of ridges arranged in parallel is used in, for example, a laser printer.
光活性領域が導波路構造となって半導体層の中に埋め込まれている埋め込み構造のものと比較すると、リッジ型の半導体発光素子は、製造が容易であり、低コスト化が可能であり、また、発光幅が数μm程度であって出射光の水平方向の拡がり角が10度程度と小さい。また、サブマウントに対してジャンクションダウンでバンプ接続される場合と比較すると、サブマウントに対してジャンクションアップで組み立てられてワイヤ接続される場合には、接続の際のストレスが回避され、出射光の偏光特性が安定している。
並列配置された複数のリッジ部を備えていてジャンクションアップ組立てされる半導体発光素子では、ワイヤ接続する為の電極パッド部が各リッジ部に対応して半導体層の上に設けられる。電極パッドは、通常は、半導体チップの周縁領域、すなわち、並列配置された複数のリッジ部に対して外側に設けられる。複数のリッジ部のうち電極パッド部から近い順に第1リッジ部および第2リッジ部と呼ぶことにすると、第2リッジ部に対応する電極パッド部と該第2リッジ部との間の電気配線は、両者間に存在する第1リッジ部や素子分離溝を跨いで設けられることになる。 In a semiconductor light emitting device that includes a plurality of ridge portions arranged in parallel and is assembled in a junction-up manner, an electrode pad portion for wire connection is provided on the semiconductor layer corresponding to each ridge portion. The electrode pad is usually provided outside the peripheral region of the semiconductor chip, that is, the plurality of ridge portions arranged in parallel. When the first ridge portion and the second ridge portion are referred to in order from the electrode pad portion among the plurality of ridge portions, the electrical wiring between the electrode pad portion corresponding to the second ridge portion and the second ridge portion is as follows. Thus, the first ridge portion and the element isolation groove existing between the two are provided.
ところが、製造途中において不所望の部分で絶縁層が剥れたり成膜不良が生じたりして、第2リッジ部に接続されるべき電気配線層に対して該不所望部分が電気的に接続されてしまう場合がある。この場合、光活性層において、第2リッジ部の下方部分だけでなく該不所望部分の下方でも同時に発光部が生じてしまう。そして、半導体発光素子から出力される光のビーム品質は悪くなる。 However, the undesired portion is electrically connected to the electric wiring layer to be connected to the second ridge portion because the insulating layer is peeled off at the undesired portion during the manufacturing process or a film formation failure occurs. May end up. In this case, in the photoactive layer, a light emitting portion is generated at the same time not only under the second ridge portion but also under the undesired portion. And the beam quality of the light output from the semiconductor light emitting device is deteriorated.
本発明は、上記問題点を解消する為になされたものであり、不所望部分の下方で発光することを抑制することができる半導体発光素子を提供することを目的とする。また、このような半導体発光素子を製造することができる方法を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor light emitting device capable of suppressing light emission under an undesired portion. Moreover, it aims at providing the method which can manufacture such a semiconductor light-emitting device.
本発明に係る半導体発光素子は、基板上に形成され光活性層を含む半導体層と、半導体層の上に設けられた電極パッド部と、半導体層の上に溝部を挟んで互いに並列して設けられ電極パッド部から近い順に第1リッジ部および第2リッジ部を含む複数のリッジ部と、を備える。また、本発明に係る半導体発光素子は、(1) 複数のリッジ部のうち隣り合う一方のリッジ部の側壁面から他方のリッジ部の側壁面まで、および、第1リッジ部の電極パッド部側の側壁面から電極パッド部まで、各々形成された第1絶縁層と、(2) 複数のリッジ部それぞれを挟んで一方側の溝部の底面から他方側の溝部の底面まで形成された第1金属層と、(3) 第2リッジ部の電極パッド部側の溝部の底面から電極パッド部まで形成された第2絶縁層と、(4) 第2リッジ部の電極パッド部側と反対側の溝部の底面から電極パッド部まで形成された第2金属層と、が順に形成されていることを特徴とする。さらに、本発明に係る半導体発光素子は、第2金属層が第1金属層を介して第2リッジ部の上面に電気的に接続されており、第1リッジ部と第2リッジ部との間の溝部の底面において第1金属層および第2絶縁層それぞれの一部が互いに重なっていることを特徴とする。また、溝部の底面において基板まで達する素子分離溝が形成され、素子分離溝の内壁面および底面に第1絶縁層および第2絶縁層が形成されているのが好適である。 A semiconductor light emitting device according to the present invention is provided in parallel with each other, a semiconductor layer formed on a substrate and including a photoactive layer, an electrode pad portion provided on the semiconductor layer, and a groove portion on the semiconductor layer. And a plurality of ridge portions including a first ridge portion and a second ridge portion in order from the electrode pad portion. The semiconductor light emitting device according to the present invention includes (1) a side wall surface of one of the adjacent ridge portions to a side wall surface of the other ridge portion, and the electrode pad portion side of the first ridge portion. A first insulating layer formed from the side wall surface to the electrode pad portion, and (2) a first metal formed from the bottom surface of the groove portion on one side to the bottom surface of the groove portion on the other side across each of the plurality of ridge portions. A layer, (3) a second insulating layer formed from the bottom of the groove on the electrode pad side of the second ridge to the electrode pad, and (4) a groove on the opposite side of the electrode pad from the second ridge And a second metal layer formed from the bottom surface to the electrode pad portion in order. Further, in the semiconductor light emitting device according to the present invention, the second metal layer is electrically connected to the upper surface of the second ridge portion via the first metal layer, and between the first ridge portion and the second ridge portion. The first metal layer and the second insulating layer are partially overlapped with each other on the bottom surface of the groove portion. Further, it is preferable that an element isolation groove reaching the substrate is formed on the bottom surface of the groove portion, and the first insulating layer and the second insulating layer are formed on the inner wall surface and the bottom surface of the element isolation groove.
本発明に係る半導体発光素子製造方法は、基板上に形成され光活性層を含む半導体層と、半導体層の上に設けられた電極パッド部と、半導体層の上に電極パッド部から近い順に第1リッジ部および第2リッジ部を含み溝部を挟んで互いに並列して設けられた複数のリッジ部と、を備える半導体発光素子を製造する方法であって、(1) 複数のリッジ部のうち隣り合う一方のリッジ部の側壁面から他方のリッジ部の側壁面まで、および、第1リッジ部の電極パッド部側の側壁面から電極パッド部まで、各々第1絶縁層を形成する第1絶縁層形成工程と、(2) 複数のリッジ部それぞれを挟んで一方側の溝部の底面から他方側の溝部の底面まで第1金属層を形成する第1金属層形成工程と、(3) 第2リッジ部の電極パッド部側の溝部の底面から電極パッド部まで、溝部の底面において第1金属層と一部が互いに重なる第2絶縁層を形成する第2絶縁層形成工程と、(4) 第2リッジ部の電極パッド部側と反対側の溝部の底面から電極パッド部まで、第1金属層を介して第2リッジ部の上面に電気的に接続される第2金属層を形成する第2金属層形成工程と、を順に行うことを特徴とする。また、溝部の底面において基板まで達する素子分離溝を形成した後、第1絶縁層形成工程,第1金属層形成工程,第2絶縁層形成工程および第2金属層形成工程を順に行い、第1絶縁層形成工程では素子分離溝の内壁面および底面にも第1絶縁層を形成し、第2絶縁層形成工程では素子分離溝の内壁面および底面にも第2絶縁層を形成するのが好適である。 A method for manufacturing a semiconductor light emitting device according to the present invention includes a semiconductor layer formed on a substrate and including a photoactive layer, an electrode pad portion provided on the semiconductor layer, and a semiconductor layer on the semiconductor layer in order from the electrode pad portion. A method of manufacturing a semiconductor light emitting device including a plurality of ridge portions including a first ridge portion and a second ridge portion and arranged in parallel with each other across a groove portion, and (1) adjacent to the plurality of ridge portions A first insulating layer that forms a first insulating layer from the side wall surface of the matching ridge portion to the side wall surface of the other ridge portion and from the side wall surface of the first ridge portion on the electrode pad portion side to the electrode pad portion, respectively. And (2) a first metal layer forming step for forming a first metal layer from the bottom surface of the groove portion on one side to the bottom surface of the groove portion on the other side across each of the plurality of ridge portions, and (3) a second ridge. Electrode pad from the bottom of the groove on the electrode pad side A second insulating layer forming step of forming a second insulating layer partially overlapping with the first metal layer on the bottom surface of the groove portion; and (4) the bottom surface of the groove portion on the opposite side of the electrode pad portion side of the second ridge portion. And a second metal layer forming step of forming a second metal layer electrically connected to the upper surface of the second ridge portion via the first metal layer from the electrode pad portion to the electrode pad portion. In addition, after forming the element isolation groove reaching the substrate at the bottom surface of the groove portion, the first insulating layer forming step, the first metal layer forming step, the second insulating layer forming step, and the second metal layer forming step are sequentially performed. In the insulating layer forming step, it is preferable to form the first insulating layer also on the inner wall surface and the bottom surface of the element isolation groove, and in the second insulating layer forming step, it is preferable to form the second insulating layer also on the inner wall surface and the bottom surface of the element isolation groove. It is.
本発明は、電極パッド部から近い順に第1リッジ部および第2リッジ部としたときの該第2リッジ部に電気的に接続されるべき第2金属層、および、この第2金属層の下方における第1絶縁層,第1金属層および第2絶縁層の構成に関する。 The present invention provides a second metal layer to be electrically connected to the second ridge portion when the first ridge portion and the second ridge portion are formed in order from the electrode pad portion, and below the second metal layer The first insulating layer, the first metal layer, and the second insulating layer in FIG.
第1絶縁層形成工程では、セルフアライメント方式によるレジストの露光および現像により、少なくとも各リッジ部の上面では第1絶縁層が除去され得るが、この際に、不所望の部分においても第1絶縁層が除去される可能性がある。しかし、その後の第2絶縁層形成工程では、セルフアライメント方式ではなく、所定パターンのマスクが用いられてレジストの露光および現像が行われて所定領域に第2絶縁層が形成され得るので、上記不所望部分は第2絶縁層により覆われる。 In the first insulating layer forming step, the first insulating layer can be removed at least on the upper surface of each ridge portion by exposing and developing the resist by the self-alignment method. At this time, the first insulating layer is formed even in an undesired portion. May be removed. However, in the subsequent second insulating layer forming step, the second insulating layer can be formed in a predetermined region by using a mask having a predetermined pattern instead of the self-alignment method and exposing and developing the resist. The desired portion is covered with the second insulating layer.
また、第2絶縁層形成工程では、溝部の底面において、第2絶縁層の一部領域が第1金属層の一部領域と重なって形成されることにより、第1絶縁層の除去が防止されるので、第2金属層が半導体層に対して電気的に接続されることが回避される。 Further, in the second insulating layer forming step, since the partial region of the second insulating layer overlaps with the partial region of the first metal layer on the bottom surface of the groove, removal of the first insulating layer is prevented. Therefore, it is avoided that the second metal layer is electrically connected to the semiconductor layer.
さらに、第2金属層が形成されていることにより、第1金属層からの第2絶縁層の剥れが防止される。また、第2金属層が複数層の金属膜であって、そのうちの最下層がTi膜であれば、第2絶縁層と第2金属層との間の付着性がよいので、第2絶縁層の剥れが更に防止される。 Further, since the second metal layer is formed, peeling of the second insulating layer from the first metal layer is prevented. In addition, if the second metal layer is a metal film having a plurality of layers and the lowermost layer is a Ti film, the adhesion between the second insulating layer and the second metal layer is good. Peeling is further prevented.
本発明によれば、不所望部分の下方で発光することを抑制することができる。 According to the present invention, it is possible to suppress the emission of light below an undesired portion.
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
図1は、本実施形態に係る半導体発光素子1の斜視図である。図2は、本実施形態に係る半導体発光素子1の平面図である。なお、図1に示される半導体発光素子1は、サブマウント2の上にジャンクションアップで組み立てられており、電極パッド部41,42上において金属層741〜744がワイヤ31〜34と接続されている。金属層741〜744それぞれは、平面図で見たとき略矩形のパターンとされている。
FIG. 1 is a perspective view of a semiconductor
半導体発光素子1は、基板上に形成され光活性層を含む半導体層の上に、順に並列して設けられた4つのリッジ部31〜34と、リッジ部31の側の半導体チップの周縁領域に設けられた電極パッド部41と、リッジ部34の側の半導体チップの周縁領域に設けられた電極パッド部42と、を備える。金属層741は、リッジ部31において半導体層に電気的に接続されており、電極パッド部41においてワイヤ31と電気的に接続されている。金属層742は、リッジ部32において半導体層に電気的に接続されており、電極パッド部41においてワイヤ32と電気的に接続されている。金属層743は、リッジ部33において半導体層に電気的に接続されており、電極パッド部42においてワイヤ33と電気的に接続されている。また、金属層744は、リッジ部34において半導体層に電気的に接続されており、電極パッド部42においてワイヤ34と電気的に接続されている。
The semiconductor
また、半導体発光素子1は、電極パッド部41とリッジ部31との間に設けられた溝部51と、リッジ部31とリッジ部32との間に設けられた溝部52と、リッジ部32とリッジ部33との間に設けられた溝部53と、リッジ部33とリッジ部34との間に設けられた溝部54と、リッジ部34と電極パッド部42との間に設けられた溝部55と、を備える。さらに、半導体発光素子1は、溝部51に設けられた素子分離層61と、溝部52に設けられた素子分離層62と、溝部53に設けられた素子分離層63と、溝部54に設けられた素子分離層64と、溝部55に設けられた素子分離層65と、を備える。なお、電極パッド部41,42は、本実施形態では隣の溝部51,55に対して高くなっているが、溝部51,55と同じ高さであってもよい。
The semiconductor
この半導体発光素子1は、中央の素子分離層63を中心にして対称的な構造を有している。そこで、以降では、中央の素子分離層63と電極パッド部41との間について断面構造および製造方法について主に説明する。
The semiconductor
図3は、本実施形態に係る半導体発光素子1の断面図である。同図(a)は、図2におけるA-A線に沿った断面を示す。同図(b)は、図2におけるB-B線に沿った断面を示す。
FIG. 3 is a cross-sectional view of the semiconductor
図3(a),(b)に示されるように、半導体発光素子1は、n型基板10の一方の主面上に、n型クラッド層12,光活性層13およびp型クラッド層14が順に形成された半導体層11を有し、この半導体層11の上にp型キャップ層21〜23が形成されている。また、n型基板10の他方の主面上に金属層15が形成されている。
As shown in FIGS. 3A and 3B, the semiconductor
キャップ層21〜23それぞれは、基板10の互いに対向する2端面を互いに結ぶ方向に延びるように設けられていて、上面が略平坦であって、高さが互いに略等しい。キャップ層21〜23それぞれは、基板10の互いに対向する2端面に垂直な方向に延びている。そのうち、キャップ層21は、リッジ部31を構成する要素となっている。キャップ層22は、リッジ部32を構成する要素となっている。キャップ層23は、電極パッド部41を構成する要素となっている。リッジ部31〜34は、逆メサ形状であってもよいし、順メサ形状であってもよい。
Each of the cap layers 21 to 23 is provided so as to extend in a direction in which two opposing end surfaces of the
電極パッド部41とリッジ部31との間に溝部51が設けられている。また、リッジ部31とリッジ部32との間に溝部52が設けられている。溝部51〜55それぞれは、底面が略平坦であって、深さが互いに略等しい。また、溝部51〜55の底面において、基板10まで達する素子分離溝61〜65が形成されている。これら素子分離溝61〜65は、各リッジ部の延在方向と平行に延びている。
A
例えば、n型基板10の組成はGaAsである。n型クラッド層12は、組成がAlGaAsであり、厚みが1.0μmである。光活性層13は、組成がAlGaAsであり、厚みが0.1μmである。p型クラッド層14は、組成AlGaAsであり、厚みが1.0μmである。p型キャップ層21〜23は、組成がGaAsであり、厚みが1.0μmである。リッジ部31〜34それぞれの上面の幅は10μmであり、下部の幅が8μmである。また、溝部51〜55それぞれの底面の幅は20μmである。
For example, the composition of the n-
このようなリッジ部31〜34および電極パッド部41,42を備える半導体発光素子1の構成において、これらの上に更に第1絶縁層71,第1金属層72,第2絶縁層73および第2金属層74が順に形成されている。ただし、リッジ部31においてp型キャップ層21に電気的に接続される第2金属層741の部分の断面(図2中のA-A線に沿った断面)と、リッジ部32においてp型キャップ層22に電気的に接続される第2金属層742の部分の断面(図2中のB-B線に沿った断面)とでは、構成が相違している。
In the configuration of the semiconductor
図3(a)に示されるように、図2中のA-A線に沿った断面では、第1絶縁層71は、4つのリッジ部31〜34のうち隣り合う一方のリッジ部の側壁面から他方のリッジ部の側壁面まで形成されており、リッジ部31の電極パッド部41側の側壁面から電極パッド部41まで形成されており、また、リッジ部34の電極パッド部42側の側壁面から電極パッド部42まで形成されている。また、第1絶縁層71は、素子分離溝61〜65それぞれの内壁面および底面にも形成されている。第1絶縁層71は、リッジ部31〜34それぞれの上面には形成されていない。
As shown in FIG. 3A, in the cross section taken along the line AA in FIG. 2, the first insulating
第1金属層72は、4つのリッジ部31〜34それぞれを挟んで一方側の溝部の底面から他方側の溝部の底面まで形成されている。すなわち、第1金属層72は、4つのリッジ部31〜34それぞれの上面および両側の側壁面、ならびに、この側壁面から続く溝部の底面の一部に、形成されている。第1金属層72は、素子分離溝61〜65それぞれの内壁面および底面には形成されていない。
The
第2絶縁層73は、リッジ部32の電極パッド部41側の溝部52の底面から電極パッド部41まで形成されており、また、リッジ部33の電極パッド部42側の溝部54の底面から電極パッド部42まで形成されている。また、第2絶縁層73は、素子分離溝61〜65それぞれの内壁面および底面にも形成されている。第2絶縁層73は、リッジ部32,33それぞれの上面および両側の側壁面、ならびに、この側壁面から続く溝部の底面の一部には、形成されていない。
The second insulating
第2金属層742は、リッジ部32の電極パッド部41側と反対側の溝部53の底面から電極パッド部41まで形成されており、また、第2金属層742は、リッジ部33の電極パッド部42側と反対側の溝部53の底面から電極パッド部42まで形成されている。第2金属層742は、素子分離溝61,62,64,65それぞれの内壁面および底面にも形成されているが、素子分離溝63の内壁面および底面には形成されていない。
The
第2金属層742は、第1金属層72を介してリッジ部32のp型キャップ層22の上面に電気的に接続されている。しかし、第2金属層742は、リッジ部31のp型キャップ層21には電気的に接続されておらず、また、電極パッド部41のp型キャップ層23にも電気的に接続されていない。溝部51〜55それぞれの底面において、第1金属層72および第2絶縁層73それぞれの一部は互いに重なっている。
The
図3(b)に示されるように、図2中のB-B線に沿った断面では、第1絶縁層71および第1金属層72それぞれは、図3(a)に示されたものと同様の範囲に形成されている。第2絶縁層73は、溝部51の底面から電極パッド部41まで形成され、溝部52の底面から溝部54の底面まで形成され、また、溝部55の底面から電極パッド部42まで形成されている。また、第2絶縁層73は、素子分離溝61〜65それぞれの内壁面および底面にも形成されている。第2絶縁層73は、リッジ部31,34それぞれの上面および両側の側壁面、ならびに、この側壁面から続く溝部の底面の一部には、形成されていない。
As shown in FIG. 3B, in the cross section taken along the line BB in FIG. 2, each of the first insulating
第2金属層741は、溝部52の底面から電極パッド部41まで形成されている。第2金属層741は、素子分離溝61の内壁面および底面にも形成されている。第2金属層741は、第1金属層72を介してリッジ部31のp型キャップ層21の上面に電気的に接続されている。しかし、第2金属層741は、リッジ部32のp型キャップ層22には電気的に接続されておらず、また、電極パッド部41のp型キャップ層23にも電気的に接続されていない。
The
第1金属層72および第2金属層74それぞれは、複数層の金属膜からなるのが好ましい。特に、第2金属層74は複数層の金属膜であって、そのうちの最下層がTi膜であるのが好ましい。例えば、第1絶縁層71および第2絶縁層73それぞれは、SiN、SiO2、α-SiまたはAlNからなるのが好適である。第1金属層72は、Ti/Al/Au、Ti/AuまたはCr/Auの複数層の金属膜からなるのが好適である。第2金属層74は、Ti/AuまたはCr/Auの複数層の金属膜からなるのが好適である。例えば、第1絶縁層71の厚みは1000Åであり、第1金属層72の厚みは3500Åであり、第2絶縁層73の厚みは1000Åであり、また、第2金属層74の厚みは5500Åである。
Each of the
この半導体発光素子1では、第1金属層72および第2金属層741〜744がp型電極となり、金属層15がn型電極となる。第2金属層741と金属層15との間に電圧が印加されると、第2金属層741がp型キャップ層21に電気的に接続されているリッジ部31の下方部分にある光活性層13の領域において発光部が生じる。同様に、第2金属層742と金属層15との間に電圧が印加されると、リッジ部32の下方部分にある光活性層13の領域において発光部が生じる。第2金属層743と金属層15との間に電圧が印加されると、リッジ部33の下方部分にある光活性層13の領域において発光部が生じる。また、第2金属層744と金属層15との間に電圧が印加されると、リッジ部34の下方部分にある光活性層13の領域において発光部が生じる。
In this semiconductor light-emitting
これら各々の発光部では、電圧印加によって、電子と正孔との再結合により光が発生する。また、この半導体発光素子1では、リッジ部31〜34それぞれが延びる方向に垂直な2端面によりファブリペロ共振器が構成されていて、この共振器によりレーザ発振が生じる。また、共通の金属層15に対して第2金属層741〜744それぞれには独立に電圧を印加され得るので、リッジ部31〜34それぞれの下方部分にある光活性層13の領域において独立に発光部が生じ得る。
In each of these light emitting portions, light is generated by recombination of electrons and holes by voltage application. Further, in this semiconductor
また、半導体発光素子1では、図3(a)に示される断面構造において、リッジ部31の上面と側壁面との間の角部付近等において、製造途中に第1絶縁層71が剥れたり成膜不良が生じたりしても、さらに第2絶縁層73が形成されているので、第2金属層742が不所望部分のp型キャップ層に電気的に接続されることが回避される。したがって、第2金属層742と金属層15との間に電圧が印加されたときに、不所望部分の下方部分にある光活性層13の領域において、意図しない発光部が生じることが回避される。これにより、半導体発光素子1から出力される光のビーム品質は良好なものとなる。
Further, in the semiconductor
次に、本実施形態に係る半導体発光素子1を製造する方法の一例について説明する。図4〜図7は、本実施形態に係る半導体発光素子製造方法を説明する工程図である。また、以下では、図2中のA-A線に沿った断面の構造(すなわち、図3(a)に示される構造)を製造する方法について主に説明する。図2中のB-B線に沿った断面の構造(すなわち、図3(b)に示される構造)を製造する際には、各層を形成する範囲を異ならせればよい。また、中央の素子分離層63と電極パッド部41との間と、素子分離層63と電極パッド部42との間とでは、製造方法は同様である。
Next, an example of a method for manufacturing the semiconductor
初めに、n型基板10の一方の主面上に、エピタキシャル成長により、n型クラッド層12,光活性層13およびp型クラッド層14が順に形成されて半導体層11が形成され、さらに、半導体層11の上にp型キャップ層20が形成される(図4(a))。これらの層はn型基板10の一方の主面上において全面に形成される。
First, an n-
そして、このp型キャップ層20上にレジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、p型キャップ層20上の所定領域にレジスト層81が形成される(図4(b))。このレジスト層81がマスクとして用いられてエッチングが行われ(図4(c))、その後、レジスト層81が除去される(図4(d))。これにより、各リッジ部を構成するp型キャップ層、各電極パッド部を構成するp型キャップ層、隣り合う2つのリッジ部の間の溝部、および、リッジ部と電極パッド部との間の溝部が形成される。
Then, a resist is applied on the entire surface of the p-
このとき、各リッジ部を構成するp型キャップ層は、逆メサ形状であってもよいし、順メサ形状であってもよい。また、エッチング後に、各溝部において、キャップ層20の一部が残っていてもよいし、キャップ層20の全てが除去されてp型クラッド層14の上面が露出していてもよいし、また、p型クラッド層14の一部が除去されていてもよい。
At this time, the p-type cap layer constituting each ridge portion may have an inverted mesa shape or a forward mesa shape. In addition, after etching, a part of the
続いて、レジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、所定領域にレジスト層82が形成される(図4(e))。そして、このレジスト層82がマスクとして用いられてエッチングが行われ(図4(f))、その後、レジスト層82が除去される(図5(a))。これにより、溝部51〜55の底面において、基板10まで達する素子分離溝61〜65が形成される。
Subsequently, a resist is applied to the entire surface, and a resist
素子分離溝の形成の後に、全面にCVD法により第1絶縁層71が形成され(図5(b))、更に全面にレジスト83が塗布される(図5(c))。このとき、レジスト層83の厚みは、各リッジ部の上面では比較的薄く、各電極パッド部の上面および各溝部の底面では比較的厚い。したがって、マスクを用いることなく、セルフアライメント方式による露光および現像により、各リッジ部の上面のレジスト83が選択的に除去される。一方、各リッジ部の両側の側壁面,各電極パッド部の上面および側壁面,ならびに、各溝部の底面(各素子分離溝の内壁面および底面を含む)では、レジスト83が残る(図5(d))。なお、このセルフアライメント方式が採用されることにより、幅が狭いリッジ部であっても製造が容易である。
After the formation of the element isolation trench, a first insulating
この残ったレジスト83がマスクとして用いられてドライエッチングが行われる。これにより、第1絶縁層71は、各リッジ部の上面において除去される。一方、第1絶縁層71は、各リッジ部の両側の側壁面,各電極パッド部の上面および側壁面,ならびに、各溝部の底面(素子分離溝の内壁面および底面を含む)に残っている(図5(e))。その後、レジスト83が除去される(図5(f))。ここまでの工程(第1絶縁層形成工程)で、第1絶縁層71が所定領域に形成される。
The remaining resist 83 is used as a mask to perform dry etching. Thereby, the first insulating
このようにして所定領域に第1絶縁層71が形成された後、レジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層84が形成される(図6(a))。このとき、レジスト層84は、各電極パッド部の上面および側壁面、各電極パッド部の隣にある溝部の底面(素子分離溝の内壁面および底面を含む)、ならびに、隣り合う2つのリッジ部の間にある溝部の底面(素子分離溝の内壁面および底面を含む)に、形成されている。
After the first insulating
この上に蒸着により第1金属層72が形成され(図6(b))、そして、リフトオフにより、レジスト層84およびその上の第1金属層72の部分が除去される(図6(c))。これにより、第1金属層72は、各リッジ部の上面および両側壁面、ならびに、この側壁面に続く溝部の底面に残る。ここまでの工程(第1金属層形成工程)で、第1金属層72が所定領域に形成される。
A
このようにして所定領域に第1金属層72が形成された後、CVD法により第2絶縁層73が全面に形成され(図6(d))、更にレジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層85が形成される(図6(e))。このとき、レジスト層85は、各電極パッド部の上面および側壁面、リッジ部31,34の上面および両側壁面、ならびに、各溝部の底面(素子分離溝の内壁面および底面を含む)に形成されている。レジスト層85は、リッジ部32,33の上面および両側壁面、ならびに、この側壁面に続く溝部の底面の一部領域には、形成されていない。
After the
この残ったレジスト層85がマスクとして用いられてドライエッチングが行われる。これにより、第2絶縁層73は、リッジ部32,33の上面および両側壁面、ならびに、この側壁面に続く溝部の底面の一部領域において除去される。残った第2絶縁層73は、各電極パッド部の上面および側壁面、リッジ部31,34の上面および両側壁面、ならびに、各溝部の底面(素子分離溝の内壁面および底面を含む)に形成されている。また、残った第2絶縁層73の一部領域は、溝部の底面において、第1金属層72の一部領域と重なって形成されている(図6(f))。その後、レジスト層85が除去される(図7(a))。ここまでの工程(第2絶縁層形成工程)で、第2絶縁層73が所定領域に形成される。
The remaining resist
このようにして所定領域に第2絶縁層73が形成された後、レジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層86が形成される(図7(b))。このとき、レジスト層86は、各電極パッド部のチップ端側の領域、中央の素子分離層63の内壁面および底面、ならびに、溝部53の底面のうち素子分離層63の近傍領域に形成されている。この上に蒸着により第2金属層74が形成され(図7(c))。そして、リフトオフにより、レジスト層86およびその上の第2金属層74の部分が除去される(図7(d))。これにより、第2金属層74は、各電極パッド部から素子分離層63の近傍領域にかけて残る。ここまでの工程(第2金属層形成工程)で、第2金属層74が所定領域に形成される。
After the second insulating
そして、n型基板10の他方の主面に金属層15が形成されて、図1〜図3に示された構成を有する半導体発光素子1が製造される(図7(e))。
And the
以上のようにして製造される半導体発光素子1は、リッジ構造を有していて、セルフアライメント方式による露光および現像を経て製造されることで、発光幅を数μm程度とすることができる。
The semiconductor
ところで、以上に説明した本実施形態に係る半導体発光素子製造方法では、各リッジ部の上面と側壁面との間の角部付近、各電極パッド部の上面と側壁面との間の角部付近、および、各素子分離溝の内壁面と溝の底面との間の角部付近においては、製造途中に第1絶縁層71が剥れたり成膜不良が生じたりする場合がある。特に、セルフアライメント方式による露光および現像により各リッジ部の上面のレジスト83を選択的に除去して(図5(d))、その後に各リッジ部の上面の第1絶縁層71を選択的に除去する際(図5(e))に、各リッジ部の側壁面上部、各電極パッド部の角部付近、および、各素子分離溝の角部付近においては、レジスト83および第1絶縁層71が除去されてp型キャップ層が露出する場合がある。仮に、このままの状態で直ちに第2金属層742が形成される場合には、リッジ部32を構成するp型キャップ層22に対してのみ電気的に接続されるべき第2金属層742は、他のリッジ部の側壁面上部、各電極パッド部の角部付近、および、各素子分離溝の角部付近においても、p型キャップ層に対して電気的に接続されることになる。
By the way, in the semiconductor light emitting device manufacturing method according to the present embodiment described above, in the vicinity of the corner between the upper surface of each ridge portion and the side wall surface, in the vicinity of the corner between the upper surface of each electrode pad portion and the side wall surface. In addition, in the vicinity of the corner between the inner wall surface of each element isolation groove and the bottom surface of the groove, the first insulating
そこで、このような問題に対処すべく、本実施形態では更に第2絶縁層73が設けられる。この第2絶縁層73の形成の際には、セルフアライメント方式ではなく、所定パターンのマスクが用いられてレジストの露光および現像が行われるので、各リッジ部の側壁面上部、各電極パッド部の側壁面上部、および、各素子分離溝の内壁面上部において、第2絶縁層73の剥れが生じない。したがって、この第2絶縁層73の上に形成された第2金属層742は、リッジ部32を構成するp型キャップ層22に対してのみ電気的に接続され、他の不所望部分でp型キャップ層に対して電気的に接続されることは無く、不所望部分の下方での発光が回避される。
Therefore, in order to cope with such a problem, the second insulating
また、以上に説明した本実施形態に係る半導体発光素子製造方法において、第2絶縁層73の形成の際(図6(d)〜(f))に、仮に、第2絶縁層73と第1金属層72とが互いに重なること無く第1絶縁層71が露出している場合には、レジスト層85がマスクとして用いられて行われるドライエッチングの際(図6(f))に、レジスト層85に覆われていない第1絶縁層71の領域も除去されてしまう。そして、仮に、このままの状態で更に金属層が形成される場合には、その金属層は溝部において半導体層に対して電気的に接続されることになる。
In the semiconductor light emitting device manufacturing method according to the present embodiment described above, the second insulating
そこで、このような問題に対処すべく、本実施形態では、第2絶縁層73の一部領域は、溝部の底面において、第1金属層72の一部領域と重なって形成される。このようにすることにより、レジスト層85がマスクとして用いられて行われるドライエッチングの際(図6(f))に、第1絶縁層71が除去されることは無い。したがって、第2絶縁層73の上に形成された第2金属層74は、溝部において半導体層に対して電気的に接続されることは無い。
Therefore, in order to cope with such a problem, in this embodiment, a partial region of the second insulating
また、上述したように、第2絶縁層73の一部領域は、溝部の底面において、第1金属層72の一部領域と重なって形成される。しかし、一般に金属層(通常、その最上層がAu)と絶縁層との間の付着性は悪いので、仮に、第1金属層72と第2絶縁層73との重なり領域において、第2絶縁層73が露出している場合には、その第2絶縁層73が第1金属層72から剥れ易くなる。
As described above, the partial region of the second insulating
そこで、このような問題に対処すべく、本実施形態では、第2金属層742は、溝部53の底面から電極パッド部41まで形成されており、第1金属層72と第2絶縁層73との重なり領域においても形成されている。このようにすることにより、第1金属層72からの第2絶縁層73の剥れが防止される。また、第2金属層74が複数層の金属膜であって、そのうちの最下層がTi膜であれば、第2絶縁層73と第2金属層74との間の付着性がよいので、第2絶縁層73の剥れが更に防止される。
Therefore, in order to cope with such a problem, in the present embodiment, the
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、半導体発光素子における第2金属層74のパターンは、図8や図9に平面図が示されるようなものであってもよい。図2に示された第2金属層74のパターンと比較すると、図8に示される半導体発光素子では、第2金属層741〜744それぞれは、各々対応するリッジ部31〜34の延在方向に沿って連続する広い範囲でp型キャップ層に電気的に接続される。図9に示される半導体発光素子では、第2金属層741〜744それぞれは、各々対応するリッジ部31〜34の延在方向に沿って2分割された各範囲でp型キャップ層に電気的に接続されている。図9では、第2金属層742は、リッジ部32上から、リッジ部31上の2分割された第2金属層741の間を通って、電極パッド部41上まで形成されており、また、第2金属層743は、リッジ部33上から、リッジ部34上の2分割された第2金属層744の間を通って、電極パッド部42上まで形成されている。これら何れの場合にも、第2金属層742が形成された部分の断面構造は図3(a)に示されるとおりであり、また、第2金属層741が形成された部分の断面構造は図3(b)に示されるとおりである。
The present invention is not limited to the above embodiment, and various modifications can be made. For example, the pattern of the
1…半導体発光素子、2…サブマウント、3…ワイヤ、10…n型基板、11…半導体層、12…n型クラッド層、13…光活性層、14…p型クラッド層、15…金属層、20〜26…p型キャップ層、31〜34…リッジ部、41,42…電極パッド部、51〜55…溝部、61〜65…素子分離溝、71…第1絶縁層、72…第1金属層、73…第2絶縁層、74…第2金属層。
DESCRIPTION OF
Claims (4)
前記複数のリッジ部のうち隣り合う一方のリッジ部の側壁面から他方のリッジ部の側壁面まで、および、前記第1リッジ部の前記電極パッド部側の側壁面から前記電極パッド部まで、各々形成された第1絶縁層と、
前記複数のリッジ部それぞれを挟んで一方側の前記溝部の底面から他方側の前記溝部の底面まで形成された第1金属層と、
前記第2リッジ部の前記電極パッド部側の前記溝部の底面から前記電極パッド部まで形成された第2絶縁層と、
前記第2リッジ部の前記電極パッド部側と反対側の前記溝部の底面から前記電極パッド部まで形成された第2金属層と、
が順に形成され、
前記第2金属層が前記第1金属層を介して前記第2リッジ部の上面に電気的に接続されており、
前記第1リッジ部と前記第2リッジ部との間の前記溝部の底面において前記第1金属層および前記第2絶縁層それぞれの一部が互いに重なっている、
ことを特徴とする半導体発光素子。 A semiconductor layer formed on a substrate and including a photoactive layer, an electrode pad portion provided on the semiconductor layer, and provided in parallel with each other across a groove on the semiconductor layer and close to the electrode pad portion A plurality of ridge portions including a first ridge portion and a second ridge portion in order,
From the sidewall surface of one adjacent ridge portion to the sidewall surface of the other ridge portion of the plurality of ridge portions, and from the sidewall surface of the first ridge portion on the electrode pad portion side to the electrode pad portion, respectively. A formed first insulating layer;
A first metal layer formed from the bottom surface of the groove portion on one side to the bottom surface of the groove portion on the other side across each of the plurality of ridge portions;
A second insulating layer formed from the bottom surface of the groove portion on the electrode pad portion side of the second ridge portion to the electrode pad portion;
A second metal layer formed from the bottom surface of the groove portion on the opposite side of the electrode pad portion side of the second ridge portion to the electrode pad portion;
Are formed in order,
The second metal layer is electrically connected to the upper surface of the second ridge portion via the first metal layer;
A portion of each of the first metal layer and the second insulating layer overlaps each other at the bottom surface of the groove between the first ridge portion and the second ridge portion;
A semiconductor light emitting element characterized by the above.
前記素子分離溝の内壁面および底面に第1絶縁層および第2絶縁層が形成されている、
ことを特徴とする請求項1に記載の半導体発光素子。 An element isolation groove reaching the substrate at the bottom of the groove is formed,
A first insulating layer and a second insulating layer are formed on an inner wall surface and a bottom surface of the element isolation groove;
The semiconductor light emitting element according to claim 1.
前記複数のリッジ部のうち隣り合う一方のリッジ部の側壁面から他方のリッジ部の側壁面まで、および、前記第1リッジ部の前記電極パッド部側の側壁面から前記電極パッド部まで、各々第1絶縁層を形成する第1絶縁層形成工程と、
前記複数のリッジ部それぞれを挟んで一方側の前記溝部の底面から他方側の前記溝部の底面まで第1金属層を形成する第1金属層形成工程と、
前記第2リッジ部の前記電極パッド部側の前記溝部の底面から前記電極パッド部まで、前記溝部の底面において前記第1金属層と一部が互いに重なる第2絶縁層を形成する第2絶縁層形成工程と、
前記第2リッジ部の前記電極パッド部側と反対側の前記溝部の底面から前記電極パッド部まで、前記第1金属層を介して前記第2リッジ部の上面に電気的に接続される第2金属層を形成する第2金属層形成工程と、
を順に行うことを特徴とする半導体発光素子製造方法。 A semiconductor layer formed on a substrate and including a photoactive layer, an electrode pad portion provided on the semiconductor layer, and a first ridge portion and a second ridge portion on the semiconductor layer in order from the electrode pad portion. A plurality of ridge portions provided in parallel with each other across a groove portion, and a method of manufacturing a semiconductor light emitting device comprising:
From the sidewall surface of one adjacent ridge portion to the sidewall surface of the other ridge portion of the plurality of ridge portions, and from the sidewall surface of the first ridge portion on the electrode pad portion side to the electrode pad portion, respectively. A first insulating layer forming step of forming a first insulating layer;
A first metal layer forming step of forming a first metal layer from the bottom surface of the groove portion on one side to the bottom surface of the groove portion on the other side across each of the plurality of ridge portions;
A second insulating layer that forms a second insulating layer that partially overlaps the first metal layer on the bottom surface of the groove portion from the bottom surface of the groove portion on the electrode pad portion side of the second ridge portion to the electrode pad portion. Forming process;
Second electrically connected to the upper surface of the second ridge portion through the first metal layer from the bottom surface of the groove portion on the opposite side of the electrode pad portion side of the second ridge portion to the electrode pad portion. A second metal layer forming step of forming a metal layer;
A method for manufacturing a semiconductor light-emitting element, wherein
前記第1絶縁層形成工程では前記素子分離溝の内壁面および底面にも前記第1絶縁層を形成し、
前記第2絶縁層形成工程では前記素子分離溝の内壁面および底面にも前記第2絶縁層を形成する、
ことを特徴とする請求項3に記載の半導体発光素子製造方法。 After forming an element isolation groove reaching the substrate at the bottom of the groove, the first insulating layer forming step, the first metal layer forming step, the second insulating layer forming step, and the second metal layer forming step are sequentially performed. Done
In the first insulating layer forming step, the first insulating layer is also formed on the inner wall surface and the bottom surface of the element isolation groove,
In the second insulating layer forming step, the second insulating layer is also formed on the inner wall surface and the bottom surface of the element isolation groove.
The method of manufacturing a semiconductor light emitting element according to claim 3.
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11135893A (en) * | 1997-08-29 | 1999-05-21 | Xerox Corp | Edge-emitting laser |
JP2000269601A (en) * | 1999-03-18 | 2000-09-29 | Sony Corp | Semiconductor light emitting device and its manufacture |
JP2004014943A (en) * | 2002-06-10 | 2004-01-15 | Sony Corp | Multibeam semiconductor laser, semiconductor light emitting device, and semiconductor device |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11135893A (en) * | 1997-08-29 | 1999-05-21 | Xerox Corp | Edge-emitting laser |
JP2000269601A (en) * | 1999-03-18 | 2000-09-29 | Sony Corp | Semiconductor light emitting device and its manufacture |
JP2004014943A (en) * | 2002-06-10 | 2004-01-15 | Sony Corp | Multibeam semiconductor laser, semiconductor light emitting device, and semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012204365A (en) * | 2011-03-23 | 2012-10-22 | Rohm Co Ltd | Multi-beam semiconductor laser device |
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