JP2008250784A - 解析情報の採取方法及びトレーサー回路 - Google Patents

Abstract

【課題】運用中の主記憶メモリの使用量を減らすことなく、集積回路内部で収集される解析情報をより多く保持することである。
【解決手段】トランザクション制御部２０は、情報処理装置のプロセッサによるトランザクションを出力する。解析情報制御部１０は、集積回路各部から収集した解析情報を、スペアメモリ８に書き込むためのライト・トランザクションを出力する。選択部２１は、前記スペアメモリ８が、主記憶メモリ５において代替え使用されることにより、通常運用のメモリとして使用されている場合には、前記トランザクション制御部２０が出力するトランザクションを選択し、かつ、前記スペアメモリ８が、通常運用のメモリとして使用されていない場合には、前記解析情報制御部１０が出力するライト・トランザクションを選択する。出力制御部２２は、前記選択部２１が選択した前記トランザクション又は前記ライト・トランザクションを、前記主記憶メモリ５へ発行する。
【選択図】図２

Description

本発明は、解析情報の採取方法及びトレーサー回路に関する。

情報処理装置に障害が発生した時に、その障害原因を解明する場合には、情報処理装置が有するＬＳＩ（Large Scale Integration）内部の解析情報（トレース・データ）を参照して障害解析を行う。この障害解析を容易化するためには解析用の情報をより多く保持することが有効である。しかし、情報処理装置の動作は非常に複雑化しており、障害解析を迅速に行うためには、より多くの解析情報を保持する必要がある。ところが、より多くの解析情報を保持しようとすると、ＬＳＩに多くのハードウェアが要求されるので、解析情報量とＬＳＩのハードウェア量との間でトレード・オフが生じる。すなわち、ＬＳＩのハードウェア量を抑制しようとすると、十分な解析情報の確保は困難であり、解析情報量を増大させようとすると、ＬＳＩのハードウェア量が肥大化してしまうという問題があった。

特開平１−１６２９４７号公報（特許文献１参照）には、「トレース制御装置」の発明が記載されている。このトレース制御装置は、トレースモード設定手段と、トレースデータライト指示手段と、データ切換手段を有する。トレースモード設定手段は、主記憶装置へのアクセスを制御する主記憶制御装置の内部に、該主記憶制御装置をトレースモードに設定する。トレースデータライト指示手段は、前記トレースモード期間中においてトレーススタート信号入力時からトレースストップ信号入力時までデータライト指示信号を出力する。データ切換手段は、前記トレースモード期間中に通常パスからのデータの代わりにトレースデータパスからのデータを主記憶装置内の一部領域に格納するために出力する。

特開平３−２２６８４３号公報（特許文献２参照）には、「主記憶装置」の発明が記載されている。この発明は、情報処理装置の主記憶装置である。情報処理装置では、中央処理装置と、入出力制御装置と、複数のバンクを備える主記憶装置とがシステムバスを介して接続される。モードフリップフロップは、システムバスコマンドによりセット及びリセットされ、セットされている期間はトレースモード信号を出力する。カウンタは、前記モードフリップフロップがセットされるのと同一時期にリセットされ、以後システムクロックに同期して更新される。アドレス選択回路は、システムバス上のアドレス信号と前記カウンタの出力信号とを入力とし、前記トレースモード信号が出力されている期間は、前記カウンタの出力信号を選択し出力する。データ選択回路は、システムバス上のデータ信号とシステムバス上のデータ信号以外の信号とを入力とし、前記トレースモード信号が出力されている期間は、前記システムバス上のデータ信号以外の信号を選択し出力する。制御回路は、前記トレースモード信号が出力されている期間は主記憶への書込指示信号を常に出力する。格納する手段は、前記トレースモード信号が出力されている期間は、システムバス上の全信号をシステムクロックに同期して格納する。

特許文献２では、主記憶装置に接続されたシステムバスの動作を時系列でトレースする機能を、主記憶装置を利用することにより実現している。しかし、解析情報のトレース対象は主記憶装置に接続されたシステムバスの動作に限られているため、ＬＳＩ内部の任意の情報をトレースすることは難しい。また、主記憶領域を解析情報格納メモリとして使用しているため、運用に使用可能な主記憶容量が減少する。

特開平６−１０３１１９号公報（特許文献３参照）には、「トレース情報保持制御装置」の発明が記載されている。この発明は、データ処理装置におけるトレース情報保持制御装置である。データ処理装置は、トレース情報を保持するトレースメモリを有し、下位装置を制御する。トレース情報退避メモリは、トレースメモリよりも大容量である。異常検出手段は、下位装置に対するアクセスにおける異常発生を検出する。退避処理手段は、前記トレースメモリに記入されるトレース情報を前記トレース情報退避メモリに格納する。異常検出手段が異常検出したとき、前記退避処理手段がトレースメモリに記入されたトレース情報をトレース情報退避メモリに退避する。

特開平８−１５３０４５号公報（特許文献４参照）には、「メモリ制御回路」の発明が記載されている。このメモリ制御回路において、複数のメモリでは、各々アドレス及びメモリ選択信号に応じてデータの書込み及び読出しが行われる。アクセス制御手段は、上位装置からのメモリアクセス指示及びアドレスに応じて前記メモリ選択信号を出力することでメモリアクセスタイミングを制御する。検出手段は、前記複数のメモリ各々から出力されたデータの障害を検出する。判定手段は、前記検出手段で障害が検出された回数が予め設定された所定値を越えたか否かを判定する。複写手段は、前記判定手段で前記所定値を越えたと判定されたメモリの内容を前記複数のメモリのうち予め設定された予備メモリに複写する。切替え手段は、当該メモリの内容が前記予備メモリに複写された後に当該メモリに対するアクセスを前記予備メモリへのアクセスに切替える。

特開平１０−２４０５６９号公報（特許文献５参照）には、「計算機のトレース装置」の発明が記載されている。この計算機のトレース装置は、命令を順次実行していく計算機における前記命令の実行に関するトレースデータを記憶保持する。第１の記憶部は、データの書込速度が少なくとも前記命令実行のサイクルより速くかつ所定の記憶容量を有する。第２の記憶部は、この第１の記憶部に比較してデータの書込速度が遅くかつデータの記憶容量が大きい。データ書込手段は、順次発生する前記トレースデータを前記第１の記憶部の先頭領域から順番に各領域に書込んでいく。データ転送手段は、前記第１の記憶部の書込領域が最終領域に達すると、トレースデータの書込みを一時中断し、この第１の記憶部に記憶された全てのトレースデータを前記第２の記憶部へ転送する。データ書込再開手段は、この第２の記憶部へのデータ転送後に、前記第１の記憶部に対するトレースデータの書込みを前記先頭領域から再開する。

特開平１−１６２９４７号公報 特開平３−２２６８４３号公報 特開平６−１０３１１９号公報 特開平８−１５３０４５号公報 特開平１０−２４０５６９号公報

本発明の課題は、運用中の主記憶メモリの使用量を減らすことなく、集積回路内部で収集される解析情報をより多く保持することである。また、本発明の別の課題は、集積回路のハードウェア量を抑制することである。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による解析情報の採取方法においては、集積回路（２）各部から解析情報を収集する。前記解析情報を、前記集積回路（２）内部のバッファ（１３）に格納する。主記憶メモリ（５）が有するスペアメモリ（８）へ、前記解析情報を書き込むことを選択する。この選択により、前記バッファ（１３）に書き込まれた解析情報を読み出す。読み出した前記解析情報を、前記スペアメモリ（８）へ書き込む。

本発明による解析情報の採取方法においては、診断時に、診断部（３）が、解析情報読み出し指示を発行する。前記読み出し指示により、前記スペアメモリ（８）から前記解析情報を読み出す。読み出した前記解析情報を、前記診断部（３）へ送出する。本発明による解析情報の採取方法においては、前記診断時に、前記集積回路（２）内部の前記バッファ（１３）に格納された前記解析情報を読み出す。読み出した前記解析情報を前記診断部（３）へ送出する。

本発明による解析情報の採取方法においては、前記解析情報を書き込むことを選択するときには、前記スペアメモリ（８）が、前記主記憶メモリ（５）において代替え使用されることにより、通常運用のメモリとして使用されている場合には、前記スペアメモリ（８）へ前記解析情報を書き込むことを選択しない。前記スペアメモリ（８）が、通常運用のメモリとして使用されていない場合には、前記スペアメモリ（８）へ前記解析情報を書き込むことを選択する。

本発明によるトレーサー回路は、少なくとも一つのメモリ（６，７）と、あるメモリに障害が頻発したときに、障害回避のために当該メモリと代替え使用されるスペアメモリ（８）とを有する主記憶メモリ（５）を備えた情報処理装置のトレーサー回路である。トランザクション制御部（２０）は、前記情報処理装置のプロセッサ（１）によるトランザクションを出力する。解析情報制御部（１０）は、集積回路（２）各部から収集した解析情報を、前記スペアメモリ（８）に書き込むためのライト・トランザクションを出力する。選択部（２１）は、前記スペアメモリ（８）が、前記主記憶メモリ（５）において代替え使用されることにより、通常運用のメモリとして使用されている場合には、前記トランザクション制御部（２０）が出力するトランザクションを選択し、かつ、前記スペアメモリ（８）が、通常運用のメモリとして使用されていない場合には、前記解析情報制御部（１０）が出力するライト・トランザクションを選択する。出力制御部（２２）は、前記選択部（２１）が選択した前記トランザクション又は前記ライト・トランザクションを、前記主記憶メモリ（５）へ発行する。

本発明によるトレーサー回路においては、診断部（３）は、診断時に、前記解析情報の読み出しを指示する。入力制御部（２３）は、前記主記憶メモリ（５）から出力されるデータを入力する。判別部（２４）は、前記診断部（３）が、前記解析情報の読み出しを指示した時に、前記入力制御部（２３）が入力した前記データを、前記診断部（３）へ出力する。前記解析情報制御部（１０）は、前記診断時に、前記スペアメモリ（８）に書き込まれた前記解析情報を読み出すためのリード・トランザクションを出力する。前記選択部（２１）は、前記診断時に、前記解析情報制御部（１０）が出力するリード・トランザクションを選択する。前記出力制御部（２２）は、前記選択部（２１）が選択した前記リード・トランザクションを、前記主記憶メモリ（５）へ発行する。

本発明によるトレーサー回路においては、前記解析情報制御部（１０）が、以下の機能ブロックを備える。解析情報収集部（１１）は、集積回路（２）各部から解析情報を収集する。バッファ（１３）は、収集した前記解析情報を前記集積回路（２）内部に格納する。バッファ制御部（１２）は、前記バッファ（１３）に格納された前記解析情報を読み出すことを指示する。スペアメモリ情報格納部（１５）は、スペアメモリ（８）へ解析情報を書き込むアドレス及びスペアメモリ（８）から解析情報を読み出すアドレスを管理する。アドレス・命令生成部（１４）は、前記スペアメモリ情報格納部（１５）と連携して、前記バッファ（１３）から読み出された前記解析情報に対して、ライト・アドレス及びライト・トランザクションを生成すると共に、前記診断時に、前記スペアメモリ情報格納部（１５）と連携して、前記スペアメモリ（８）から前記解析情報を読み出すためのリード・アドレス及びリード・トランザクションを生成する。

本発明によるトレーサー回路においては、前記解析情報制御部（１０）は、前記診断部（３）から、前記解析情報の読み出しを指示されたときに、前記バッファ（１３）に格納された解析情報を読み出して、前記診断部（３）へ出力する。

本発明によれば、運用中の主記憶メモリの使用量を減らすことなく、集積回路内部で収集される解析情報をより多く保持することができる。また、集積回路のハードウェア量を抑制することができる。

本実施の形態では、障害発生時に交換のため使用されるスペアメモリが搭載された情報処理装置において、ハードウェアの解析情報の格納先としてスペアメモリを利用するための機能を設ける。運用中にスペアメモリに解析情報を書き込み、解析時にはスペアメモリから解析情報を読み出すことにより、ＬＳＩ内部の解析用バッファを削減でき、かつ、非常に多くの解析情報を保持することを可能にする。

図１は、本実施の形態における情報処理装置の概略構成図である。図１を参照すると、システム制御ＬＳＩ２は、プロセッサ１と主記憶メモリ５に接続され、それぞれの接続先からトランザクションを受け付けて、システム制御を行う機能を持っている。主記憶メモリ５は、通常の運用で使用するメモリ６，７に加え、スペアメモリ８を持つ。スペアメモリ８は、メモリ６，７等で障害が頻発した場合に、障害回避のために交換対象となる予備のメモリであり、主記憶メモリ５に予め組み込まれている。情報処理装置は、いずれかのメモリに障害が頻発した場合、その内容を、スペアメモリ８にコピーし、スペアメモリ８を通常運用のメモリとして切り替えて使用する。システム制御ＬＳＩ２は、主記憶メモリ５の制御を行う主記憶メモリ制御部４と、診断部３とを含む。

図２は、主記憶メモリ制御部４の詳細構成図を示している。図２において、主記憶メモリ制御部４は、情報処理装置が有する主記憶メモリ５の制御を行う。主記憶メモリ制御部４では、プロセッサ１等からのトランザクションを主記憶メモリ５に読み書きする制御を行うトランザクション制御部２０と、主記憶メモリ５への出力インタフェースを制御する出力制御部２２と、主記憶メモリ５からの入力インタフェースを制御する入力制御部２３とを有する。加えて、本実施の形態では、スペアメモリ８を解析情報の格納先として使用するために、解析情報制御部１０と、選択部２１と、判別部２３とを有する。

解析情報制御部１０は、解析情報収集部１１と、バッファ１３と、バッファ制御部１２と、アドレス・命令生成部１４と、スペアメモリ情報格納部１５とを有する。解析情報収集部１１は、システム制御ＬＳＩ２内の各制御部から解析情報を集めて、データ整形を行う機能を有する。バッファ１３は、解析情報を一時保管するために使用する。詳細には、スペアメモリ８に解析情報を書き込む際、主記憶メモリ５の入出力制御に関する制約を満たすために、解析情報収集部１１が送出した解析情報を書き込み、また、解析情報を読み出してアドレス・命令生成部１４へ送出する機能を有する。また、バッファ１３は診断部３からの読み出し指示を受けたときには、解析情報を読み出して、診断部３へ送出する機能を持つ。バッファ制御部１２は、バッファ１３の書き込み制御、読み出し制御を行う機能を有し、バッファ１３への書き込みは解析情報収集部１１から解析情報が送られたときに実施し、バッファ１３からの読み出しは選択部２１から読み出し許可を受けたとき及び診断部３から読み出し指示を受けたときに実施する。スペアメモリ８へ解析情報を書き込む場合において、アドレス・命令生成部１４は、バッファ１３から解析情報を受けると、スペアメモリ８のライト・アドレス及びライト・トランザクションを生成する機能を有する。また、スペアメモリ８から解析情報を読み出す場合において、アドレス・命令生成部１４は、診断部３からの読み出し指示を受けると、スペアメモリ８のリード・アドレス及びリード・トランザクションを生成する機能を有する。スペアメモリ情報格納部１５は、アドレス・命令生成部１４でアドレスを生成するために必要なスペアメモリ８の位置と構成等を示す情報を保持している。

選択部２１は、主記憶メモリ５へトランザクションを送出するときに、スペアメモリ８を通常運用のメモリとして使用している場合には、トランザクション制御部２０のトランザクションを選択する。一方、スペアメモリ８を予備のメモリとして使用している場合には、解析情報制御部１０のトランザクションを選択して、出力制御部２２に送出する機能を有する。また、選択部２１は、主記憶メモリ５とのインターフェースの制約を守るために、主記憶メモリ５へトランザクションを送出することが可能であるか否かを判断し、送出が可能なときは、バッファ制御部１２に対して、バッファ１３の読み出し許可を与える機能を持つ。

入力制御部２３は、主記憶メモリ５からの読み出しデータを判別部２４へ送出する。このとき、判別部２４は、スペアメモリ８が通常運用のメモリとして使用されている場合には、トランザクション制御部２０へ読み出しデータを送出する。一方、スペアメモリ８が予備のメモリとして使用されている場合には、診断部３へ読み出しデータを送出する機能を有する。

図２に示した主記憶メモリ制御部４の動作について、図３と図４のフローチャートを用いて詳細に説明する。

図３は、スペアメモリ８へ解析情報を書き込む動作を示している。まず、解析情報収集部１１が、システム制御ＬＳＩ２内の各制御部から解析情報を収集する(Ｓ１０１)。解析情報収集部１１は、スペアメモリ８への書き込みを行うために、解析情報を整形する(Ｓ１０２)。整形した解析情報は、バッファ制御部１２からの書き込み指示を受けて、バッファ１３に一時格納される(Ｓ１０３)。バッファ制御部１２は、選択部２１から読み出し許可を受けると、バッファ１３に解析情報が格納されているかを確認し、格納されている場合には、バッファ１３に読み出し指示を送って、バッファ１３の解析情報を読み出す(Ｓ１０４)。アドレス・命令生成部１４では、バッファ１３から読み出した解析情報に対して、スペアメモリ情報格納部１５で示される位置や構成情報を元にライト・アドレスを作成し、かつ、解析情報とあわせてライト・トランザクションを生成する(Ｓ１０５)。このときのライト・アドレスは、スペアメモリ８におけるアドレスの最小値から一アドレスずつインクリメントして作成し、スペアメモリ情報格納部１５は、次アドレス作成のために最新アドレスを保持しておく。スペア・メモリ８のアドレスが最大値に達した場合には、再び最小値に戻し上書きして使用する。生成したライト・トランザクションは、選択部２１へ送出される。選択部２１は、スペアメモリ８が通常運用に使用されていない時、トランザクション制御部２０のパスではなく、解析情報制御部１０のパスを選択する(Ｓ１０６)。そして、解析情報制御部１０から受信するライト・トランザクションを出力制御部２２へ送出する。出力制御部２２は、ライト・トランザクションを主記憶メモリ５に発行し、解析情報がスペアメモリ８に書き込まれる(Ｓ１０７)。書き込み動作は繰り返し行われる。選択部２１は、次のライト・トランザクションを出力制御部２２へ発行できる状態になると、バッファ制御部１２に読み出し許可を送る。バッファ制御部１２は、選択部２１から読み出し許可を受けると、バッファ１３の解析情報を読み出す(Ｓ１０４)。

図４は、スペアメモリ８から解析情報を読み出す動作を示している。まず、診断部３が解析情報制御部１０に対して、解析情報読み出し指示を発行する(Ｓ２０１)。解析情報制御部１０では、アドレス・命令生成部１４が、スペアメモリ情報格納部１５に保持されている位置や構成情報を元にリード・アドレスを生成し、かつ、リード・トランザクションを生成する(Ｓ２０２)。リード・アドレスは、解析情報を書き込む時に保持していた最新アドレスを一アドレスだけインクリメントしたアドレスから作成する。但し、スペアメモリ８の容量は膨大なため、必要に応じて読み出し量を決めて、保持しておいた最新アドレスから読み出し量分をデクリメントしたアドレスから読み出しを開始することにしても良い。生成したリード・トランザクションは、選択部２１へ送出される。選択部２１では、スペアメモリ８を解析情報格納用として使用していた場合は、トランザクション制御部２０のパスではなく、解析情報制御部１０のパスを選択する(Ｓ２０３)。そして、生成されたリード・トランザクションを出力制御部２２へ送出する。出力制御部２２が、解析情報のリード・トランザクションを主記憶メモリ５へ発行すると、スペアメモリ８から解析情報が読み出される(Ｓ２０４)。スペアメモリ８から読み出された解析情報は、入力制御部２３を経由して、判別部２４へ送信される。判別部２４では、スペアメモリ８が通常運用に使用されていない場合は、読み出した解析情報を、トランザクション制御部２０ではなく、診断部３へ送出する(Ｓ２０５)。全解析情報を読み出し終えるまでは(Ｓ２０６)、リード・アドレスを一アドレスずつインクリメントし、アドレスが最大値になった場合は最小値に戻って、メモリ読み出し操作を繰り返す。全解析情報とは読み出し開始アドレスから書き込み最新アドレスに至るまでの全アドレスのトレース・データを指す。スペアメモリ８から全解析情報を読み出し終えると、診断部３は、バッファ制御部１２にバッファ１３の読み出しを指示する。バッファ制御部１２が、バッファ１３へ読み出し指示を送ると、バッファ１３に保持されている解析情報が読み出されて(Ｓ２０７)、全ての解析情報の読み出しが終了する。

以上、説明したように、本実施の形態では、スペアメモリが搭載された情報処理装置において、スペアメモリをＬＳＩの解析情報の格納先として利用できるようにしたため、運用中の主記憶メモリの使用量を減らすことなく、解析情報を採取することができる。また、スペアメモリに解析情報を格納するため、ＬＳＩ内部の解析情報格納用バッファを削減することができる。スペアメモリの容量は大きいため、多くの解析情報を格納することが可能であり、障害発生時の解析精度を向上させることができる。

図１は、本実施の形態における情報処理装置の概略構成図である。 図２は、主記憶メモリ制御部４の詳細構成図である。 図３は、スペアメモリ８へ解析情報を書き込む動作を示すフローチャートである。 図４は、スペアメモリ８から解析情報を読み出す動作を示すフローチャートである。

符号の説明

１ プロセッサ
２ システム制御ＬＳＩ
３ 診断部
４ 主記憶メモリ制御部
５ 主記憶メモリ
６，７ メモリ
８ スペアメモリ
１０ 解析情報制御部
１１ 解析情報収集部
１２ バッファ制御部
１３ バッファ
１４ アドレス・命令生成部
１５ スペアメモリ情報格納部
２０ トランザクション制御部
２１ 選択部
２２ 出力制御部
２３ 入力制御部
２４ 判別部

Claims (8)

1. 集積回路各部から解析情報を収集するステップと、
   前記解析情報を、前記集積回路内部のバッファに格納するステップと、
   主記憶メモリが有するスペアメモリへ、前記解析情報を書き込むことを選択するステップと、
   当該書き込むことを選択するステップの選択により、前記バッファに書き込まれた解析情報を読み出すステップと、
   読み出した前記解析情報を、前記スペアメモリへ書き込むステップと
   を有する解析情報の採取方法。
2. 診断時に、診断部が、解析情報読み出し指示を発行するステップと、
   前記読み出し指示により、前記スペアメモリから前記解析情報を読み出すステップと、
   読み出した前記解析情報を、前記診断部へ送出するステップと
   を更に有する請求項１記載の解析情報の採取方法。
3. 前記診断時に、前記集積回路内部の前記バッファに格納された前記解析情報を読み出すステップと、
   読み出した前記解析情報を前記診断部へ送出するステップと
   を更に有する請求項２記載の解析情報の採取方法。
4. 前記選択するステップは、
   前記スペアメモリが、前記主記憶メモリにおいて代替え使用されることにより、通常運用のメモリとして使用されている場合には、前記スペアメモリへ前記解析情報を書き込むことを選択せず、
   前記スペアメモリが、通常運用のメモリとして使用されていない場合には、前記スペアメモリへ前記解析情報を書き込むことを選択する
   請求項１〜３いずれか１項に記載の解析情報の採取方法。
5. 少なくとも一つのメモリと、あるメモリに障害が頻発したときに、障害回避のために当該メモリと代替え使用されるスペアメモリとを有する主記憶メモリを備えた情報処理装置のトレーサー回路であって、
   前記情報処理装置のプロセッサによるトランザクションを出力するトランザクション制御部と、
   集積回路各部から収集した解析情報を、前記スペアメモリに書き込むためのライト・トランザクションを出力する解析情報制御部と、
   前記スペアメモリが、前記主記憶メモリにおいて代替え使用されることにより、通常運用のメモリとして使用されている場合には、前記トランザクション制御部が出力するトランザクションを選択し、かつ、前記スペアメモリが、通常運用のメモリとして使用されていない場合には、前記解析情報制御部が出力するライト・トランザクションを選択する選択部と、
   前記選択部が選択した前記トランザクション又は前記ライト・トランザクションを、前記主記憶メモリへ発行する出力制御部と
   を有するトレーサー回路。
6. 診断時に、前記解析情報の読み出しを指示する診断部と、
   前記主記憶メモリから出力されるデータを入力する入力制御部と、
   前記診断部が、前記解析情報の読み出しを指示した時に、前記入力制御部が入力した前記データを、前記診断部へ出力する判別部とを更に有し、
   前記解析情報制御部は、
   前記診断時に、前記スペアメモリに書き込まれた前記解析情報を読み出すためのリード・トランザクションを出力し、
   前記選択部は、
   前記診断時に、前記解析情報制御部が出力するリード・トランザクションを選択し、
   前記出力制御部は、
   前記選択部が選択した前記リード・トランザクションを、前記主記憶メモリへ発行する
   請求項５記載のトレーサー回路。
7. 前記解析情報制御部は、
   集積回路各部から解析情報を収集する解析情報収集部と、
   収集した前記解析情報を前記集積回路内部に格納するバッファと、
   前記バッファに格納された前記解析情報を読み出すことを指示するバッファ制御部と、
   スペアメモリへ解析情報を書き込むアドレス及びスペアメモリから解析情報を読み出すアドレスを管理するスペアメモリ情報格納部と、
   前記スペアメモリ情報格納部と連携して、前記バッファから読み出された前記解析情報に対して、ライト・アドレス及びライト・トランザクションを生成すると共に、前記診断時に、前記スペアメモリ情報格納部と連携して、前記スペアメモリから前記解析情報を読み出すためのリード・アドレス及びリード・トランザクションを生成するアドレス・命令生成部とを備える
   請求項６記載のトレーサー回路。
8. 前記解析情報制御部は、
   前記診断部から、前記解析情報の読み出しを指示されたときに、前記バッファに格納された解析情報を読み出して、前記診断部へ出力する
   請求項７記載のトレーサー回路。

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