JP2008250162A

JP2008250162A - プラズマディスプレイの駆動装置

Info

Publication number: JP2008250162A
Application number: JP2007093837A
Authority: JP
Inventors: Yukihiro Sato; 幸浩佐藤; Tomoaki Furuse; 智明古瀬
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2008-10-16

Abstract

【課題】消費電力の抑制及び発熱の抑制等を図るとともに画質の劣化を生じない、高精細化に適した高画質な表示パネルの駆動装置を提供する。
【解決手段】画素データに応じて列電極を電源ラインに接続することにより画素データパルスを発生して列電極に印加する画素データパルス発生部と、共振パルス電源電位を発生して電源ラインに印加するとともに、所定の電力回収期間において電源ラインを介して発光セルに蓄積された電荷を回収して電力回収をなす共振パルス電源部と、映像信号における画素データに基づいて、画素データパルス発生部の予測消費電力を算出する電力予測部と、予測消費電力が所定の閾値以下である場合に、電力回収期間の経過前に電源ラインの接続を共振パルス電源部から電源へ切り替えるスイッチと、を備えている。
【選択図】図１

Description

本発明は、表示パネルの駆動装置、特に、プラズマディスプレイの駆動装置に関する。

近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。プラズマディスプレイパネル(以下、ＰＤＰと称する)は、画素を担う複数の放電セルをマトリクス状に配列して為る薄型の表示パネルの１つとして着目されている。この際、各放電セルは、放電によって発光するものである為、所定の輝度で発光する"点灯状態"と、"消灯状態"の２状態、つまり、２階調分の輝度しか表現出来ない。そこで、このような放電セルからなるＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。

サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドに、放電セルを連続して放電せしめるべき回数を予め割り付けておく。各サブフィールド内では、入力映像信号に応じて放電セル各々を選択的に放電せしめて点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、点灯セル状態にある放電セルのみを上述した如く割り当てられている回数だけ繰り返し放電発光させる発光維持行程と、を実行する。かかる駆動によれば、１フィールド表示期間内において各発光維持行程で実施された放電発光の総数に応じた中間輝度が表現されるのである。

ここで、プラズマディスプレイ装置では、実際の画像表示を担う発光維持行程での放電の他に上記アドレス行程時においても放電が生起され、この放電に伴って流れる電流に応じた電力が消費される。この際、かかるアドレス行程において各放電セルが放電するか否かは入力映像信号に依存している。よって、表示すべき画像を指定する入力映像信号によっては、アドレス行程で消費される電力が増大する等の問題が生じていた（例えば、特許文献１）。

また、消費電力の低減などのため、放電セルに蓄積された電荷を回収して再利用する電力回収回路が設けられる場合がある（例えば、特許文献２及び特許文献３）。このような電力回収は、スイッチング素子を用いたスイッチングにより行われるが、急激で大きな電流変化のため、回路の温度上昇や、画質の劣化等の種々の悪影響が生じるという問題点も包含していた。

従って、これまで、消費電力及び発熱の抑制と高画質化とを両立させることは困難であった。
特開２００４−２９５５３号公報（第９頁、図１）特開２００５−２５８４４５号公報（第７頁、図３）特開２０００−１７２２２３号公報（第６頁、図４）

本発明は、上記問題等を解決するためになされたものであり、消費電力の抑制及び発熱の抑制等を図りつつ画質の劣化を生じない、高精細化に適した高画質な表示パネルの駆動装置を提供することを目的とする。

本発明による表示パネルの駆動装置は、表示ラインを担う複数の行電極と行電極各々に交叉して配列された複数の列電極との各交差部に画素を担う容量性の発光セルが形成されている表示パネルを映像信号に基づく画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、画素データに応じて列電極を電源ラインに接続することにより画素データパルスを発生して列電極に印加する画素データパルス発生部と、共振パルス電源電位を発生して電源ラインに印加するとともに、所定の電力回収期間において電源ラインを介して発光セルに蓄積された電荷を回収して電力回収をなす共振パルス電源部と、映像信号における画素データに基づいて、画素データパルス発生部の予測消費電力を算出する電力予測部と、予測消費電力が所定の閾値以下である場合に、電力回収期間の経過前に電源ラインの接続を共振パルス電源部から電源へ切り替えるスイッチと、を備えている。

以下、本発明の実施例を図面を参照しつつ説明する。

図１は、本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。

このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２０、同期検出回路３、メモリ４、アドレスドライバ電力予測回路５、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、から構成されている。

ＰＤＰ１０は、表示画面を担う透明の前面基板上において互いに交互に、かつ平行に配置されている帯状の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙと、放熱板が固着されている背面基板上において上記行電極各々に交叉して配置されている帯状の列電極Ｄ₁〜Ｄ_mとを備えている。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交差部に画素を担う放電セルが形成される構造となっている。尚、行電極Ｘ及び行電極Ｙの一対にて１表示ライン分の表示を担う。

Ａ／Ｄ変換器１は、駆動制御回路２０から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを各画素に対応した例えば８ビットの画素データＰＤに変換する。データ変換回路３０は、かかる８ビットの画素データＰＤを１４ビットの画素駆動データＧＤに変換する。

図２は、かかるデータ変換回路３０の内部構成を示す図である。

図２において、第１データ変換回路３２は、Ａ／Ｄ変換器１から順次供給されてくる８ビットの画素データＰＤを、図３に示されるが如き変換特性に基づいて(１４×１６)／２５５、つまり２２４／２５５にした８ビット（０〜２２４）の変換画素データＰＤ_Hに変換し、これを多階調化処理回路３３に供給する。この変換特性は、画素データＰＤのビット数、及び多階調化処理回路３３の多階調化処理による圧縮ビット数、並びに表示階調数に応じて設定される。かかる第１データ変換回路３２によるデータ変換により、以下に説明する多階調化処理回路３３での輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。

多階調化処理回路３３は、上記第１データ変換回路３２から供給された変換画素データＰＤ_Hに対して誤差拡散処理及びディザ処理等の多階調化処理を施す。これにより、多階調化処理回路３３は、視覚上における輝度の階調表現数を略２５６階調に維持しつつもそのビット数を４ビットに圧縮した多階調化画素データＰＤ_Sを得る。例えば、上記誤差拡散処理では、上記変換画素データＰＤ_Hの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして夫々分離する。そして、周辺画素各々に対応した上記変換画素データＰＤ_Hから求められた誤差データを夫々重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。次に、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データにディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、多階調化処理回路３３は、上記ディザ加算画素データからその上位４ビット分を抽出したものを多階調化画素データＰＤ_Sとして、これを第２データ変換回路（１）３４及び第２データ変換回路（２）３５の各々に供給する。

第２データ変換回路（１）３４は、４ビットの上記多階調化画素データＰＤ_Sを図４に示されるが如き変換テーブルに従って１４ビットの画素駆動データＧＤ_aに変換し、これをセレクタ３６に供給する。第２データ変換回路（２）３５は、４ビットの上記多階調化画素データＰＤ_Sを図５に示されるが如き変換テーブルに従って１４ビットの画素駆動データＧＤ_bに変換し、これをセレクタ３６に供給する。

セレクタ３６は、駆動制御回路２０から論理レベル「０」のアドレス電力抑制信号ＡＰＣが供給された場合には上記画素駆動データＧＤ_a及びＧＤ_bの内からＧＤ_aを選択しこれを画素駆動データＧＤとしてメモリ４に供給する。一方、論理レベル"１"のアドレス電力抑制信号ＡＰＣが供給された場合には、セレクタ３６は、上記画素駆動データＧＤ_bを選択しこれを画素駆動データＧＤとしてメモリ４に供給する。

メモリ４は、１４ビットの上記画素駆動データＧＤを、駆動制御回路２０から供給された書込信号に従って順次書き込む。そして、１画面(ｎ行、ｍ列)分の画素駆動データＧＤ₁、1〜ＧＤ_n、_mの書き込みが終了すると、メモリ４は、駆動制御回路２０から供給された読出信号に従ってその書き込まれたデータを以下の如く読み出す。すなわち、メモリ４は、画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々を各ビット桁(第１〜第１４ビット)毎に１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。つまり、メモリ４は、後述するサブフィールドＳＦ１では画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。又、サブフィールドＳＦ２では、メモリ４は、画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第２ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。又、サブフィールドＳＦ３では、メモリ４は、画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第３ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。そして、サブフィールドＳＦ４以降のサブフィールドにおいても同様に、メモリ４は、画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々における各サブフィールドに対応したビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給するのである。

アドレスドライバ６は、メモリ４から供給された画素駆動データビットＤＢ１〜ＤＢ(ｍ)に応じて１表示ライン分のｍ個の画素データパルスを発生し、夫々、列電極Ｄ₁〜Ｄ_mの各々に印加する。

図６は、かかるアドレスドライバ６の内部構成を示す図である。

図６に示す如く、アドレスドライバ６は、少なくとも１つ（ｐ個）の共振パルス電源回路２１(１)，２１(２)，．．．，２１(ｊ)，．．．，２１(ｐ)と、それぞれが当該共振パルス電源回路に対応する少なくとも１つ（ｐ個）の画素データパルス発生回路２２(１)，２２(２)，．．．，２２(ｊ)，．．．，２２(ｐ)から構成されている。

図８は、共振パルス電源回路２１(ｊ)及び画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の実装形態を模式的に示す図である。

なお、以下においては、複数の共振パルス電源回路２１(ｊ)及びこれらに対応する複数の画素データパルス発生回路２２(ｊ)が設けられている場合について説明するが、各々１つである場合にも適用が可能である。また、共振パルス電源回路、画素データパルス発生回路等について、共振パルス電源回路２１(ｊ)、画素データパルス発生回路２２(ｊ) 等（ここで、ｊ＝1, 2, ... , p）として一般的に説明する。

共振パルス電源回路２１(ｊ)は、回路基板（図示しない）上に実装され、それぞれが放熱板１０１の一方の面に固着されている。また、放熱板１０１の他方の面には、列電極Ｄ₁〜Ｄ_mが配列されている背面基板１００が固着されている。

共振パルス電源回路２１(ｊ)が実装された回路基板と背面基板１００とはフレキシブルケーブルＦＬ（ｊ）にて接続されている。画素データパルス発生回路２２(ｊ)はＩＣチップ化され、ドライバＩＣモジュール（以下、単に、ドライバモジュールＤＭともいう。）２２(ｊ)としてフレキシブルケーブルＦＬｊ上に設けられている。すなわち、ドライバＩＣモジュール（ＤＭ）２２(ｊ)の各々はフィルム基板上に実装された、テープキャリアパッケージ（ＴＣＰ：Tape Carrier Package）技術を用いて実装されている。そして、１の共振パルス電源回路２１(ｊ)及び１の画素データパルス発生回路（ドライバモジュール）２２(ｊ)の対によって１のアドレスドライバ要素６(ｊ)が構成され、アドレスドライバ要素６(１)，アドレスドライバ要素６(２)，．．．，アドレスドライバ要素６(ｐ)によってアドレスドライバ６が構成されている。なお、以下の説明においては、アドレスドライバ要素６(ｊ)についても、単に、アドレスドライバ６(ｊ)と略記し、当該アドレスドライバ要素６(ｊ)（ｊ＝１〜ｐ）の全体についてはアドレスドライバ６と表記する。

なお、フレキシブルケーブルＦＬ(ｊ)内には図６に示す電源ライン２(ｊ)に相当する電源ライン、並びに、画素データパルス発生回路２２(ｊ)が発生した画素データパルスを列電極Ｄj1〜Ｄj2の各々に伝送するための（j2−j1＋１）個の伝送ラインが設けられている。

なお、アドレスドライバ６(ｊ)として、ＰＤＰ１０の列電極Ｄj1〜Ｄj2へ画素データパルスを供給するとして説明した。しかしながら、アドレスドライバ６(ｊ)（ｊ＝1, 2, ... , p）の各々が担う列電極は同数である必要はない。すなわち、アドレスドライバ６(ｊ)の各々が画素データパルスを供給する列電極の数（j2−j1＋１）は、同数であってもよく、あるいはアドレスドライバ６(ｊ)ごとに互いに異なっていても良い。

共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、直流電源Ｂ１、コンデンサＣ１、スイッチング素子ＳＷ１〜ＳＷ３、コイルＬ１及びＬ２、ダイオードＤＤ１及びＤＤ２からなり、互いに同一の回路構成を有する。コンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。

スイッチング素子Ｓ１は、上記駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１の論理レベルが「１」である場合には、スイッチング素子Ｓ１はオン状態となり、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤＤ１を介して電源ライン２(ｊ)上に印加する。スイッチング素子Ｓ２は、駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ２が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ２が論理レベル「１」である場合には、スイッチング素子Ｓ２はオン状態となり、電源ライン２上の電位をコイルＬ２及びダイオードＤＤ２を介してコンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、電源ライン２(ｊ)上の電位によって充電される。スイッチング素子Ｓ３は、駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ３が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ３が論理レベル「１」である場合には、スイッチング素子Ｓ３はオン状態となり、直流電源Ｂ１が発生した直流の電源電位Ｖaを電源ライン２上に印加する。

共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、図７の駆動行程Ｇ１〜Ｇ３にて示されるシーケンスにてスイッチング素子Ｓ１〜Ｓ３を駆動すべく駆動制御回路２０から供給されたスイッチング信号ＳＷ１〜ＳＷ３に応じて、所定振幅を有する共振パルス電源電位を発生し、これを電源ライン２ (ｊ)（ｊ＝1, 2, ... , p）の各々に印加する。

先ず、図７に示す駆動行程Ｇ１では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電する。この際、画素データパルス発生回路２２(ｊ)のスイッチング素子ＳＺ１がオン状態にあると、上記放電に伴う放電電流は図６に示す如きスイッチング素子Ｓ１、コイルＬ１、及びダイオードＤＤ１からなる放電電流路、電源ライン２、及びスイッチング素子ＳＺ１を介してＰＤＰ１０の列電極Ｄに流れ込む。かかる放電電流により、列電極Ｄに寄生する負荷容量Ｃ₀が充電され、この負荷容量Ｃ₀内に電荷の蓄積が為される。そして、コイルＬ１及び負荷容量Ｃ₀による共振作用により、電源ライン２(ｊ)上の電位が徐々に上昇し、コンデンサＣ１の一端の電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、電源ライン２(ｊ)上での緩やかな電位上昇部分が、上記共振パルス電源電位のフロントエッジ部となる。

次に、駆動行程Ｇ２では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１による直流の電位Ｖaがスイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、画素データパルス発生回路２２(ｊ)のスイッチング素子ＳＺ１がオン状態にあると、直流の電位Ｖaに基づく電流がスイッチング素子ＳＺ１を介してＰＤＰ１０の列電極Ｄに流れ、この列電極Ｄに寄生する負荷容量Ｃ₀が充電される。かかる充電により、負荷容量Ｃ₀には電荷の蓄積が為される。

そして、駆動行程Ｇ３では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、列電極Ｄに寄生する負荷容量Ｃ₀が放電を開始する。かかる放電により、列電極Ｄ、スイッチング素子ＳＺ１、電源ライン２、更に、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２からなる充電電流路を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ₀に蓄積されていた電荷が共振パルス電源回路２１(ｊ)のコンデンサＣ１に回収されるのである。このとき、コイルＬ２及び負荷容量Ｃ₀で決まる時定数により、電源ライン２(ｊ)上の電位は徐々に低下する。この際、電源ライン２上での緩やかな電位下降部分が、上記共振パルス電源電位のリアエッジ部となる。

共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、上述した如き駆動シーケンス(Ｇ１〜Ｇ３)の実行によって生成された共振パルス電源電位を電源ライン２(ｊ)（ｊ＝1, 2, ... , p）を介して画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々に供給する。

画素データパルス発生回路２２の動作について以下に説明する。なお、上記したように、画素データパルス発生回路（ドライバＩＣモジュール）２２(ｊ)の動作として一般的に説明する。すなわち、ここで、ｊは１，２，・・・，ｐの何れかであり、画素データパルス発生回路２２(ｊ)に接続された列電極（第ｊ１〜第ｊ２列電極）は適宜定めることができる。

画素データパルス発生回路２２(ｊ)は、メモリ４から供給された画素駆動データビットＤＢ(j1)〜ＤＢ(j2)に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１_j1〜ＳＺ１_j2及びＳＺ０_j1〜ＳＺ０_j2からなる。スイッチング素子ＳＺ_j1〜ＳＺ１_j2の各々は、夫々に供給された画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「１」である場合にオン状態となり、電源ライン２(ｊ)を介して共振パルス電源回路２１(ｊ)から供給された上記共振パルス電源電位をＰＤＰ１０の列電極Ｄ_j1〜Ｄ_j2に印加する。スイッチング素子ＳＺ０_j1〜ＳＺ０_j2の各々は、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「０」である場合にオン状態となり、列電極Ｄ_j1〜Ｄ_j2上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２(ｊ)は、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄ_j1〜Ｄ_j2に夫々印加する。尚、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「０」である場合には画素データパルス発生回路２２(ｊ)は、低電位(０ボルト)を夫々列電極Ｄ_j1〜Ｄ_j2に印加する。

アドレスドライバ電力予測回路５は、上記画素駆動データビットＤＢに基づいてアドレスドライバ６の画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々において消費されるであろう予測消費電力を測定し、この予測消費電力を表す予測アドレス電力値ＷＰ(ｊ)を駆動制御回路２０に供給する。すなわち、アドレスドライバ６(ｊ)の画素データパルス発生回路（ドライバＩＣモジュール）２２(ｊ)において消費されるであろう予測消費電力を測定し、これらの予測消費電力を表す予測アドレス電力値ＷＰ(ｊ)の各々を駆動制御回路２０に供給する。

例えば、アドレスドライバ電力予測回路５は、先ず、１画面分(ｎ行、ｍ列)、すなわち１フィールド分の画素駆動データビットＤＢ1、₁〜ＤＢ_n、_mに基づいて、第ｊ画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）が担う画素駆動データビットＤＢ1、_j1〜ＤＢ_n、_j2の各々を図９に示す如きｎ行、（j2−j1＋１）列のデータビット行列ＤＢ_(n、_j)と捉える（すなわち、ｊ＝j1〜j2）。そして、アドレスドライバ電力予測回路５は、データビット行列ＤＢ_(n、_j)における各行毎に、論理レベル１となるデータビットＤＢの総数を以下の如く求めて、当該パルス数合計Ｐ_N(ｊ)を得る。

また、アドレスドライバ電力予測回路５は、上記データビット行列ＤＢ_(n、_j)における各行毎に、互いに横方向に隣接する２つのデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く求めて横変化合計Ｑ_N(ｊ)を得る。

ここで、Ｎ＝１，２，．．．，ｎである。

又、アドレスドライバ電力予測回路５は、データビット行列ＤＢ_(n、_j)において、互いに縦方向に隣接する２つのデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く各行毎に求めて縦変化合計Ｒ_N(ｊ)を得る。

ここで、Ｎ＝１，２，．．．，ｎ−１である。

又、アドレスドライバ電力予測回路５は、データビット行列ＤＢ_(n、_j)において、互いに隣接する縦方向及び横方向の双方においてデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く各行毎に求めて縦横変化合計Ｓ_N(ｊ)を得る。

ここで、Ｎ＝１，２，．．．，ｎ−１である。

次に、アドレスドライバ電力予測回路５は、第ｊ画素データパルス発生回路（ドライバモジュール）２２(ｊ)についての上記パルス数合計Ｐ_N(ｊ)、横変化合計Ｑ_N(ｊ)、縦変化合計Ｒ_N(ｊ)、及び縦横変化合計Ｓ_N(ｊ)を用いた下記演算により、直流駆動電力パラメータＡ_N(ｊ)、及び共振駆動電力パラメータＢ_N(ｊ)を夫々求める。

Ａ_N(Ｊ)＝(Ｃ_AS・Ｒ_N(ｊ)＋Ｃ_AA・Ｓ_N(ｊ))／２
Ｂ_N(Ｊ)＝Ｃ_K＋［Ｃ_AS(Ｐ_N(ｊ)＋Ｐ_N+1(ｊ))＋Ｃ_AA(Ｑ_N(ｊ)＋Ｑ_N+1(ｊ))]／２

Ｃ_AS：列電極及び行電極間容量
Ｃ_AA：列電極間容量
Ｃ_K：アドレスドライバ６の電源及びＧＮＤ間容量
尚、共振駆動電力パラメータＢ_N(ｊ)は、図６に示す如きアドレスドライバ６内の電源ライン２(ｊ)に共振パルス電源電位が印加されている時に画素データパルス発生回路２２(ｊ)において消費される消費電力を表すものである。一方、直流駆動電力パラメータＡ_N(ｊ)は、上記共振パルス電源電位が直流化した際に画素データパルス発生回路２２(ｊ)において消費される消費電力を表すものである。

アドレスドライバ電力予測回路５は、上記直流駆動電力パラメータＡ_N(ｊ)及び共振駆動電力パラメータＢ_N(ｊ)の二乗平均に基づく下記演算により１フィールド(ＳＦ１〜ＳＦ１４)あたりの予測アドレス電力値ＷＰ(ｊ)を求める。

ここで、Ｂ：共振係数
Ｖ：画素データパルスＤＰの電圧
Ｆ：フィールド周波数
SF：サブフィールド

アドレスドライバ電力予測回路５は、算出した予測アドレス電力値ＷＰ(ｊ)の各々を駆動制御回路２０に供給する。
［電力回収タイミングの変更］
駆動制御回路２０は、上記予測アドレス電力値ＷＰ(ｊ)（ここで、ｊ＝1, 2, ... , p）の各々についての所定閾電力Ｗ_TH(ｊ)と比較する。すなわち、駆動制御回路２０は、電力負荷値を表す予測アドレス電力値ＷＰ(ｊ)が当該画素データパルス発生回路（ドライバモジュール）２２(ｊ)の閾電力Ｗ_TH(ｊ)以下であるか否かを判別し、閾電力Ｗ_TH(ｊ)以下である場合には、軽負荷であり、電力回収タイミングの変更を行うことを示す論理レベル「１」の電力回収タイミング変更信号ＰＲＣ(ｊ)を生成する。一方、予測アドレス電力値ＷＰ(ｊ)が閾電力Ｗ_TH(ｊ)を超える場合には、重負荷であり、電力回収タイミングの変更を行わないことを示す論理レベル「０」の電力回収タイミング変更信号ＰＲＣ(ｊ)を生成し、アドレスドライバ６に供給する。

ここで、重負荷時及び軽負荷時における共振波形及び電力回収タイミングの変更について図面を参照して説明する。図１０は重負荷時、すなわち、予測アドレス電力値ＷＰ(ｊ) が当該画素データパルス発生回路（ドライバモジュール）２２(ｊ)の閾電力Ｗ_TH(ｊ) を超える場合の、共振パルス電源回路２１(ｊ)の共振波形及び電力回収タイミングを模式的に示している。

図１０及び図６に示すように、１のサブフィールド（第ｊサブフィールド：ＳＦ(Ｊ)とする）の期間において、スイッチング信号ＳＷ２（スイッチング素子Ｓ２）はＯＦＦとされ、ＳＷ３（スイッチング素子Ｓ３）はＯＮとされて直流電源Ｂ１による直流電位Ｖaが電源ライン２(ｊ)に印加される。なお、ここで、スイッチング信号ＳＷ１は常時ＯＮ（又はスイッチング素子Ｓ１は設けられていない）として説明する。

すなわち、電源ライン２(ｊ)の電位（共振波形）は電位Ｖaに維持される。この期間、クロック信号に応じて、各走査ライン（ｎ行）に対応する画素駆動データＤＢがドライバモジュール（画素データパルス発生回路）２２(ｊ)の各々に設けられたラッチ回路（図示しない）に取り込まれる（アドレス期間：Ｔadr）。すなわち、走査ライン（ｎ行）に対応する数のクロックにより画素駆動データＤＢが取り込まれる。

当該アドレス期間の経過後、時刻Ｔ１において、ＳＷ３はＯＦＦとされ、ＳＷ２はＯＮとされ、ドライバモジュール（画素データパルス発生回路）２２(ｊ)へのクロック信号（ＣＬＫ）の供給は停止される（あるいは、ディスエーブルされる）。これにより、電源ライン２(ｊ)の電位は、共振パルス電源回路２１(ｊ)のＬＣ回路の時定数に応じて低下する。

所定時間経過後、時刻Ｔ２において、ラッチイネーブル信号によってラッチ回路から出力され、書き込みが行われることによって画像表示がなされる。また、これと同時に画素データパルス発生回路２２(ｊ)において、スイッチＳＺ０の作動によって電源ライン２(ｊ)は接地（Ｖｓ：接地電位）される。

その後、時刻Ｔ３において、ＳＷ２はＯＦＦとされ、電源ライン２(ｊ)の電位は、共振パルス電源回路２１(ｊ)のＬＣ回路の時定数に応じて上昇する。

その後、時刻Ｔ４において、ＳＷ２はＯＦＦとされ、ＳＷ３はＯＮとされて直流電源Ｂ１による直流電位Ｖaが電源ライン２(ｊ)に印加される。すなわち、時刻Ｔ３〜Ｔ４において、ＰＤＰ１０の負荷容量Ｃ₀内に蓄積された電荷が、アドレス電極Ｄを介して共振パルス電源回路２１内に形成されているコンデンサＣ１に回収される（電力回収期間）。

次に、軽負荷時、すなわち、予測アドレス電力値ＷＰ(ｊ) が当該画素データパルス発生回路（ドライバモジュール）２２(ｊ)の閾電力Ｗ_TH(ｊ)以下である場合の、共振パルス電源回路２１(ｊ)の共振波形及びクロック信号について、図１１を参照して説明する。なお、比較のため、軽負荷時の共振波形（実線）に加えて重負荷時における共振波形（一点鎖線）を示している。

軽負荷時においては、回収電力量が小さいことに起因して、時刻Ｔ３'〜Ｔ４における電力回収期間において、共振波形（電源ライン２(ｊ)の電位）にリンギングが生じる。上記した直流電位Ｖa（直流電源Ｂ１）は数十ボルト程度（例えば、６０Ｖ）であり、当該電源ライン２(ｊ)の電位のリンギングは振幅で数十ボルトに及ぶ場合がある。一方、クロック信号（ＣＬＫ）の振幅は数ボルト程度（例えば、３．３Ｖ）であり、当該リンギングにより、クロック信号（ＣＬＫ）にノイズが発生する。すなわち、クロック信号（ＣＬＫ）が停止（あるいは、ディスエーブル）されている期間である時刻Ｔ３'〜Ｔ４において、当該リンギングに誘起されたクロック信号が生じる。

すると、当該誘起クロック信号により、意図しないタイミングで画素データパルス発生回路２２(ｊ)によるデータ取り込みが行われることになり、画像表示に異常が生じることになる。

このような軽負荷時における共振波形（電源ライン２(ｊ)の電位）のリンギングは、ノイズフィルタ等を設けることによって除去することは可能であるが、共振波形が理想的な曲線からずれてしまい、望ましい電力回収が行えない、また、フィルタ回路を設けることによって回路規模が大きくなってしまい、現実的には困難である。

図１２は、本実施例のタイミング制御を模式的に示す図である。すなわち、図１２は、軽負荷時において、電源ライン２(ｊ)を直流電位Ｖaに接続する時間（タイミング）を早めた場合を示している。具体的には、直流電位Ｖaへの接続タイミングを時刻Ｔ４からｄＴ（絶対値）の時間だけ早めてＴ５において、電源ライン２(ｊ)に電位Ｖaを印加するようにしている。

より詳細には、駆動制御回路２０には、タイミング確定器１５が設けられている。タイミング確定器１５は、アドレスドライバ電力予測回路５から供給された予測アドレス電力値ＷＰ(ｊ)の各々に基づいて、画素データパルス発生回路２２(ｊ)の各々について電源ライン２(ｊ)の接続切り替えのタイミングを確定する。

より具体的には、上記したように、駆動制御回路２０は、予測アドレス電力値ＷＰ(ｊ)が当該画素データパルス発生回路２２(ｊ)の閾電力Ｗ_TH(ｊ)以下であるか否かの判別によって軽負荷であるか否かを判別する。そして、軽負荷（閾電力Ｗ_TH(ｊ)以下）であると判別された画素データパルス発生回路に対応する電源ライン２(ｊ)について接続タイミングを時間ｄＴだけ早める（時刻Ｔ５において接続する）制御を行う。

一方、軽負荷ではない、と判別された画素データパルス発生回路については、所定の電力回収期間期間（共振期間）経過時点（時刻Ｔ４）において電源ライン２(ｊ)を直流電位Ｖaに接続する。

かかる動作によって、軽負荷であると判別された画素データパルス発生回路に対応する電源ライン２(ｊ)の電位は強制的に直流電位Ｖaとされるため、共振波形にリンギングが生じることによって誤ったクロック信号が誘起され、アドレス書き込みにおける誤動作が生じることを回避することができる。また、アドレス書き込みにおける誤動作のみならず、当該リンギングによる他の回路部分（スイッチング素子等）への影響をも回避することができる。従って、画像にノイズが生じたり、画質が劣化するなど、画像表示に異常が生じることを回避することができる。

なお、さらに、軽負荷時においては、そもそも電力消費は少ないので、従来の電力回収回路における発熱などの問題も少ない。

すなわち、軽負荷時においては、後続するサブフィールド（第(J+1)サブフィールド：ＳＦ(J+1)）のアドレス期間（Ｔadr）の開始が時間ｄＴだけ早められ、当該時刻Ｔ５から後続サブフィールドのアドレス期間（Ｔadr）が開始するように動作させることができる。あるいは、クロック信号の供給（あるいはクロック・イネーブル）については、時刻Ｔ４から開始し、後続サブフィールドのアドレス期間（Ｔadr）が時刻Ｔ４から開始されて画素駆動データＤＢのドライバモジュール（画素データパルス発生回路）２２(ｊ)への取り込みが時刻Ｔ４からなされるように動作させることもできる。

かかる接続タイミングの制御は、画素データパルス発生回路（ドライバモジュール）２２(ｊ)の各々について、個別に行われる。すなわち、例えば、予測アドレス電力値ＷＰ(ｑ)が閾電力Ｗ_TH(ｑ)以下である（軽負荷）と判別された画素データパルス発生回路２２（ｑ）により駆動されるパネル部分（第１行〜第ｎ行、第q1列〜第q2列）ごとに、かかるタイミング変更制御が行われるのである。従って、当該パネル部分ごとにノイズや画質劣化などの画像表示の異常を防止することができる。

本実施例の改変例について以下に説明する。上記実施例においては、電源ライン２(ｊ)を直流電位Ｖaに接続するタイミングをｄＴ（絶対値）だけ早めているが、かかる時間ｄＴの制御を、予測アドレス電力値ＷＰ(ｊ)の大きさに応じて変更して行うようにすることができる。すなわち、タイミング確定器１５は、負荷値、すなわち、予測アドレス電力値ＷＰ(ｊ)が小さいほどｄＴを大きくする（つまり、接続タイミングをより早める）タイミング確定をなすように構成することができる。また、さらに、タイミング確定器１５は、予測アドレス電力値ＷＰ(ｊ)の大きさに応じて、段階的にｄＴを変更するように構成することができる。例えば、予測アドレス電力値ＷＰ(ｊ)を段階別に分類し、予測アドレス電力値ＷＰ(ｊ)が小さくになるに従い、ｄＴ1，ｄＴ2，・・・，ｄＴk（ｄＴ1＜ｄＴ2＜・・・＜ｄＴk）とｄＴを変更する（大きくする）ように構成することができる。

以上、詳細に説明したように、図１に示すプラズマディスプレイ装置において、画素データに基づき画素データパルス発生回路２２（ｊ）の各々において消費されるであろう予測消費電力ＷＰ(ｊ)を求め、閾電力Ｗ_TH(ｊ)以下である場合には、軽負荷であると判別する。そして、軽負荷時においては、電源ライン２(ｊ)を直流電位Ｖaに接続するタイミングをｄＴ（絶対値）だけ早めている。従って、軽負荷時において共振波形（電源ライン２(ｊ)）にリンギングが生じることを回避することができ、アドレス書き込み等における誤動作を回避することができる。

従って、本発明によれば、従来の電力回収回路における回路の温度上昇や、画質の劣化等の種々の悪影響を排除することができる。そして、消費電力及び発熱の抑制等を図りつつ画質の劣化を生じない、高精細化に適した高画質な表示パネルの駆動装置を提供することができる。

尚、上記実施例においては、アドレス行程Ｗcでの各放電セルの設定方法として、予め全放電セル内に壁電荷を形成させておき、画素データに応じて選択的にその壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合について述べた。

しかしながら、本発明は、画素データに応じて各放電セル内に選択的に壁電荷を形成させるようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。

また、図６に示す共振パルス電源回路２１では、スイッチング素子Ｓ１、コイルＬ１及びダイオードＤＤ１からなる放電電流路と、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２からなる充電電流路との各々にコイルを設けたが、図１３に示す如く、放電電流路及び充電電流路各々で１つのコイル(ＬＬ)を共有しても良い。

さらに、上記した実施例において示した数値等は例示に過ぎず、適宜変更して本発明を適用することができる。また、上記した実施例、改変例を適宜変更して、あるいは適宜組み合わせて適用するようにしてもよい。

本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。図１に示すプラズマディスプレイ装置におけるデータ変換回路の内部構成の一例を示す図である。図２に示される第１データ変換回路におけるデータ変換特性を示す図である。第２データ変換回路（１）における変換テーブルと、その変換テーブルによって変換された画素駆動データＧＤ_aに基づいて実施される駆動パターンの一例を示す図である。第２データ変換回路（２）における変換テーブルと、その変換テーブルによって変換された画素駆動データＧＤ_bに基づいて実施される駆動パターンの一例を示す図である。図１に示されるアドレスドライバの内部構成を示す図である。アドレスドライバの内部動作を説明する為の図である。複数の共振パルス電源回路及び対応する画素データパルス発生回路の実装形態を模式的に示す図である。

アドレスドライバの実装形態を示す図である。
ｎ行、ｊ列のデータビット行列ＤＢ_(n、_j)を表す図である。重負荷時、すなわち、予測アドレス電力値ＷＰ(ｊ) が閾電力Ｗ_TH(ｊ) を超える場合の共振波形及び電力回収タイミングを模式的に示す図である。軽負荷時、すなわち、予測アドレス電力値ＷＰ(ｊ) が閾電力Ｗ_TH(ｊ) 以下である場合の共振波形及び電力回収タイミングを模式的に示す図である。本実施例のタイミング制御を模式的に示す図であり、軽負荷時において、電源ライン２(ｊ)を直流電位Ｖaに接続するタイミングが時間ｄＴだけ早められている場合について示している。共振パルス電源回路の他の構成を示す図である。

符号の説明

５アドレスドライバ電力予測回路
６アドレスドライバ
１０ＰＤＰ
１５タイミング確定器
２０駆動制御回路
２１電源回路
２２画素データパルス発生回路
34,35 第２データ変換回路(1) ，(2)
３６セレクタ

Claims

表示ラインを担う複数の行電極と前記行電極各々に交叉して配列された複数の列電極との各交差部に画素を担う容量性の発光セルが形成されている表示パネルを映像信号に基づく画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、
前記画素データに応じて前記列電極を電源ラインに接続することにより画素データパルスを発生して前記列電極に印加する画素データパルス発生部と、
共振パルス電源電位を発生して前記電源ラインに印加するとともに、所定の電力回収期間において前記電源ラインを介して前記発光セルに蓄積された電荷を回収して電力回収をなす共振パルス電源部と、
前記映像信号における前記画素データに基づいて、前記画素データパルス発生部の予測消費電力を算出する電力予測部と、
前記予測消費電力が所定の閾値以下である場合に、前記電力回収期間の経過前に前記電源ラインの接続を前記共振パルス電源部から電源へ切り替えるスイッチと、を備えたことを特徴とする表示パネルの駆動装置。
前記予測消費電力の大きさに応じて前記電源ラインの前記共振パルス電源部から前記電源への接続切り替えタイミングを確定するタイミング確定器を有することを特徴とする請求項１記載の駆動装置。
前記タイミング確定器は、前記予測消費電力の大きさに応じて前記接続切り替えタイミングが段階的であるように確定することを特徴とする請求項２記載の駆動装置。
前記画素データパルス発生部は複数の画素データパルス発生回路からなり、前記共振パルス電源部は前記複数の画素データパルス発生回路に対応する複数の共振パルス電源回路からなり、前記電力予測部は前記複数の画素データパルス発生回路の各々について予測消費電力を算出し、前記スイッチは前記予測消費電力が所定の閾値以下である画素データパルス発生回路について、前記電源ラインの接続切り替えをなすことを特徴とする請求項１記載の駆動装置。