JP2008249895A

JP2008249895A - Display panel and matrix display device using the same

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Publication number: JP2008249895A
Application number: JP2007089666A
Authority: JP
Inventors: Shigeru Yamanaka; 茂山中; Ryuichi Hirayama; 隆一平山
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2007-03-29
Filing date: 2007-03-29
Publication date: 2008-10-16
Anticipated expiration: 2027-03-29
Also published as: JP5115001B2

Abstract

<P>PROBLEM TO BE SOLVED: To reduce display irregularity on a display panel. <P>SOLUTION: An LCD panel 10 comprises: a plurality of pixels 16 in which a plurality of source lines S1, S2, ... and a plurality of gate lines G1, G2, ... are arranged like a matrix and one source line is arranged so as to be shared by two adjacent pixels; and a plurality of TFTs 18 arranged according to respective pixels to control each pixel according to a selection state of the source lines and the gate lines corresponding to each pixel, wherein a plurality of dummy drain lines D with fixed potential are wired between two pixels including no source line between them by a form similar to the source lines, so that the generation of parasitic capacitance between pixels is suppressed and display irregularity is reduced. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、１本の信号線を隣接する２画素が共用するタイプの表示パネル及びそれを用いたマトリックス表示装置に関する。 The present invention relates to a display panel of a type in which two adjacent pixels share one signal line and a matrix display device using the same.

近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス方式の液晶表示装置などのマトリックス表示装置が開発されている。 In recent years, matrix display devices such as active matrix liquid crystal display devices using thin film transistors (TFTs) as switching elements have been developed.

このマトリックス表示装置は、画素マトリックスの各行を順次に走査する走査信号を発生する走査線駆動回路（以下、ゲートドライバと称する）を有する。ゲートドライバは、マトリックスの各列に映像信号を与える信号線駆動回路（以下、ソースドライバと称する）に比べると動作周波数が低いため、画素マトリックス内のアクティブ素子であるＴＦＴと同一工程で一体形成することも可能である。 This matrix display device has a scanning line driving circuit (hereinafter referred to as a gate driver) that generates a scanning signal for sequentially scanning each row of the pixel matrix. The gate driver has an operating frequency lower than that of a signal line driver circuit (hereinafter referred to as a source driver) that supplies a video signal to each column of the matrix. Therefore, the gate driver is integrally formed in the same process as the TFT that is an active element in the pixel matrix. It is also possible.

このようなマトリックス表示装置における各画素は、前記ＴＦＴに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極と、を持ち、一方向の電界が長く印加されることによって発生する劣化現象を防止するために、ソースドライバからの映像信号Ｖｓｉｇの極性を共通電圧Ｖｃｏｍに対して、フレーム毎、ライン毎、又はドット毎に反転させる反転駆動が一般に行われている。 Each pixel in such a matrix display device has a pixel electrode connected to the TFT and a common electrode to which a common voltage Vcom is applied, and is a deterioration phenomenon that occurs when an electric field in one direction is applied for a long time. In order to prevent this, inversion driving is generally performed to invert the polarity of the video signal Vsig from the source driver with respect to the common voltage Vcom for each frame, for each line, or for each dot.

ところで、マトリックス表示装置の実装においては、多数の画素を配列した表示パネル（表示画面）の周囲に前記ゲートドライバやソースドライバ等を配置し、表示パネルの走査線（以下、ゲートラインと称する）及び信号線（以下、ソースラインと称する）への配線は、各ドライバから表示パネルの外側を引き回されている。これら配線の引き回し面積を少なくすること、即ち、表示パネル以外の面積縮小（狭額縁）を成し遂げることが、該マトリクス表示装置を組み込む情報機器の小型化の観点から強く望まれている。 By the way, in the implementation of the matrix display device, the gate driver, the source driver, and the like are arranged around a display panel (display screen) in which a large number of pixels are arranged, and scanning lines (hereinafter referred to as gate lines) and Wirings to signal lines (hereinafter referred to as source lines) are routed outside the display panel from each driver. It is strongly desired to reduce the wiring area of these wires, that is, to reduce the area other than the display panel (narrow frame) from the viewpoint of miniaturization of information equipment incorporating the matrix display device.

そのため、特に表示パネルの上下方向の狭額縁化の要求に対して、ソースラインの占有面積を小さくできることから、ソースラインを半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）。 For this reason, in particular, the area occupied by the source line can be reduced in response to the demand for narrowing the frame in the vertical direction of the display panel. Therefore, a pixel connection configuration in which the source line is halved is considered. (For example, FIG. 5 of patent document 1).

図１２は、そのような狭額縁を達成するための一手法として考えられた表示パネルの画素結線例の概略図である。これは、１本のソースラインを隣接する２つの画素１００で共用するものである。この場合、それら２つの画素１００のＴＦＴ１０２は、それぞれ異なるゲートラインに接続されている。例えば、図１２において、左上の赤（Ｒ）の画素１００のＴＦＴ１０２は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣の緑（Ｇ）の画素１００のＴＦＴ１０２は、ゲートラインＧ２とソースラインＳ１に接続されている。 FIG. 12 is a schematic view of a pixel connection example of a display panel considered as a technique for achieving such a narrow frame. In this case, one source line is shared by two adjacent pixels 100. In this case, the TFTs 102 of the two pixels 100 are connected to different gate lines. For example, in FIG. 12, the TFT 102 of the red (R) pixel 100 in the upper left is connected to the gate line G1 and the source line S1, and the TFT 102 of the green (G) pixel 100 adjacent to the right is connected to the gate line G2 and the source. Connected to line S1.

図１３は、このような画素結線において、複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１，Ｇ２，Ｇ３，…の選択順とからなるタイミングチャートを示す図である。同図に示すように、ゲートラインが画素の行数の２倍あるので、複数のゲートラインＧ１，Ｇ２，Ｇ３，…は、その順番通りに１／２水平期間（１／２Ｈ）毎に１つのゲートラインが選択されていく（Ｈ信号になっていく）。そして、その選択されたゲートラインに対応する画素１００それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせが、１／２水平期間に複数のソースラインＳ１，Ｓ２，Ｓ３，…に一度に出力される。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、という具合である。 FIG. 13 shows the output order of the combination of the video signals Vsig according to the information to be displayed, which is output to the plurality of source lines S1, S2, S3,. It is a figure which shows the timing chart which consists of selection order of G2, G3, .... As shown in the figure, since there are twice as many gate lines as the number of rows of pixels, the plurality of gate lines G1, G2, G3,... Are 1 in every 1/2 horizontal period (1 / 2H) in that order. One gate line is selected (becomes H signal). Then, a combination of video signals Vsig to be written to each of the pixels 100 corresponding to the selected gate line is output to a plurality of source lines S1, S2, S3,. For example, during the ½ horizontal period when the gate line G1 is selected, the combination of the video signal Vsig “S-1” is output to the plurality of source lines S1, S2, S3,. The combination of the video signal Vsig “S-2” is output to the plurality of source lines S1, S2, S3,... During the ½ horizontal period when G2 is selected.

図１４は、各画素１００に映像信号Ｖｓｉｇを書き込む順番を示す図である。前記画素結線において、各画素１００への映像信号Ｖｓｉｇの書き込みは、図１３に示すようにゲートラインの順番通りに実行されるので、図１４に示すようなものとなる。
特開２００４−１８５００６号公報 FIG. 14 is a diagram illustrating the order in which the video signal Vsig is written to each pixel 100. In the pixel connection, the writing of the video signal Vsig to each pixel 100 is performed in the order of the gate lines as shown in FIG. 13, and thus is as shown in FIG.
JP 2004-185006 A

上述したようなソースラインを半分にした画素結線では、画素間にソースラインがある箇所とない箇所があり、ソースラインのない箇所には、ソースラインのある箇所に比べて画素間の寄生容量が大きく存在する。図１５は、このときの等価回路を示す図である。この画素間寄生容量１０４が存在する画素間では、電圧リークが発生し、これにより、先に書かれた画素１００の電位が、後に書かれた画素１００の電位の影響を受けて変化する。この電位の変化は、画面上では表示ムラとなって現れる。図１４に示したように画素書き込み順番は固定であるので、このリーク発生による表示ムラは、常に同じ箇所で発生することになる。 In the pixel connection in which the source line is halved as described above, there are a portion where the source line exists between the pixels and a portion where the source line does not exist. Largely exists. FIG. 15 is a diagram showing an equivalent circuit at this time. A voltage leak occurs between the pixels in which the inter-pixel parasitic capacitance 104 exists, so that the potential of the pixel 100 written earlier changes under the influence of the potential of the pixel 100 written later. This change in potential appears as display unevenness on the screen. Since the pixel writing order is fixed as shown in FIG. 14, display unevenness due to the occurrence of this leak always occurs at the same location.

図１６は、この表示ムラの例を示す図である。同図は、分かり易くするためにＧの画素１００についてのみ示したものである。黒塗りした他の色の画素１００においても、先に書かれた画素１００の電位が変化してしまうことは同様である。（詳細は後述する。）
以下、この画素電位変動について、更に詳細に説明する。図１７は、表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。各画素１００は、ゲートラインに接続されるＴＦＴ１０２を介してソースラインに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極（図示せず）との間に液晶（図示せず）が挟持されて構成されている。そして、液晶容量Ｃｌｃに電荷をフィールド期間（ノンインターレース方式の場合にはフレーム期間）にわたって保持することで対応する表示を実現する。液晶容量ＣｌｃやＴＦＴを介しての電流リークの対策のために、液晶容量Ｃｌｃと並列に補助容量Ｃｓを設けている。 FIG. 16 is a diagram illustrating an example of this display unevenness. The figure shows only the G pixel 100 for easy understanding. It is the same that the potential of the pixel 100 written earlier also changes in the black-colored pixels 100 of other colors. (Details will be described later.)
Hereinafter, the pixel potential fluctuation will be described in more detail. FIG. 17 is a diagram showing the configuration of each pixel when the display panel is a TFT LCD panel. Each pixel 100 has a liquid crystal (not shown) between a pixel electrode connected to the source line via a TFT 102 connected to the gate line and a common electrode (not shown) to which a common voltage Vcom is applied. It is sandwiched and configured. A corresponding display is realized by holding charges in the liquid crystal capacitor Clc for a field period (a frame period in the case of the non-interlace method). In order to prevent current leakage through the liquid crystal capacitor Clc and the TFT, an auxiliary capacitor Cs is provided in parallel with the liquid crystal capacitor Clc.

図１８（Ａ）は、図１７におけるゲートドライバによるゲートラインＧ１〜Ｇ４の走査タイミングチャートを示す図であり、図１８（Ｂ）は、１／２水平期間（１／２Ｈ）毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、先に書き込まれる図１５の例えばソースラインＳ３に接続される緑の画素Ｆ（以下、Ｇ先の画素と称する）及び後に書き込まれる図１５の例えばソースラインＳ２に接続される赤の画素Ｌ（以下、Ｒ後の画素と称する）の画素電位波形を示す図である。 18A is a diagram showing a scanning timing chart of the gate lines G1 to G4 by the gate driver in FIG. 17, and FIG. 18B shows a common voltage Vcom every 1/2 horizontal period (1 / 2H). In the case of performing horizontal line inversion driving for inverting the polarity of the green pixel F, the green pixel F connected to the source line S3 of FIG. 15 written earlier (hereinafter referred to as the G-first pixel) and the later written FIG. For example, it is a diagram showing a pixel potential waveform of a red pixel L (hereinafter referred to as a pixel after R) connected to the source line S2.

以下、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べる。なお、図１８（Ｂ）は、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒、暗）、とした場合を示している。また、ＴＦＴ１０２がオンからオフになる際に発生する引き込み電圧（フィードスルー電圧）ΔＶの影響は、共通電圧Ｖｃｏｍの調整（ＶｃｏｍをΔＶ分下方にシフトする）によりキャンセルできるので、図１８（Ｂ）の波形には記載していない（以下に説明する他の画素電位波形の図においても同様）。 Hereinafter, a case of a normally white mode liquid crystal display device in which the transmittance is lowered (darkened) as the voltage applied to the pixel is increased will be described. In FIG. 18B, the amplitude of the common voltage Vcom is 5.0 V, the write voltage (video signal Vsig) of the pixel F ahead of G is 2.0 V (halftone) with respect to the common voltage Vcom, and after R The writing voltage (video signal Vsig) of the pixel L is 4.0 V (black, dark) with respect to the common voltage Vcom. Further, since the influence of the pull-in voltage (feedthrough voltage) ΔV generated when the TFT 102 is turned off from on can be canceled by adjusting the common voltage Vcom (shifting Vcom downward by ΔV), FIG. This is not described in the waveform (the same applies to other pixel potential waveform diagrams described below).

図１８（Ａ）に示すように、各フィールドにおいて、１／２水平期間に２本のゲートラインが順次選択され、その選択される２本のゲートラインが水平期間毎に順次走査されていく。そして、図１８（Ｂ）に示すように、選択されたゲートラインに接続されたＴＦＴ１０２がオンして、対応する画素１００にソースラインから印加される映像信号Ｖｓｉｇが書き込まれる。従って、Ｇ先の画素Ｆの書き込みタイミングは、図１８（Ｂ）におけるＷ_Ｇとなり、Ｒ後の画素Ｌの書き込みタイミングはＷ_Ｒとなる。これらの書き込みタイミングで書き込まれた画素電位が、次フィールドで書き換えられるまで維持される。 As shown in FIG. 18A, in each field, two gate lines are sequentially selected in a ½ horizontal period, and the selected two gate lines are sequentially scanned in each horizontal period. Then, as shown in FIG. 18B, the TFT 102 connected to the selected gate line is turned on, and the video signal Vsig applied from the source line is written to the corresponding pixel 100. Accordingly, the write timing of G-first pixel F is, _{W G} becomes in FIG. 18 (B), the write timing of the pixel L after R becomes _{W R.} The pixel potential written at these write timings is maintained until it is rewritten in the next field.

図１８（Ｂ）は、前記画素間寄生容量１０４が０の場合の理想的な状態における画素電位波形である。しかしながら、上述したように、ソースラインのない箇所には画素間寄生容量１０４が存在してしまう。図１９（Ａ）は、画素間寄生容量１０４を考慮した場合の図１８（Ｂ）と同じ電圧条件での画素電位波形を示す図である。また、図１９（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白、明）、とした場合の画素電位波形を示す図である。 FIG. 18B shows a pixel potential waveform in an ideal state when the inter-pixel parasitic capacitance 104 is zero. However, as described above, the inter-pixel parasitic capacitance 104 exists in a place where there is no source line. FIG. 19A is a diagram showing a pixel potential waveform under the same voltage condition as FIG. 18B when the inter-pixel parasitic capacitance 104 is considered. In FIG. 19B, the amplitude of the common voltage Vcom in consideration of the inter-pixel parasitic capacitance 104 is 5.0 V, the write voltage of the pixel F ahead of the G is 2.0 V with respect to the common voltage Vcom, It is a figure which shows a pixel electric potential waveform in case the write-in voltage of the pixel L is 1.0V (white, light) with respect to the common voltage Vcom.

即ち、図１９（Ａ）及び図１９（Ｂ）に示すように、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、共通電圧Ｖｃｏｍに対して遠ざかる向き（暗くなる向き）にシフトしてしまう。このＶｃの大きさは、
Ｖｃ＝（Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ））×Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α …（１）
のように表せる。この（１）式において、Ｖｓｉｇ（Ｆｎ）は現フィールドのＲ後の画素Ｌの書き込み電圧、Ｖｓｉｇ（Ｆｎ−１）は前フィールドのＲ後の画素Ｌの書き込み電圧である。従って、図１９（Ａ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝８．０Ｖ、図１９（Ｂ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝２．０Ｖとなる。また、Ｃｐｐは画素間寄生容量１０４の容量値、Ｃｓは補助容量Ｃｓの容量値、Ｃｌｃは液晶容量Ｃｌｃの容量値、αは比例係数であり、パネル構造等によって決まる値である。 That is, as shown in FIGS. 19A and 19B, in the G-destination pixel F, the pixel potential written by the selection of the gate line G1 becomes the pixel L after the R by the selection of the gate line G2. Is written, Vc is shifted in a direction away from the common voltage Vcom (direction of darkening). The magnitude of this Vc is
Vc = (Vsig (Fn−1) + Vsig (Fn)) × Cpp / (Cs + Clc + Cpp) × α (1)
It can be expressed as In this equation (1), Vsig (Fn) is the write voltage of the pixel L after R in the current field, and Vsig (Fn−1) is the write voltage of the pixel L after R in the previous field. Therefore, in the case of FIG. 19A, Vsig (Fn-1) + Vsig (Fn) = 8.0V, and in the case of FIG. 19B, Vsig (Fn-1) + Vsig (Fn) = 2.0V. Become. Cpp is the capacitance value of the inter-pixel parasitic capacitance 104, Cs is the capacitance value of the auxiliary capacitance Cs, Clc is the capacitance value of the liquid crystal capacitance Clc, and α is a proportional coefficient, which is a value determined by the panel structure and the like.

このように、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらない。 Thus, as Vsig (Fn−1) + Vsig (Fn) is larger, the potential variation value Vc is larger and does not depend on the amplitude of Vcom.

以上は、共通電圧Ｖｃｏｍの極性を隣接するゲートライン毎、即ち図１４の、ゲートラインＧ２とゲートラインＧ３の間、ゲートラインＧ４とゲートラインＧ５の間、ゲートラインＧ６とゲートラインＧ７の間、に反転する水平ライン反転駆動の場合である。共通電極Ｖｃｏｍの極性反転には、隣接する画素間で反転するドット反転駆動という駆動方法も存在する。前記ソースラインを半分にした画素結線では、隣接するゲートライン毎ではなく、隣接する画素間で共通電圧Ｖｃｏｍの極性が反転するように、図１４の、ゲートラインＧ１とゲートラインＧ２の間、ゲートラインＧ３とゲートラインＧ４の間、ゲートラインＧ５とゲートラインＧ６の間、ゲートラインＧ７とゲートラインＧ８の間、に共通電圧Ｖｃｏｍの極性を反転させる。 The above is the polarity of the common voltage Vcom for each adjacent gate line, that is, between the gate line G2 and the gate line G3, between the gate line G4 and the gate line G5, between the gate line G6 and the gate line G7 in FIG. This is the case of horizontal line inversion driving that inverts to. For the polarity inversion of the common electrode Vcom, there is a driving method called dot inversion driving that inverts between adjacent pixels. In the pixel connection in which the source line is halved, the gate between the gate line G1 and the gate line G2 in FIG. 14 is reversed so that the polarity of the common voltage Vcom is reversed not between adjacent gate lines but between adjacent pixels. The polarity of the common voltage Vcom is inverted between the line G3 and the gate line G4, between the gate line G5 and the gate line G6, and between the gate line G7 and the gate line G8.

このようなドット反転駆動を行う場合には、図２０（Ａ）及び図２０（Ｂ）に示すようになる。ここで、図２０（Ａ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図であり、図２０（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、とした場合の画素電位波形を示す図である。 When such dot inversion driving is performed, the results are as shown in FIGS. 20 (A) and 20 (B). Here, in FIG. 20A, the amplitude of the common voltage Vcom in consideration of the inter-pixel parasitic capacitance 104 is 5.0V, and the write voltage of the pixel F ahead of the G is 2.0V (halftone) with respect to the common voltage Vcom. FIG. 20B is a diagram showing a pixel potential waveform when the write voltage of the pixel L after R is 4.0 V (black) with respect to the common voltage Vcom, and FIG. In this case, the amplitude of the common voltage Vcom is 5.0 V, the write voltage of the pixel F ahead of G is 2.0 V with respect to the common voltage Vcom, and the write voltage of the pixel L after R is 1.0 V with respect to the common voltage Vcom. It is a figure which shows a pixel electric potential waveform when it is set as (white).

即ち、図２０（Ａ）及び図２０（Ｂ）に示すように、ドット反転駆動を行う場合にも、前記ライン反転駆動を行う場合と同様に、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、シフトするが、ドット反転駆動の場合には、シフトする方向は共通電圧Ｖｃｏｍ対して近づく向き（明るくなる向き）になる。 That is, as shown in FIGS. 20A and 20B, in the case of dot inversion driving, as in the case of performing the line inversion driving, in the G-destination pixel F, the gate line G1 is changed. The pixel potential written by selection is shifted by Vc when writing the pixel L after R by selection of the gate line G2, but in the case of dot inversion driving, the shifting direction is relative to the common voltage Vcom. The direction is closer (lighter).

この場合も、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらないことは、水平ライン反転駆動の場合と同様である。 Also in this case, as Vsig (Fn−1) + Vsig (Fn) is larger, the potential variation value Vc is larger and is not dependent on the amplitude of Vcom, as in the case of horizontal line inversion driving. .

以上のようなＶｃ分の変動により、Ｇ先の画素は、ライン反転駆動の場合は実際の表示よりも暗くなってしまう。またドット反転駆動の場合は実際の表示よりも明るくなってしまう。これに対して、Ｇ後の画素の画素電位は正常な電圧が書き込まれるので、Ｇラスタのような表示にすると、どちらの反転駆動の場合も縦方向に１本おきに明暗の緑が表示されることとなってしまう。 Due to the above-described variation of Vc, the G-th pixel becomes darker than the actual display in the case of line inversion driving. In the case of dot inversion driving, it becomes brighter than the actual display. On the other hand, a normal voltage is written as the pixel potential of the pixel after G. Therefore, when displaying in the G raster, light and dark green are displayed every other line in the vertical direction in both inversion driving. Will end up.

同様のＶｃ分の変動が、Ｒ先の画素及びＢ先の画素においても発生する。 Similar fluctuations for Vc also occur in the R and B pixels.

また、前記のことは、画素１００をストライプ配列とした場合に限らず、デルタ配列とした場合も同様である。 In addition, the above is not limited to the case where the pixels 100 are arranged in a stripe arrangement, but the same applies to a case where the pixels 100 are arranged in a delta arrangement.

前記特許文献１に開示された手法では、このような画素間寄生容量１０４に起因して先に書き込まれた画素に発生する電位変動による表示ムラの問題に対処できない。 The technique disclosed in Patent Document 1 cannot deal with the problem of display unevenness due to potential fluctuations that occur in pixels written earlier due to such inter-pixel parasitic capacitance 104.

本発明は、前記の点に鑑みてなされたもので、表示ムラを低減できる表示パネル及びそれを用いたマトリックス表示装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a display panel that can reduce display unevenness and a matrix display device using the display panel.

請求項１に記載の表示パネルは、
複数の信号線と、複数の走査線とをマトリックス状に配置し、１本の信号線を隣接する２画素が共用するように配置された複数の画素と、
各画素に対応する信号線及び走査線の選択状態により当該画素を制御するための、各画素に対応して設けられた複数のスイッチング素子と、
前記信号線の無い側の２画素間に配線され、前記複数の画素には接続されない複数のダミー線と、
を具備することを特徴とする。 The display panel according to claim 1 comprises:
A plurality of signal lines and a plurality of scanning lines arranged in a matrix, and a plurality of pixels arranged so that two adjacent pixels share one signal line;
A plurality of switching elements provided corresponding to each pixel for controlling the pixel according to a selection state of a signal line and a scanning line corresponding to each pixel;
A plurality of dummy lines wired between the two pixels on the side without the signal line and not connected to the plurality of pixels;
It is characterized by comprising.

請求項２に記載の表示パネルは、請求項１に記載の表示パネルにおいて、前記複数のダミー線は、前記複数の画素には接続されないことを特徴とする。 A display panel according to a second aspect is the display panel according to the first aspect, wherein the plurality of dummy lines are not connected to the plurality of pixels.

請求項３に記載の表示パネルは、請求項１または２に記載の表示パネルにおいて、前記複数のダミー線は、電位が固定されるように接続されることを特徴とする。 According to a third aspect of the present invention, in the display panel according to the first or second aspect, the plurality of dummy lines are connected so that the potential is fixed.

請求項４に記載の表示パネルは、請求項１乃至３の何れかに記載の表示パネルにおいて、前記複数の画素はデルタ状に配列されていることを特徴とする。 A display panel according to a fourth aspect is the display panel according to any one of the first to third aspects, wherein the plurality of pixels are arranged in a delta shape.

請求項５に記載のマトリックス表示装置は、
請求項１乃至４の何れかに記載の表示パネルと、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、前記複数の走査線を順次選択する第１の駆動と、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線の選択順を逆にする第２の駆動と、を所定期間毎に交互に行うことを特徴とする。 The matrix display device according to claim 5,
A display panel according to any one of claims 1 to 4,
A scanning line driving circuit for selecting the plurality of scanning lines;
A signal line driving circuit for outputting a signal in accordance with information to be displayed to the plurality of signal lines;
Comprising
The scanning line driving circuit reverses the selection order of two scanning lines corresponding to two pixels connected to different signal lines and adjacent to the first driving for sequentially selecting the plurality of scanning lines. The second drive is alternately performed every predetermined period.

請求項６に記載のマトリックス表示装置は、請求項５に記載のマトリックス表示装置において、前記所定期間毎はフィールド毎であることを特徴とする。 The matrix display device according to a sixth aspect is the matrix display device according to the fifth aspect, wherein the predetermined period is a field.

請求項７に記載のマトリックス表示装置は、請求項または６に記載のマトリックス表示装置において、前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする。 The matrix display device according to claim 7 is the matrix display device according to claim 6 or 6, wherein the signal line driving circuit outputs a signal according to a selection order of the scanning lines by the scanning line driving circuit to the plurality of signals. Output to a line.

本発明によれば、信号線の無い側の２画素間に、複数のダミー線を配線することにより、表示ムラを低減できる表示パネル及びそれを用いたマトリックス表示装置を提供することができる。 According to the present invention, it is possible to provide a display panel that can reduce display unevenness and a matrix display device using the same by wiring a plurality of dummy lines between two pixels on the side without a signal line.

以下、本発明を実施するための最良の形態を、図面を参照して説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.

［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る表示パネルを用いたマトリックス表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中の本発明の第１実施形態に係る表示パネルであるＬＣＤパネル（液晶表示パネル）の画素結線の概略図である。 [First Embodiment]
FIG. 1A is a schematic configuration diagram showing an overall configuration of a matrix display device using a display panel according to the first embodiment of the present invention, and FIG. 1B is a diagram of the book in FIG. It is the schematic of the pixel connection of the LCD panel (liquid crystal display panel) which is a display panel which concerns on 1st Embodiment of invention.

即ち、本実施形態に係るマトリックス表示装置は、図１（Ａ）に示すように、複数の画素が配置されたＬＣＤパネル（表示パネル）１０と、該ＬＣＤパネル１０の各画素を駆動制御するドライバ回路１２と、ＬＣＤパネル１０に共通電圧Ｖｃｏｍを印加するＶｃｏｍ回路１４と、から構成されている。 That is, the matrix display device according to the present embodiment includes an LCD panel (display panel) 10 in which a plurality of pixels are arranged, and a driver that drives and controls each pixel of the LCD panel 10, as shown in FIG. The circuit 12 and a Vcom circuit 14 that applies a common voltage Vcom to the LCD panel 10 are configured.

ＬＣＤパネル１０は、図１（Ｂ）に示すように、複数のソースライン（信号線）Ｓ１〜Ｓ４８０と複数のゲートライン（走査線）Ｇ１〜Ｇ４８０とをマトリックス状に配置し、１本のソースラインを隣接する２つの画素１６が共用するように、複数の画素１６が配置されているものである。この場合、それら２つの画素１６のＴＦＴ１８は、それぞれ異なるゲートラインに接続されている。例えば、図１（Ｂ）において、左上のＲの画素１６のＴＦＴ１８は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣のＧの画素１６のＴＦＴ１８は、ゲートラインＧ２とソースラインＳ１に接続されている。なお、ここでは、画素１６がストライプ配列で並べられた場合を示している。 As shown in FIG. 1B, the LCD panel 10 includes a plurality of source lines (signal lines) S1 to S480 and a plurality of gate lines (scanning lines) G1 to G480 arranged in a matrix. A plurality of pixels 16 are arranged so that two adjacent pixels 16 share a line. In this case, the TFTs 18 of the two pixels 16 are connected to different gate lines. For example, in FIG. 1B, the TFT 18 of the upper left R pixel 16 is connected to the gate line G1 and the source line S1, and the TFT 18 of the G pixel 16 adjacent to the right is connected to the gate line G2 and the source line S1. It is connected. Here, the case where the pixels 16 are arranged in a stripe arrangement is shown.

そして、本実施形態においては、前記ソースラインＳ１〜Ｓ４８０の無い２画素間に、前記ソースラインＳ１〜Ｓ４８０と同一の半導体製造工程で、ダミーのドレインラインＤ（ダミー線）が配線形成されている。即ち、ソースラインＳ１に接続された左から２列目の画素１６と、ソースラインＳ２に接続された左から３列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様の形態でダミーのドレインラインＤが配線され、ソースラインＳ２に接続された左から４列目の画素１６と、ソースラインＳ３に接続された左から５列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様の形態でダミーのドレインラインＤが配線される、という具合である。 In this embodiment, a dummy drain line D (dummy line) is formed between two pixels without the source lines S1 to S480 in the same semiconductor manufacturing process as the source lines S1 to S480. . That is, a dummy is formed between the pixels 16 in the second column from the left connected to the source line S1 and the pixels 16 in the third column from the left connected to the source line S2 in the same manner as the source lines S1 to S480. Source line S1 to S480 between the pixel 16 in the fourth column from the left connected to the source line S2 and the pixel 16 in the fifth column from the left connected to the source line S3. The dummy drain line D is wired in the same manner as in FIG.

これらダミーのドレインラインＤは、複数の画素には接続されない。 These dummy drain lines D are not connected to a plurality of pixels.

また、これらダミーのドレインラインＤは、ソースラインＳ１〜Ｓ４８０と同様の材質、寸法関係で形成されることが望ましい。 The dummy drain lines D are preferably formed with the same material and dimensional relationship as the source lines S1 to S480.

そして、これらダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましい。このようなダミーのドレインラインＤを配線することで、前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えることができる。 These dummy drain lines D are preferably connected to GND, a power supply, other drain lines, etc., and the potential is fixed. By wiring such a dummy drain line D, it is possible to suppress the generation of parasitic capacitance between two pixels without the source lines S1 to S480.

つまり、ダミー線は、間にソースライン（信号線）の無い２画素間の大きな寄生容量を、間にソースライン（信号線）がある２画素間の小さな寄生容量と均等化する役割がある。 That is, the dummy line has a role of equalizing a large parasitic capacitance between two pixels having no source line (signal line) between them and a small parasitic capacitance between two pixels having a source line (signal line) therebetween.

また、寄生容量による電気的なムラだけでなく、ソースラインの２本毎の構造上の周期性からくる縦縞も、ダミー線を設けることで、より認識しづらくなるという効果もある。 Further, not only the electrical unevenness due to the parasitic capacitance but also the vertical stripes resulting from the structural periodicity of every two source lines have the effect that it becomes more difficult to recognize by providing dummy lines.

なお、ＬＣＤパネル１０の複数のソースラインＳ１〜Ｓ４８０及び複数のゲートラインＧ１〜Ｇ４８０は、該ＬＣＤパネル１０の基板（図示せず）上を引き回された配線２０によりドライバ回路１２に接続されている。 The plurality of source lines S1 to S480 and the plurality of gate lines G1 to G480 of the LCD panel 10 are connected to the driver circuit 12 by wirings 20 routed on the substrate (not shown) of the LCD panel 10. Yes.

このような表示パネルを用いることにより、ダミーのドレインラインＤのない従来の表示パネルに比べて寄生容量の発生を抑えることができるので、表示ムラを低減できるが、その表示パネルを駆動するより好ましい駆動装置（方法）を下記に述べる。 By using such a display panel, the generation of parasitic capacitance can be suppressed as compared with a conventional display panel having no dummy drain line D, so that display unevenness can be reduced, but it is more preferable to drive the display panel. The drive device (method) is described below.

図２は、図１（Ａ）中のドライバ回路のブロック構成図である。このドライバ回路１２は、同図に示すように、ゲートドライバブロック（走査線駆動回路）２２、ソースドライバブロック（信号線駆動回路）２４、レベルシフタ回路２６、タイミングジェネレータ（以下、ＴＧと略記する）部ロジック回路２８、ガンマ（以下、γと略記する）回路ブロック３０、チャージポンプ／レギュレータブロック３２、アナログブロック３４、その他のブロックから構成されている。 FIG. 2 is a block configuration diagram of the driver circuit in FIG. The driver circuit 12 includes a gate driver block (scanning line driving circuit) 22, a source driver block (signal line driving circuit) 24, a level shifter circuit 26, a timing generator (hereinafter abbreviated as TG), as shown in FIG. The circuit includes a logic circuit 28, a gamma (hereinafter abbreviated as γ) circuit block 30, a charge pump / regulator block 32, an analog block 34, and other blocks.

ここで、ゲートドライバブロック２２は、ＬＣＤパネル１０の複数のゲートラインＧ１〜Ｇ４８０を選択するものであり、ソースドライバブロック２４は、ＬＣＤパネル１０の複数の信号線Ｓ１〜Ｓ４８０に、表示すべき情報に従った映像信号Ｖｓｉｇを出力するものである。 Here, the gate driver block 22 selects a plurality of gate lines G1 to G480 of the LCD panel 10, and the source driver block 24 displays information to be displayed on the plurality of signal lines S1 to S480 of the LCD panel 10. The video signal Vsig according to the above is output.

レベルシフタ回路２６は、外部から供給される信号のレベルを所定レベルにシフトするものである。ＴＧ部ロジック回路２８は、このレベルシフタ回路２６によって所定レベルにシフトされた信号及び外部から供給された信号に基づいて必要なタイミング信号や制御信号を生成して、該ドライバ回路１２内の各部に供給するものである。 The level shifter circuit 26 shifts the level of an externally supplied signal to a predetermined level. The TG unit logic circuit 28 generates a necessary timing signal and control signal based on the signal shifted to a predetermined level by the level shifter circuit 26 and a signal supplied from the outside, and supplies it to each unit in the driver circuit 12. To do.

γ回路ブロック３０は、前記ソースドライバブロック２４から出力する映像信号Ｖｓｉｇを良好な階調特性とするようにγ補正をかけるためのものである。 The γ circuit block 30 is for applying γ correction so that the video signal Vsig output from the source driver block 24 has good gradation characteristics.

チャージポンプ／レギュレータブロック３２は、外部電源から必要な論理レベルの各種電圧を発生するものであり、アナログブロック３４は、このチャージポンプ／レギュレータブロック３２で発生された電圧から更に各種の電圧を発生するものである。前記Ｖｃｏｍ回路１４は、このアナログブロック３４で発生した電圧ＶＶＣＯＭから前記共通電圧Ｖｃｏｍを発生する。その他のブロックについては、直接本願発明とは直接の関係がないので、その説明を省略する。 The charge pump / regulator block 32 generates various voltages of a required logic level from an external power supply, and the analog block 34 further generates various voltages from the voltage generated by the charge pump / regulator block 32. Is. The Vcom circuit 14 generates the common voltage Vcom from the voltage VVCOM generated in the analog block 34. Since the other blocks are not directly related to the present invention, the description thereof is omitted.

図３は、本第１実施形態における、複数のソースラインＳ１〜Ｓ４８０に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１〜Ｇ４８０（図では簡略化のためにゲートラインＧ１〜Ｇ８のみを取り出して示す）の選択順とからなるタイミングチャートを示す図である。また、図４Ａ及び図４Ｂは、各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図４Ａは、便宜的に、１ｓｔフィールド（奇数フィールド）を、図４Ｂは２ｎｄフィールド（偶数フィールド）をそれぞれ示している。（１ｓｔフィールドと２ｎｄフィールドは入れ替わってもよい。）
本第１実施形態においては、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させている。 FIG. 3 shows the output order of the combination of the video signals Vsig according to the information to be displayed, which is output to the plurality of source lines S1 to S480 in the first embodiment, and the plurality of gate lines G1 to G480 (in the drawing). It is a figure which shows the timing chart which consists of the selection order of only the gate lines G1-G8 are taken out and shown for simplification. 4A and 4B are diagrams showing the order in which the video signal Vsig is written in each pixel 16. FIG. Here, FIG. 4A shows a 1st field (odd field) and FIG. 4B shows a 2nd field (even field) for convenience. (The 1st field and the 2nd field may be interchanged.)
In the first embodiment, as shown in FIG. 3, the selection order of the plurality of gate lines G1 to G480 is changed for each field.

即ち、第１フィールド（１ｓｔフィールド）では、従来と同様、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間（１／２Ｈ）毎に順次選択する（Ｈ信号にする）第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ１−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ１−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力される、という具合である。 That is, in the first field (1st field), the gate driver block 22 sequentially selects the plurality of gate lines G1 to G480 every ½ horizontal period (½H) in the order as in the conventional case ( The first drive is performed. Then, the source driver block 24 outputs a combination of the video signals Vsig to be written to each of the pixels 16 corresponding to the selected gate line to the plurality of source lines S1 to S480 at a half horizontal period. For example, during the ½ horizontal period in which the gate line G1 is selected, the combination of the video signal Vsig “S1-1” is output to the plurality of source lines S1 to S480, and the next gate line G2 is selected. During the half horizontal period, the combination of the video signals Vsig “S1-2” is output to the plurality of source lines S1 to S480.

つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、奇数列のデータ→偶数列のデータの順で出力する。 In other words, the source driver block 24 outputs data in the order of odd-numbered column data → even-numbered column data in correspondence with the output order of each pair of gate lines.

従って、１ｓｔフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図４Ａに示すようなものとなる。 Therefore, in the 1st field, in the pixel connection in which the source line is halved as described above, the writing of the video signal Vsig to each pixel 16 is executed in the order of the gate lines as shown in FIG. As shown in 4A.

また、第２フィールド（２ｎｄフィールド）では、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を第１フィールドとは逆にする第２の駆動を行う。即ち、まず、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ１，Ｇ２について、１ｓｔフィールドとは逆の順番であるゲートラインＧ２、ゲートラインＧ１の順に選択し、次に、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ３，Ｇ４について、１ｓｔフィールドとは逆の順番であるゲートラインＧ４、ゲートラインＧ３の順に選択する、というように、２本ずつのゲートラインの組において、その選択順を入れ替える。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。 In the second field (2nd field), as shown in FIG. 3, the gate driver block 22 selects a set of two gate lines corresponding to two pixels 16 connected to different source lines and arranged adjacent to each other. A second drive is performed to reverse the order of the first field. That is, first, two gate lines G1 and G2 corresponding to two adjacent pixels 16 connected to different source lines are selected in the order of the gate line G2 and the gate line G1, which are in reverse order to the 1st field. Next, for the two gate lines G3 and G4 corresponding to the two pixels 16 that are connected to different source lines and are adjacently arranged, the gate line G4 and the gate line G3 are in the reverse order to the 1st field. The selection order is switched in a group of two gate lines each. As the selection order of the gate lines is changed, the source driver block 24 changes the combination of the video signals Vsig to be written to each of the pixels 16 corresponding to the selected gate lines according to the selection order to 1/2. Output to a plurality of source lines S1 to S480 at a time in the horizontal period.

つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、偶数列のデータ→奇数列のデータの順で出力する。 That is, the source driver block 24 outputs data in the order of even column data → odd column data in correspondence with the output order of each pair of gate lines.

これにより、例えば、１ｓｔフィールドでは、“Ｓ１−１”→“Ｓ１−２”→“Ｓ１−３”→“Ｓ１−４”→“Ｓ１−５”→“Ｓ１−６”→…という映像信号Ｖｓｉｇの組み合わせ順で出力していたものを、２ｎｄフィールドでは、Ｓ１−２”→“Ｓ１−１”→“Ｓ１−４”→“Ｓ１−３”→“Ｓ１−６”→“Ｓ１−５”→…という映像信号Ｖｓｉｇの組み合わせ順で出力することになる。 Accordingly, for example, in the 1st field, the video signal Vsig of “S1-1” → “S1-2” → “S1-3” → “S1-4” → “S1-5” → “S1-6” →. In the 2nd field, S1-2 ”→“ S1-1 ”→“ S1-4 ”→“ S1-3 ”→“ S1-6 ”→“ S1-5 ”→ The video signals Vsig are output in the order of combination.

従って、２ｎｄフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図４Ｂに示すようなものとなる。 Therefore, in the 2nd field, in the pixel connection in which the source line is halved as described above, the writing of the video signal Vsig to each pixel 16 is connected to different source lines as shown in FIG. Since the selection order of the two gate lines corresponding to one pixel 16 is reversed, the result is as shown in FIG. 4B.

前述したように、本第１実施形態では、ソースラインの無い２画素間に、電位が固定された複数のダミーのドレインラインＤを配線することにより、画素間寄生容量１０４の発生を抑制している。 As described above, in the first embodiment, the generation of the inter-pixel parasitic capacitance 104 is suppressed by wiring a plurality of dummy drain lines D having a fixed potential between two pixels having no source line. Yes.

そして、更に、例え画素間寄生容量１０４が発生して画素間で電圧リークが発生したとしても、このような駆動方法を採ることで、１ｓｔフィールドにおいて電位が変化する画素１６と、２ｎｄフィールドにおいて電位が変化する画素１６とを異ならせることができる。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラがより軽減される。 Further, even if the inter-pixel parasitic capacitance 104 occurs and voltage leakage occurs between the pixels, by adopting such a driving method, the pixel 16 whose potential changes in the 1st field and the potential in the 2nd field. Can be different from the pixel 16 that changes. That is, in this 2nd field, the writing order of the video signal Vsig is opposite to that of the 1st field, so the writing order to the adjacent pixels 16 is switched between the 1st field and the 2nd field. For this reason, the positions of the pixels in which the potential difference occurs in the 1st field and the 2nd field are reversed, and as a result, the deviation of the pixel potential is averaged over time, and display unevenness is further reduced.

図５は、前記のような駆動を行うためのゲートドライバブロック２２の具体的な構成を示す図である。なお、説明及び図示の簡単化のため、ここでは、ゲートラインを８本として説明する。この場合、該ゲートドライバブロック２２は、３ビットカウンタ３６と、２４個のＡＮＤゲート３８〜８４と、４個のＮＯＴゲート８６〜９２と、で構成される。 FIG. 5 is a diagram showing a specific configuration of the gate driver block 22 for performing the driving as described above. For simplification of explanation and illustration, the description here assumes that there are eight gate lines. In this case, the gate driver block 22 includes a 3-bit counter 36, 24 AND gates 38 to 84, and 4 NOT gates 86 to 92.

即ち、３ビットカウンタ３６には、ＴＧ部ロジック回路２８からゲートクロックとアップ／ダウン（以下、Ｕ／Ｄと略記する）信号とが供給される。Ｕ／Ｄ信号は、通常表示である非反転シフト時には「１」、上下が反転した表示を行う上下反転シフト時には「０」となるものである。これは、非反転シフト時と上下反転シフト時では、ゲートラインの走査方向が上下逆になり、その結果、先に書き込まれる画素と後に書き込まれる画素とが反対になるため、それに応じて動作を切り替える必要があるからである。 That is, a gate clock and an up / down (hereinafter abbreviated as U / D) signal are supplied from the TG unit logic circuit 28 to the 3-bit counter 36. The U / D signal is “1” at the time of non-inverted shift which is a normal display, and “0” at the time of upside-down inverted shift in which a vertically inverted display is performed. This is because the scanning direction of the gate line is reversed upside down in the non-inversion shift and the upside down shift, and as a result, the pixel written first and the pixel written later are opposite, and the operation is accordingly performed. This is because it is necessary to switch.

この３ビットカウンタ３６のＱ１出力は、デコードされる偶数番目のラインＸ２，Ｘ４，Ｘ６，Ｘ８用のＡＮＤゲート４０，４４，４８，５２に与えられると共に、ＮＯＴゲート８６を介して、デコードされる奇数数番目のラインＸ１，Ｘ３，Ｘ５，Ｘ７用のＡＮＤゲート３８，４２，４６，５０に与えられる。また、前記３ビットカウンタ３６のＱ２出力は、前記ラインＸ３，Ｘ４，Ｘ７，Ｘ８用のＡＮＤゲート４２，４４，５０，５２に与えられると共に、ＮＯＴゲート８８を介して、前記ラインＸ１，Ｘ２，Ｘ５，Ｘ６用のＡＮＤゲート３８，４０，４６，４８に与えられる。そして、前記３ビットカウンタ３６のＱ３出力は、前記ラインＸ５，Ｘ６，Ｘ７，Ｘ８用のＡＮＤゲート４６，４８，５０，５２に与えられると共に、ＮＯＴゲート９０を介して、前記ラインＸ１，Ｘ２，Ｘ３，Ｘ４用のＡＮＤゲート３８，４０，４２，４４に与えられる。 The Q1 output of the 3-bit counter 36 is supplied to AND gates 40, 44, 48 and 52 for even-numbered lines X2, X4, X6 and X8 to be decoded, and is decoded through a NOT gate 86. This is applied to AND gates 38, 42, 46, and 50 for odd-numbered lines X1, X3, X5, and X7. The Q2 output of the 3-bit counter 36 is given to the AND gates 42, 44, 50, 52 for the lines X3, X4, X7, X8, and via the NOT gate 88, the lines X1, X2, It is given to AND gates 38, 40, 46, and 48 for X5 and X6. The Q3 output of the 3-bit counter 36 is given to the AND gates 46, 48, 50 and 52 for the lines X5, X6, X7 and X8, and also through the NOT gate 90, the lines X1, X2, and X3. It is given to AND gates 38, 40, 42 and 44 for X3 and X4.

前記ラインＸ１用のＡＮＤゲート３８の出力は、ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６に与えられる。前記ゲートラインＧ１用第１ＡＮＤゲート５４には、ＴＧ部ロジック回路２８からフィールド切替え（以下、ＦＩと略記する）信号が供給され、前記ゲートラインＧ２用第１ＡＮＤゲート５６には、前記ＦＩ信号がＮＯＴゲート９２を介して供給される。 The output of the AND gate 38 for the line X1 is given to the first AND gates 54 and 56 for the gate lines G1 and G2. The first AND gate 54 for the gate line G1 is supplied with a field switching (hereinafter abbreviated as FI) signal from the TG unit logic circuit 28, and the FI signal is NOT sent to the first AND gate 56 for the gate line G2. It is supplied via the gate 92.

前記ラインＸ２用のＡＮＤゲート４０の出力は、ゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０に与えられる。これらゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０には、前記ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６とは反対に、前記ゲートラインＧ１用第２ＡＮＤゲート５８には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給され、前記ゲートラインＧ２用第２ＡＮＤゲート６０には前記ＦＩ信号が供給されるようになっている。 The output of the AND gate 40 for the line X2 is given to the second AND gates 58 and 60 for the gate lines G1 and G2. The second AND gates 58 and 60 for the gate lines G1 and G2 are opposite to the first AND gates 54 and 56 for the gate lines G1 and G2, and the second AND gate 58 for the gate line G1 receives the FI signal. The FI signal is supplied to the second AND gate 60 for the gate line G2 through the NOT gate 92.

以下、同様にして、前記ラインＸ３用，Ｘ５用，Ｘ７用のＡＮＤゲート４２，４６，５０の出力は、ゲートラインＧ３，Ｇ４用第１ＡＮＤゲート６２，６４，ゲートラインＧ５，Ｇ６用第１ＡＮＤゲート７０，７２，ゲートラインＧ７，Ｇ８用第１ＡＮＤゲート７８，８０に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第１ＡＮＤゲート６２，７０，７８には前記ＦＩ信号が供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第１ＡＮＤゲート６４，７２，８０には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給される。また、前記ラインＸ４用，Ｘ６用，Ｘ８用のＡＮＤゲートの出力４４，４８，５２は、ゲートラインＧ３，Ｇ４用第２ＡＮＤゲート６６，６８，ゲートラインＧ５，Ｇ６用第２ＡＮＤゲート７４，７６，ゲートラインＧ７，Ｇ８用第２ＡＮＤゲート８２，８４に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第２ＡＮＤゲート６６，７４，８２には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第２ＡＮＤゲート６８，７６，８４には前記ＦＩ信号が供給される。 Similarly, the outputs of the AND gates 42, 46 and 50 for the lines X3, X5 and X7 are the first AND gates 62 and 64 for the gate lines G3 and G4, and the first AND gates for the gate lines G5 and G6. 70, 72 and the first AND gates 78, 80 for the gate lines G7, G8. The FI signal is supplied to the first AND gates 62, 70, 78 for the gate lines G3, G5, G7, and the gates. The FI signal is supplied to the first AND gates 64, 72, and 80 for the lines G 4, G 6, and G 8 through the NOT gate 92. The outputs 44, 48 and 52 for the lines X4, X6 and X8 are the second AND gates 66 and 68 for the gate lines G3 and G4, the second AND gates 74 and 76 for the gate lines G5 and G6, The FI signal is supplied to the second AND gates 82 and 84 for the gate lines G7 and G8, and the FI signal is supplied to the second AND gates 66, 74 and 82 for the gate lines G3, G5 and G7 via the NOT gate 92. The FI signal is supplied to the second AND gates 68, 76 and 84 for the gate lines G4, G6 and G8.

図６Ａは、このような構成のゲートドライバブロック２２における非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図６Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。 FIG. 6A is a diagram showing a timing chart of the 1st field at the time of non-inversion shift in the gate driver block 22 having such a configuration, and FIG. 6B is a diagram showing a timing chart of the 2nd field.

非反転シフト時に、１ｓｔフィールドでは、図６Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ１が選択状態（Ｈ信号）→ラインＸ２が選択状態→ラインＸ３が選択状態→ラインＸ４が選択状態→ラインＸ５が選択状態→ラインＸ６が選択状態→ラインＸ７が選択状態→ラインＸ８が選択状態、となっていく。 At the time of non-inversion shift, in the 1st field, as shown in FIG. 6A, H signals are sequentially output to the lines X1 to X8 for a period corresponding to one gate clock. That is, in terms of timing, the line X1 is selected (H signal) → the line X2 is selected → the line X3 is selected → the line X4 is selected → the line X5 is selected → the line X6 is selected → the line X7 is Selection state → line X8 becomes a selection state.

ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ１用第１ＡＮＤゲート５４のみが選択状態となって、ゲートラインＧ１が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ２用第２ＡＮＤゲート５８のみが選択状態となって、ゲートラインＧ２が選択状態となる。以下、同様にして、ゲートラインＧ３〜Ｇ８が順次選択状態となっていく。 Here, in the 1st field, an H signal is supplied as the FI signal. Therefore, only the first AND gate 54 for the gate line G1 is selected during the period when the line X1 is selected, and the gate line G1 is selected. Further, during the period in which the line X2 is in the selected state, only the second AND gate 58 for the gate line G2 is in the selected state, and the gate line G2 is in the selected state. Thereafter, similarly, the gate lines G3 to G8 are sequentially selected.

そして、２ｎｄフィールドになると、図６Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ１→ラインＸ２→ラインＸ３→ラインＸ４→ラインＸ５→ラインＸ６→ラインＸ７→ラインＸ８の順で選択状態となっていく。 In the 2nd field, as shown in FIG. 6B, the lines X1 to X8 include lines X1 → line X2 → line X3 → line X4 → line X5 → line X6 → line X7 → line as in the 1st field. It becomes a selection state in the order of X8.

ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ２用第１ＡＮＤゲートのみが選択状態となって、ゲートラインＧ２が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ１用第２ＡＮＤゲート５８のみが選択状態となって、ゲートラインＧ１が選択状態となる。以下、同様にして、ゲートラインＧ４→ゲートラインＧ３→ゲートラインＧ６→ゲートラインＧ５→ゲートラインＧ８→ゲートラインＧ７の順で選択状態となっていく。 Here, in the 2nd field, an L signal is supplied as the FI signal. Accordingly, only the first AND gate for the gate line G2 is selected during the period in which the line X1 is selected, and the gate line G2 is selected. Further, during the period in which the line X2 is in the selected state, only the second AND gate 58 for the gate line G1 is in the selected state, and the gate line G1 is in the selected state. Similarly, the gate line G4, the gate line G3, the gate line G6, the gate line G5, the gate line G8, and the gate line G7 are selected in this order.

また、図７Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図７Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。また、図８Ａ及び図８Ｂは、この上下反転シフト時に各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図８Ａは１ｓｔフィールドを、図８Ｂは２ｎｄフィールドをそれぞれ示している。 FIG. 7A is a diagram showing a timing chart of the 1st field at the time of vertical inversion shift in the gate driver block 22 having the configuration of FIG. 5, and FIG. 7B is a diagram showing a timing chart of the 2nd field. 8A and 8B are diagrams illustrating the order in which the video signal Vsig is written to each pixel 16 during the upside down shift. Here, FIG. 8A shows the 1st field, and FIG. 8B shows the 2nd field.

上下反転シフト時に、１ｓｔフィールドでは、図７Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ逆方向に順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ８が選択状態→ラインＸ７が選択状態→ラインＸ６が選択状態→ラインＸ５が選択状態→ラインＸ４が選択状態→ラインＸ３が選択状態→ラインＸ２が選択状態→ラインＸ１が選択状態、となっていく。 At the time of upside down shift, in the 1st field, as shown in FIG. 7A, H signals are sequentially output in the reverse direction to the lines X1 to X8 for a period corresponding to one gate clock. That is, in terms of timing, the line X8 is selected → the line X7 is selected → the line X6 is selected → the line X5 is selected → the line X4 is selected → the line X3 is selected → the line X2 is selected → the line X1 becomes the selected state.

ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ８用第２ＡＮＤゲート８４のみが選択状態となって、ゲートラインＧ８が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ７用第１ＡＮＤゲート７８のみが選択状態となって、ゲートラインＧ７が選択状態となる。以下、同様にして、ゲートラインＧ６〜Ｇ１が順次選択状態となっていく。 Here, in the 1st field, an H signal is supplied as the FI signal. Accordingly, only the second AND gate 84 for the gate line G8 is in the selected state during the period in which the line X8 is in the selected state, and the gate line G8 is in the selected state. Further, during the period when the line X7 is in the selected state, only the first AND gate 78 for the gate line G7 is in the selected state, and the gate line G7 is in the selected state. Thereafter, similarly, the gate lines G6 to G1 are sequentially selected.

従って、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図８Ａに示すようなものとなる。 Accordingly, in the 1st field, the writing of the video signal Vsig to each pixel 16 is executed in the reverse order of the gate lines as shown in FIG. 7A, and thus is as shown in FIG. 8A.

そして、２ｎｄフィールドになると、図７Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ８→ラインＸ７→ラインＸ６→ラインＸ５→ラインＸ４→ラインＸ３→ラインＸ２→ラインＸ１の順で選択状態となっていく。 In the 2nd field, as shown in FIG. 7B, the lines X1 to X8 include lines X8 → line X7 → line X6 → line X5 → line X4 → line X3 → line X2 → line as in the 1st field. The selected state is in the order of X1.

ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ７用第２ＡＮＤゲート８２のみが選択状態となって、ゲートラインＧ７が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ８用第１ＡＮＤゲート８０のみが選択状態となって、ゲートラインＧ８が選択状態となる。以下、同様にして、ゲートラインＧ５→ゲートラインＧ６→ゲートラインＧ３→ゲートラインＧ４→ゲートラインＧ１→ゲートラインＧ２の順で選択状態となっていく。 Here, in the 2nd field, an L signal is supplied as the FI signal. Accordingly, only the second AND gate 82 for the gate line G7 is in the selected state during the period in which the line X8 is in the selected state, and the gate line G7 is in the selected state. Further, during the period in which the line X7 is selected, only the first AND gate 80 for the gate line G8 is selected, and the gate line G8 is selected. Thereafter, similarly, the gate line G5 → the gate line G6 → the gate line G3 → the gate line G4 → the gate line G1 → the gate line G2 are selected.

従って、２ｎｄフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図８Ｂに示すようなものとなる。 Therefore, in the 2nd field, in the pixel connection in which the source line is halved as described above, the writing of the video signal Vsig to each pixel 16 is connected to different source lines as shown in FIG. 7B. Since the selection order of the two gate lines corresponding to one pixel 16 is executed in the reverse order, the result is as shown in FIG. 8B.

このように、上下反転シフト時においても、非反転シフト時と同様に、２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになるため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラをより軽減することができる。 As described above, even in the up / down inversion shift, the writing order of the video signal Vsig is opposite to that in the 1st field in the 2nd field as in the non-inversion shift, so that the 1st field and the 2nd field are adjacent to each other. Since the writing order to the matching pixels 16 is switched, the positions of the pixels in which the potential difference occurs in the 1st field and the 2nd field are reversed, and as a result, the pixel potential shift is averaged over time, resulting in more display unevenness. Can be reduced.

以上のように、本第１実施形態によれば、前記ソースラインＳ１〜Ｓ４８０の無い２画素間にダミーのドレインラインＤを配線しているので、それら前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量が発生することを防止できる。よって、画素間寄生容量１０４に起因して先に書き込まれた画素に発生する電位変動を抑制することができ、結果として表示ムラを低減することができる。 As described above, according to the first embodiment, since the dummy drain line D is wired between the two pixels without the source lines S1 to S480, between the two pixels without the source lines S1 to S480. Can prevent the occurrence of parasitic capacitance. Therefore, potential fluctuations generated in the pixels written earlier due to the inter-pixel parasitic capacitance 104 can be suppressed, and as a result, display unevenness can be reduced.

更に、ゲートドライバブロック２２によって複数のゲートラインを順次選択する際の、異なるソースラインに接続され隣接配置された２つの画素に対応する２本のゲートラインの選択順を、フィールド毎に入れ替えることで、画素の電位差を平均化するようにしているので、表示ムラを更に低減することができる。 Furthermore, when a plurality of gate lines are sequentially selected by the gate driver block 22, the selection order of two gate lines corresponding to two pixels connected to different source lines and adjacently arranged is changed for each field. Since the pixel potential difference is averaged, display unevenness can be further reduced.

そして、ソースドライバブロック２４より前記複数のソースラインに出力する表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせを、２ｎｄフィールドでは図３に示すように、ゲートラインの選択順の入れ替えに応じて奇数列と偶数列のデータの順番を入れ替えて出力しているので、乱れなく表示を行うことができる。なお、この２ｎｄフィールドでの映像信号Ｖｓｉｇの組み合わせの出力順の変更は、特に回路構成詳細を図示はしないが、例えばＴＧ部ロジック回路２８で少なくとも１ライン分の映像信号Ｖｓｉｇの組み合わせを保持し、奇数列と偶数列のデータの順番を入れ替えてソースドライバブロック２４に供給するようにしても良いし、或いは、ソースドライバブロック２４内で奇数列と偶数列のデータの順番を入れ替えるようにしても良いし、又は、当該マトリックス表示装置に映像信号を供給する側で、２ｎｄフィールドにおいては映像信号の奇数列と偶数列のデータの順序を入れ替えて供給するようにしても良い。（これは上下反転シフト時に行なう操作と基本的に同様のものである。）
［第２実施形態］
次に、本発明の第２実施形態を説明する。 Then, the combination of the video signals Vsig according to the information to be displayed output from the source driver block 24 to the plurality of source lines is odd in the 2nd field as shown in FIG. Since the order of the data of the column and the even column is switched and output, the display can be performed without any disturbance. The output order of the combination of the video signals Vsig in the 2nd field is not particularly shown in detail in the circuit configuration, but for example, the TG unit logic circuit 28 holds the combination of the video signals Vsig for at least one line, The order of the data in the odd and even columns may be switched and supplied to the source driver block 24, or the order of the data in the odd and even columns in the source driver block 24 may be switched. Alternatively, on the side where the video signal is supplied to the matrix display device, the data of the odd and even columns of the video signal may be switched in the 2nd field. (This is basically the same as the operation performed during upside down shifting.)
[Second Embodiment]
Next, a second embodiment of the present invention will be described.

マトリックス表示装置においては、図１（Ｂ）に示すように画素１６を縦横に整列させたストライプ配列以外に、ＲＧＢの３種類の画素をデルタ状に配置したデルタ配列が知られている。 In the matrix display device, as shown in FIG. 1B, in addition to the stripe arrangement in which the pixels 16 are arranged vertically and horizontally, a delta arrangement in which three types of RGB pixels are arranged in a delta shape is known.

図９は、本発明の第２実施形態に係るデルタ配列を採用したＬＣＤパネル（表示パネル）の画素結線の概略図である。このデルタ配列では、図１（Ｂ）に示すように複数のソースラインＳ１〜Ｓ４８０がストライプ配列のように直線状に形成されるのではなく、図９に示すように、画素１６間を縫うようにジグザグに形成され、奇数番目の行に対応する画素と偶数番目の行に対応する画素が、それぞれ列方向の隣接画素ピッチの半分ずつずれるように配置される。そして、本第２実施形態においても、前記ソースラインＳ１〜Ｓ４８０の無い２画素間に、前記ソースラインＳ１〜Ｓ４８０と同一の半導体製造工程で、ダミーのドレインラインＤが配線形成されている。即ち、ソースラインＳ１に接続された左から２列目の画素１６と、ソースラインＳ２に接続された左から３列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様にそれらの画素間を縫うようにダミーのドレインラインＤが配線され、ソースラインＳ２に接続された左から４列目の画素１６と、ソースラインＳ３に接続された左から５列目の画素１６との間に、それら画素間を縫うようにダミーのドレインラインＤが配線される、という具合である。 FIG. 9 is a schematic diagram of pixel connection of an LCD panel (display panel) employing a delta arrangement according to the second embodiment of the present invention. In this delta arrangement, the plurality of source lines S1 to S480 are not formed linearly as in the stripe arrangement as shown in FIG. 1B, but are sewn between the pixels 16 as shown in FIG. The pixels corresponding to the odd-numbered rows and the pixels corresponding to the even-numbered rows are arranged so as to be shifted by half the adjacent pixel pitch in the column direction. Also in the second embodiment, dummy drain lines D are formed between the two pixels without the source lines S1 to S480 in the same semiconductor manufacturing process as the source lines S1 to S480. That is, between the pixels 16 in the second column from the left connected to the source line S1 and the pixels 16 in the third column from the left connected to the source line S2, those pixels are similar to the source lines S1 to S480. A dummy drain line D is wired so as to sew the gap between the pixels 16 in the fourth column from the left connected to the source line S2 and the pixels 16 in the fifth column from the left connected to the source line S3. The dummy drain line D is wired so as to sew between these pixels.

これらダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましい。このようなダミーのドレインラインＤを配線することで、前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えることができる。 These dummy drain lines D are preferably connected to GND, a power supply, another drain line, etc., and the potential is fixed. By wiring such a dummy drain line D, it is possible to suppress the generation of parasitic capacitance between two pixels without the source lines S1 to S480.

その他の特徴は、ストライプ配列の場合と同様である。 Other features are the same as in the stripe arrangement.

図１０Ａは、本第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１０Ｂは、同じく２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。 FIG. 10A is a diagram illustrating the order in which the video signal Vsig is written to each pixel 16 in the 1st field at the time of non-inversion shift in the second embodiment, and FIG. 10B is a diagram illustrating the video signal Vsig to each pixel 16 in the same 2nd field. It is a figure which shows the order to write.

本第２実施形態においても、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させる。 Also in the second embodiment, as shown in FIG. 3, the selection order of the plurality of gate lines G1 to G480 is changed for each field.

即ち、１ｓｔフィールドでは、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間毎に順次選択する第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図１０Ａに示すようなものとなる。 That is, in the 1st field, the gate driver block 22 performs the first driving for sequentially selecting the plurality of gate lines G1 to G480 every 1/2 horizontal period in the order. Then, the source driver block 24 outputs a combination of the video signals Vsig to be written to each of the pixels 16 corresponding to the selected gate line to the plurality of source lines S1 to S480 at a half horizontal period. Therefore, in the 1st field, the writing of the video signal Vsig to each pixel 16 is executed in the order of the gate lines as shown in FIG. 3, and thus is as shown in FIG. 10A.

また、２ｎｄフィールドでは、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を１ｓｔフィールドとは逆にする第２の駆動を行う。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該２ｎｄフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図１０Ｂに示すようなものとなる。 In the 2nd field, as shown in FIG. 3, the gate driver block 22 sets the selection order of the pair of two gate lines corresponding to the two pixels 16 connected to different source lines and adjacent to each other as the 1st field. Performs the second driving to be reversed. As the selection order of the gate lines is changed, the source driver block 24 changes the combination of the video signals Vsig to be written to each of the pixels 16 corresponding to the selected gate lines according to the selection order to 1/2. Output to a plurality of source lines S1 to S480 at a time in the horizontal period. Therefore, in the 2nd field, the writing of the video signal Vsig to each pixel 16 is performed by selecting two gate lines corresponding to two pixels 16 connected to different source lines and adjacent to each other as shown in FIG. Since the order is executed in the reverse order, the result is as shown in FIG. 10B.

このように、本第２実施形態においても前述の第１実施形態と同様、２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになるため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラをより軽減することができる。 As described above, also in the second embodiment, as in the first embodiment described above, in the 2nd field, the writing order of the video signal Vsig is reversed from that in the 1st field, so in the 1st field and the 2nd field, Since the order of writing to the adjacent pixels 16 is switched, the positions of the pixels in which the potential difference occurs in the 1st field and the 2nd field are reversed, and as a result, the deviation of the pixel potential is averaged over time, resulting in display unevenness. It can be reduced more.

また、図１１Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１１Ｂは、同じく上下反転シフト時の２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。 FIG. 11A is a diagram showing the order in which the video signal Vsig is written to each pixel 16 in the 1st field at the time of the vertical inversion shift in the gate driver block 22 having the configuration of FIG. 5, and FIG. It is a figure which shows the order which writes the video signal Vsig in each pixel 16 in 2nd field.

上下反転シフト時に、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図１１Ａに示すようなものとなる。 At the time of upside down shift, in the 1st field, the writing of the video signal Vsig to each pixel 16 is executed in the reverse order of the gate lines as shown in FIG. 7A, and therefore, as shown in FIG. 11A. .

そして、２ｎｄフィールドになると、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図１１Ｂに示すようなものとなる。 Then, in the 2nd field, the writing of the video signal Vsig to each pixel 16 is performed by selecting two gate lines corresponding to two adjacent pixels 16 connected to different source lines as shown in FIG. 7B. Since the order is executed in the reverse order, the order is as shown in FIG. 11B.

以上のように、デルタ配列を採用しても、前記第１実施形態と同様の駆動を行うことで、同様に表示ムラを低減できる。 As described above, even when the delta arrangement is employed, display unevenness can be similarly reduced by performing the same driving as in the first embodiment.

更に、画素１６をデルタ配列とした場合の方が、前記第１実施形態のようなストライプ配列とした場合よりも表示ムラ（例えば、図１６に対応する縦縞）が蛇行するので、ストライプ配列に比べて目立ちにくいという効果もある。 Further, when the pixels 16 are arranged in a delta arrangement, display unevenness (for example, vertical stripes corresponding to FIG. 16) meanders compared to the stripe arrangement as in the first embodiment. There is also an effect that it is difficult to stand out.

以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。 The present invention has been described above based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications and applications are possible within the scope of the gist of the present invention. .

例えば、画素書き込みの順番は、隣り合う画素間の順番がフィールド毎に切り替わるのであれば、前述した実施形態の順番どおりでなくても良い。 For example, the order of pixel writing may not be the order of the above-described embodiments as long as the order between adjacent pixels is switched for each field.

また、前述した実施形態では、１フィールド毎に書き込み順番を切り替えたが、２フィールド毎（１フレーム毎）の切り替えであっても、ほぼ同様の効果が得られる。 In the above-described embodiment, the writing order is switched for each field, but substantially the same effect can be obtained even when switching is performed every two fields (every frame).

さらに、ｋフィールド（ｋは３以上の整数）毎の切り替えであってもよいが、周期は短い方が好ましい。 Furthermore, switching may be performed for each k field (k is an integer of 3 or more), but a shorter cycle is preferable.

ここでは、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べたが、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリーブラックモードの液晶表示装置の場合についても適用可能なことは勿論である。 Here, the case of a normally white mode liquid crystal display device in which the transmittance decreases (becomes darker) as the voltage applied to the pixel is increased. However, the transmittance increases (becomes brighter) as the voltage applied to the pixel is increased. Needless to say, the present invention can also be applied to a black mode liquid crystal display device.

上記各実施形態において、ダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましいとしたが、微小に電位変動するラインに接続されていても多少の効果はある。 In each of the above embodiments, the dummy drain line D is connected to GND, a power supply, another drain line, or the like, and it is desirable that the potential is fixed. There are some effects.

また、上記各実施形態において、図１３で説明したような従来の駆動を行なっても、ダミーのドレインラインＤが配線されていることで、ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えられているので、ダミーのドレインラインＤのない表示パネルに比較して、表示ムラが抑えられることは勿論である。 In each of the above embodiments, even if the conventional driving as described with reference to FIG. 13 is performed, the parasitic drain capacitance between the two pixels without the source lines S1 to S480 is reduced because the dummy drain line D is wired. Since the occurrence is suppressed, it is a matter of course that display unevenness can be suppressed as compared with a display panel having no dummy drain line D.

さらに、スイッチング素子はＴＦＴに限らず、ダイオード等でも良いことはいうまでもない。また、ゲートライン及びソースラインの数は、図１の例に限定されないことは勿論である。 Furthermore, it goes without saying that the switching element is not limited to a TFT but may be a diode or the like. Of course, the number of gate lines and source lines is not limited to the example of FIG.

また、表示パネルの画素は液晶に限らず容量性素子であれば、画素間寄生容量が発生するので、本発明により同様に表示ムラを低減することができる。 Further, if the display panel pixel is not limited to a liquid crystal and is a capacitive element, a parasitic capacitance between pixels is generated, and thus display unevenness can be similarly reduced by the present invention.

（Ａ）は本発明の第１実施形態に係るマトリックス表示装置の全体構成を示す概略構成図であり、（Ｂ）は（Ａ）中の本発明の第１実施形態に係る表示パネルであるＬＣＤパネルの画素結線の概略図である。(A) is a schematic block diagram which shows the whole structure of the matrix display apparatus which concerns on 1st Embodiment of this invention, (B) is LCD which is a display panel which concerns on 1st Embodiment of this invention in (A). It is the schematic of the pixel connection of a panel. 図１（Ａ）中のドライバ回路のブロック構成図である。FIG. 2 is a block configuration diagram of a driver circuit in FIG. 複数のソースラインに出力される表示すべき情報に従った映像信号の組み合わせの出力順と複数のゲートラインの選択順とからなるタイミングチャートを示す図である。It is a figure which shows the timing chart which consists of the output order of the combination of the video signal according to the information which should be displayed output to several source lines, and the selection order of several gate lines. １ｓｔフィールドに各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 1st field. ２ｎｄフィールドに各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 2nd field. 図２中のゲートドライバブロックの具体的な構成を示す図である。FIG. 3 is a diagram showing a specific configuration of a gate driver block in FIG. 2. 図５のゲートドライバブロックにおける非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。FIG. 6 is a diagram showing a timing chart of the 1st field at the time of non-inversion shift in the gate driver block of FIG. 5. 図５のゲートドライバブロックにおける非反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。FIG. 6 is a diagram showing a timing chart of a 2nd field at the time of non-inverting shift in the gate driver block of FIG. 5. 図５のゲートドライバブロックにおける上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。FIG. 6 is a diagram showing a timing chart of the 1st field at the time of vertical inversion shift in the gate driver block of FIG. 5. 図５のゲートドライバブロックにおける上下反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。FIG. 6 is a diagram illustrating a timing chart of a 2nd field at the time of vertical inversion shift in the gate driver block of FIG. 5. 上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in the 1st field at the time of vertical inversion shift. 上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 2nd field at the time of vertical inversion shift. 本発明の第２実施形態に係るデルタ配列を採用したＬＣＤパネル（表示パネル）の画素結線の概略図である。It is the schematic of the pixel connection of the LCD panel (display panel) which employ | adopted the delta arrangement based on 2nd Embodiment of this invention. 本発明の第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 1st field at the time of the non-inversion shift in 2nd Embodiment of this invention. 本発明の第２実施形態における非反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 2nd field at the time of the non-inversion shift in 2nd Embodiment of this invention. 本発明の第２実施形態における上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 1st field at the time of the vertical inversion shift in 2nd Embodiment of this invention. 本発明の第２実施形態における上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in 2nd field at the time of vertical inversion shift in 2nd Embodiment of this invention. 従来のマトリックス表示装置におけるソースラインを半分にした表示パネルの画素結線を示す概略図である。It is the schematic which shows the pixel connection of the display panel which halved the source line in the conventional matrix display apparatus. 図１２の画素結線における走査タイミングチャートを示す図である。It is a figure which shows the scanning timing chart in the pixel connection of FIG. 図１２の画素結線において各画素に映像信号を書き込む順番を示す図である。It is a figure which shows the order which writes a video signal in each pixel in the pixel connection of FIG. 図１２の表示パネルの等価回路を示す図である。It is a figure which shows the equivalent circuit of the display panel of FIG. 図１２の表示パネルでの表示ムラの例を示す図である。It is a figure which shows the example of the display nonuniformity in the display panel of FIG. 表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。It is a figure which shows the structure of each pixel at the time of using a display panel as a TFTLCD panel. （Ａ）は走査タイミングチャートを示す図であり、（Ｂ）は画素間寄生容量が無い場合の水平ライン反転駆動での画素電位波形を示す図である。(A) is a diagram showing a scanning timing chart, and (B) is a diagram showing a pixel potential waveform in horizontal line inversion driving when there is no inter-pixel parasitic capacitance. 画素間寄生容量を考慮した場合の水平ライン反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。FIG. 6 is a diagram showing a pixel potential waveform in horizontal line inversion driving in consideration of the inter-pixel parasitic capacitance. In particular, (A) shows that the amplitude of the common voltage is 5.0 V, and the write voltage of the G ahead pixel is relative to the common voltage. FIG. 5B is a diagram illustrating a case where the writing voltage of the pixel after 2.0V is set to 4.0V with respect to the common voltage, and FIG. FIG. 5 is a diagram showing a pixel potential waveform when the common voltage is 2.0 V and the write voltage of the pixel after R is 1.0 V with respect to the common voltage. 画素間寄生容量を考慮した場合のドット反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。FIG. 6 is a diagram showing a pixel potential waveform in dot inversion driving in consideration of the inter-pixel parasitic capacitance, and in particular, (A) shows that the amplitude of the common voltage is 5.0 V, and the write voltage of the G-th pixel is relative to the common voltage. FIG. 5B is a diagram illustrating a pixel potential waveform when a writing voltage of a pixel after 2.0 V and R is 4.0 V with respect to the common voltage, and FIG. FIG. 6 is a diagram illustrating a pixel potential waveform when the write voltage of 2.0 V is 2.0 V with respect to the common voltage and the write voltage of the pixel after R is 1.0 V with respect to the common voltage.

Explanation of symbols

１０…ＬＣＤパネル（表示パネル）、１２…ドライバ回路、１４…Ｖｃｏｍ回路、１６…画素、１８…ＴＦＴ、２０…配線、２２…ゲートドライバブロック（走査線駆動回路）、２４…ソースドライバブロック（信号線駆動回路）、２６…レベルシフタ回路、２８…タイミングジェネレータ（ＴＧ）部ロジック回路、３０…ガンマ（γ）回路ブロック、３２…レギュレータブロック、３４…アナログブロック、３６…３ビットカウンタ、３８〜８４…ＡＮＤゲート、８６〜９２…ＮＯＴゲート、Ｓ１〜Ｓ４８０…ソースライン（信号線）、Ｇ１〜Ｇ４８０…ゲートライン（走査線）、Ｄ…ダミーのドレインライン（ダミー線）。 DESCRIPTION OF SYMBOLS 10 ... LCD panel (display panel), 12 ... Driver circuit, 14 ... Vcom circuit, 16 ... Pixel, 18 ... TFT, 20 ... Wiring, 22 ... Gate driver block (scanning line drive circuit), 24 ... Source driver block (signal) Line driver circuit), 26 ... Level shifter circuit, 28 ... Timing generator (TG) logic circuit, 30 ... Gamma ([gamma]) circuit block, 32 ... Regulator block, 34 ... Analog block, 36 ... 3-bit counter, 38-84 ... AND gate, 86 to 92, NOT gate, S1 to S480, source line (signal line), G1 to G480, gate line (scanning line), D, dummy drain line (dummy line).

Claims

A plurality of signal lines and a plurality of scanning lines arranged in a matrix, and a plurality of pixels arranged so that two adjacent pixels share one signal line;
A plurality of switching elements provided corresponding to each pixel for controlling the pixel according to a selection state of a signal line and a scanning line corresponding to each pixel;
A plurality of dummy lines wired between two pixels on the side without the signal line;
A display panel comprising:

The display panel according to claim 1, wherein the plurality of dummy lines are not connected to the plurality of pixels.

The display panel according to claim 1, wherein the plurality of dummy lines are connected so that a potential is fixed.

The display panel according to claim 1, wherein the plurality of pixels are arranged in a delta shape.

A display panel according to any one of claims 1 to 4,
A scanning line driving circuit for selecting the plurality of scanning lines;
A signal line driving circuit for outputting a signal in accordance with information to be displayed to the plurality of signal lines;
Comprising
The scanning line driving circuit includes a first driving for sequentially selecting two scanning lines corresponding to two adjacent pixels connected to different signal lines, and the selection order of the two scanning lines according to the first order. A matrix display device characterized in that second driving that is opposite to driving of 1 is alternately performed every predetermined period.

6. The matrix display device according to claim 5, wherein the predetermined period is a field.

7. The matrix display device according to claim 5, wherein the signal line driving circuit outputs a signal corresponding to an order of selection of the scanning lines by the scanning line driving circuit to the plurality of signal lines. 8.