JP2008245002A - A/d変換装置 - Google Patents
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Abstract
【解決手段】基準信号発生器21から出力された基準信号Rを信号分岐部23に入力したときのA/D変換器25(1)〜25(4)の出力値を瞬時振幅とする信号の位相差を位相差算出手段31により求め、その算出した位相差の誤差を誤差算出手段32で求める。制御部35は、算出された位相差の誤差が小さくなるように、クロック信号C1〜C4を受ける可変遅延器34(1)〜34(4)の遅延量を制御してから、スイッチ22を変換対象のアナログの入力信号X(t)側に切り替える。
【選択図】図1
Description
アナログの入力信号を複数Mに分岐する信号分岐手段(23)と、
前記分岐された信号をそれぞれ受け、クロック信号の入力タイミングにサンプリングしてデジタル値に変換する複数MのA/D変換器(25(1)〜25(4))とを有し、
前記A/D変換器が前記分岐された入力信号に対する所定周期Tのサンプリングを相対的にT/Mずつシフトさせて行うインタリーブ方式のA/D変換装置において、
既知の周波数の基準信号を出力する基準信号発生手段(21)と、
前記基準信号が前記信号分岐手段に入力されたときに前記複数MのA/D変換器の出力値を取得し、A/D変換器毎の出力値を瞬時振幅とする信号の位相差を算出する位相差算出手段(31)と、
前記位相差算出手段によって算出された位相差の誤差を求める誤差算出手段(32)と、
前記各A/D変換器の入力信号に対する各サンプリングタイミングを相対的に可変させる可変遅延器(34(1)〜34(4))と、
前記誤差算出手段によって得られた位相差の誤差が小さくなるように、前記可変遅延器の遅延量を制御する制御手段(35)とを備えたことを特徴としている。
前記基準信号発生手段は、任意に指定された周波数が異なる第1基準信号と第2基準信号とを選択的に出力できるように構成され、
前記制御手段は、前記第1基準信号が入力されたときに算出された位相差の誤差と、前記第2基準信号が入力されたときに算出された位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴としている。
前記基準信号発生手段は、複数の周波数成分が重畳された基準信号を出力できるように構成され、
前記位相差算出手段は、前記基準信号に含まれる各周波数成分についての位相を高速フーリエ変換処理により求めてその差をそれぞれ算出するように構成され、
前記誤差算出手段は、前記各周波数成分についての位相差の誤差をそれぞれ求めるように構成され、
前記制御手段は、前記各周波数成分についての位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴としている。
図1は、本発明を適用したA/D変換装置20の構成を示している。
Q=Σ[Di・sin(2πfrt)]
θi=tan(Q/I)
ここで、記号Σは、サンプル数分の総和を表す。
φ2=θ3−θ1
φ3=θ4−θ1
Td1=Tr・φ1/2π
Td2=Tr・φ2/2π
Td3=Tr・φ3/2π
と表すことができる。
φr=πT/(2Tr) (ラジアン)
と表される。
Δφ1=φ1−φr (ラジアン)
Δφ2=φ2−φr (ラジアン)
Δφ3=φ3−φr (ラジアン)
Δφ1=Td1−T/4 (秒)
Δφ2=Td2−T/4 (秒)
Δφ3=Td3−T/4 (秒)
の演算で求めてもよい。
|Δφ2(fa)|=|Δφ2(fb)|
|Δφ3(fa)|=|Δφ3(fb)|
Δφ2(fa)=−Δφ2(fb)
Δφ3(fa)=−Δφ3(fb)
φ1(f2)=θ2(f2)−θ1(f2)
φ1(f3)=θ2(f3)−θ1(f3)
φ2(f2)=θ3(f2)−θ1(f2)
φ2(f3)=θ3(f3)−θ1(f3)
φ3(f2)=θ4(f2)−θ1(f2)
φ3(f3)=θ4(f3)−θ1(f3)
Claims (3)
- アナログの入力信号を複数Mに分岐する信号分岐手段(23)と、
前記分岐された信号をそれぞれ受け、クロック信号の入力タイミングにサンプリングしてデジタル値に変換する複数MのA/D変換器(25(1)〜25(4))とを有し、
前記A/D変換器が前記分岐された入力信号に対する所定周期Tのサンプリングを相対的にT/Mずつシフトさせて行うインタリーブ方式のA/D変換装置において、
既知の周波数の基準信号を出力する基準信号発生手段(21)と、
前記基準信号が前記信号分岐手段に入力されたときに前記複数MのA/D変換器の出力値を取得し、A/D変換器毎の出力値を瞬時振幅とする信号の位相差を算出する位相差算出手段(31)と、
前記位相差算出手段によって算出された位相差の誤差を求める誤差算出手段(32)と、
前記各A/D変換器の入力信号に対する各サンプリングタイミングを相対的に可変させる可変遅延器(34(1)〜34(4))と、
前記誤差算出手段によって得られた位相差の誤差が小さくなるように、前記可変遅延器の遅延量を制御する制御手段(35)とを備えたことを特徴とするA/D変換装置。 - 前記基準信号発生手段は、任意に指定された周波数が異なる第1基準信号と第2基準信号とを選択的に出力できるように構成され、
前記制御手段は、前記第1基準信号が入力されたときに算出された位相差の誤差と、前記第2基準信号が入力されたときに算出された位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴とする請求項1記載のA/D変換装置。 - 前記基準信号発生手段は、複数の周波数成分が重畳された基準信号を出力できるように構成され、
前記位相差算出手段は、前記基準信号に含まれる各周波数成分についての位相を求めてその差をそれぞれ算出するように構成され、
前記誤差算出手段は、前記各周波数成分についての位相差の誤差をそれぞれ求めるように構成され、
前記制御手段は、前記各周波数成分についての位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴とする請求項1記載のA/D変換装置。
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