WO2022113269A1 - タイムインターリーブ型ａｄｃ - Google Patents

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delay
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analog input
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直樹 寺尾
宗彦 長谷
秀之 野坂
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日本電信電話株式会社
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    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Definitions

  • the present invention relates to a semiconductor integrated circuit, and particularly to an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • An analog-to-digital converter (ADC: Analog-to-Digital Converter) is a circuit that periodically acquires (samples) an analog input signal at the timing synchronized with the clock signal, converts it into a digital value, and outputs it.
  • ADC Analog-to-Digital Converter
  • the ADC 100 samples the analog input signal in at the timing synchronized with the clock signal ck and converts it into the digital output signal out.
  • sampling rate fck ⁇ ⁇ ⁇ (1)
  • ADCs are used in a wide range of fields such as communication and measurement, but the required sampling rate is also increasing with the increase in communication speed, capacity, and performance of measurement systems.
  • As a method of increasing the sampling rate of the ADC there is a method of increasing the clock frequency.
  • the clock frequency is increased, there is a problem that the required level in the circuit design for the clock generation circuit and the ADC becomes strict.
  • FIG. 10 is a simplified drawing of the configuration disclosed in Non-Patent Document 1.
  • each ADC is referred to as a sub-ADC in this document.
  • the number of sub-ADCs is called the number of interleaves.
  • the number of interleaves is N (N is an integer of 2 or more), and N sub-ADCs 200-1 to 200-N are arranged.
  • the analog input signal in is applied to the N sub-ADCs 200-1 to 200-N at the same time.
  • the clock signal ck having a period of Tck is applied so that the timing is delayed by ⁇ ck between the sub-ADCs.
  • delay circuits 211-1 to 201- (N-1) having a delay time of ⁇ ck are inserted one by one into the clock line between the sub-ADCs.
  • the delay circuits 211-1 to 201- (N-1) are realized by, for example, an inverter chain circuit composed of a transistor, a resistor, or the like.
  • any one of the sub ADCs 200-1 to 200-N performs sampling. Therefore, the sampling interval of the entire time-interleaved ADC is ⁇ ck. That is, the period of the input clock signal ck is Tck, and while each sub-ADC also operates at the period Tck, sampling can be performed with a period ⁇ ck shorter than Tck in the entire circuit. Therefore, the sampling rate of the time-interleaved ADC is N times the sampling rate of each sub-ADC.
  • the digital output signals out-1 to out-N of the sub ADCs 200-1 to 200-N are usually integrated by a digital signal processing circuit or the like in the subsequent stage.
  • fs fck ⁇ N ⁇ ⁇ ⁇ (3)
  • the time-interleaved ADC it is necessary to increase the number of interleaves N in order to achieve a faster sampling rate fs with respect to the clock frequency fck.
  • N sub-ADCs are connected in parallel to the input signal source, so the total input impedance is 1 / N of the input impedance of one sub-ADC, and the total input load is 1. It increases N times in the case of one sub-ADC. For this reason, the time-interleaved ADC has a problem that a large amount of current flows from the input signal source to affect the operation of the input signal source and the input band is narrowed, so that the input characteristics are deteriorated.
  • the present invention has been made to solve the above problems, and to provide a time-interleaved ADC capable of maintaining good input characteristics without increasing the load of the input signal source with respect to an increase in the number of interleaves. With the goal.
  • the time-interleaved ADC of the present invention is a plurality of ADCs configured to sample an analog input signal and convert it into a digital output signal at a timing synchronized with a clock signal, and an array of the plurality of ADCs in which the analog input signal is used.
  • a plurality of first delay circuits configured to give a time difference to the analog input signals so that the analog input signals are sequentially delayed by the first delay time and input to the individual ADCs, and the clock signal of the plurality of ADCs. It is characterized by including a plurality of second delay circuits configured to give a time difference to the clock signal so that they are input to each ADC with a delay of each second delay time in the order of arrangement. ..
  • the time-interleaved ADC of the present invention includes a plurality of ADCs configured to sample an analog input signal and convert it into a digital output signal at a timing synchronized with the clock signal, and the plurality of ADCs in which the analog input signal is the plurality of ADCs.
  • a plurality of first delay circuits configured to give a time difference to the analog input signals so that they are input to the individual ADCs with a delay of the first delay time in the order of the above, and the clock signal is the analog input. It is characterized by comprising a plurality of second delay circuits configured to give a time difference to the clock signal so that the signals are input to the individual ADCs with a delay of the second delay time in the reverse input order. Is to be.
  • the load of the input signal source does not increase with respect to the increase in the number of interleaves, and good input characteristics can be maintained.
  • An interleaved ADC can be realized.
  • FIG. 1 is a block diagram showing a configuration of a time-interleaved ADC according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing another configuration of the time-interleaved ADC according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a time-interleaved ADC according to a second embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a time-interleaved ADC according to a third embodiment of the present invention.
  • FIG. 5 is a block diagram showing another configuration of the time interleaved ADC according to the third embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a time-interleaved ADC according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing another configuration of the time-interleaved ADC according to the first embodiment of the present invention.
  • FIG. 3 is
  • FIG. 6 is a block diagram showing a configuration of a time-interleaved ADC according to a fourth embodiment of the present invention.
  • FIG. 7 is a block diagram showing another configuration of the time interleaved ADC according to the fourth embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of a time-interleaved ADC according to a fifth embodiment of the present invention.
  • FIG. 9 is a diagram illustrating the operation of the ADC.
  • FIG. 10 is a block diagram showing a configuration of a time interleaved ADC.
  • FIG. 1 is a block diagram showing a configuration of a time-interleaved ADC according to a first embodiment of the present invention.
  • the time-interleaved ADC of this embodiment is N sub-ADC1s (N is an integer of 2 or more) that samples an analog input signal at a timing synchronized with a clock signal and converts it into digital output signals out-1 to out-N.
  • the analog input signals are input to the individual sub-ADCs 1-1 to 1-N with a delay of the first delay time ⁇ in in the order of the sub-ADCs 1-1 to 1-N.
  • Delay circuits 2-1 to 2- that give a time difference to the input signal, and individual sub-ADC1-1 with a delay of the second delay time ⁇ ck in the order in which the clock signals are arranged in the order of sub-ADC1-1 to 1-N. It is composed of delay circuits 3-1 to 3- (N-1) that give a time difference to the clock signal so as to be input to 1-N.
  • the analog input signal in is input to the time interleaved ADC from an input signal source (not shown).
  • the clock signal ck is input to the time-interleaved ADC from a clock generation circuit (not shown).
  • delay circuits 2-1 to 2- (N-1) are provided between the sub ADCs not only for the clock signal but also for the analog input signal.
  • the time be ⁇ ck (i).
  • the delay time ⁇ in (i) of each delay circuit 2-i may be a different value or the same value.
  • the delay time ⁇ ck (i) of each delay circuit 3-i may be a different value or the same value.
  • All delay circuits 2-i and 3-i are designed so that their delay times ⁇ in (i) and ⁇ ck (i) satisfy the following equations.
  • 1 / N ⁇ Tck ⁇ ⁇ ⁇ (4)
  • N is the number of interleaves and Tck is the clock period.
  • ⁇ ck (i) - ⁇ in (i) 1 / N ⁇ Tck ⁇ ⁇ ⁇ (5)
  • the relative difference between the delay times of the analog input signal and the clock signal is 1 / N ⁇ Tck in each of the sub ADCs 1-2 to 1-N.
  • a sampling rate N times the clock frequency can be obtained.
  • the feature of this embodiment is that the input signal source only needs to drive the sub-ADC1-1 and the delay circuit 2-1 of the first stage regardless of the number of interleaves N. That is, unlike the conventional time-interleaved ADC, the load of the input signal source does not increase even if the number of interleaves N increases. Further, each delay circuit 2-i only needs to drive the sub ADC1- (i + 1) and the delay circuit 2- (i + 1) of the next stage. Therefore, the time-interleaved ADC of this embodiment can maintain good input characteristics even if the number of interleaves N increases.
  • an input buffer may be provided between the input signal source that outputs the analog input signal in and the analog input signal terminal of the sub-ADC1-1 of the first stage.
  • the configuration in this case is shown in FIG. In the case of the configuration of FIG. 2, the input signal source need only drive the input buffer 4.
  • the first embodiment has the following problems.
  • the number of interleaves N and the value of the clock period Tck are determined by the determined specifications. Therefore, the delay circuits 2-i, 3- The delay times ⁇ in (i) and ⁇ ck (i) of i may be determined.
  • the problem of the first embodiment is that the delay time ⁇ ck (i) of the delay circuit 3-i is longer by ⁇ in (i) than the delay time 1 / N ⁇ Tck of the conventional delay circuit 201-i. ..
  • characteristics such as circuit delay time vary depending on the accuracy of circuit manufacturing technology, temperature fluctuations during operation, fluctuations in power supply voltage, and the like. For example, even if the variation is 1% or 3%, the longer the delay time ⁇ ck (i), the larger the absolute value of the variation.
  • the delay time variation of the delay circuit 3-i becomes large, it causes a sampling timing error of each sub-ADC. That is, the input signal is sampled at a timing deviated from the time when the analog input signal should be sampled, and an error is superimposed on the output waveform by the amount deviated from the timing. The larger the timing error, the larger the error in the output waveform, and the worse the performance as an ADC.
  • FIG. 3 is a block diagram showing a configuration of a time-interleaved ADC according to the present embodiment.
  • the time-interleaved ADC of this embodiment has sub-ADCs 1-1 to 1-N, delay circuits 2-1 to 2- (N-1), and a second clock signal in the reverse input order of the analog input signal. It is composed of delay circuits 5- (N-1) to 5-1 that give a time difference to the clock signals so that they are input to the individual sub-ADCs 1-N to 1-1 with a delay time of ⁇ ck.
  • the analog input signal is input in the order of sub ADC1-1, 1-2, ..., 1-N as in the first embodiment.
  • the clock signal is input in the order of sub ADC1-N, ..., 1-2, 1-1. That is, the difference from the first embodiment is that the order of input to each sub-ADC is reversed between the analog input signal and the clock signal.
  • the delay time of the delay circuit 5- (i) between the sub ADC1-i and the sub ADC1- (i + 1) is defined as ⁇ ck (i).
  • the delay time ⁇ ck (i) of each delay circuit 5-i may be a different value or the same value.
  • a sampling rate of N times the clock frequency is obtained as in the conventional time-interleaved ADC and the first embodiment. be able to.
  • the feature of this embodiment is that the delay time ⁇ ck (i) of the delay circuit 5-i is set to a value shorter than the delay time 1 / N ⁇ Tck of the conventional delay circuit 201-i. There is a point that can be done. Therefore, in this embodiment, the error in the delay time of the delay circuit 5-i can be reduced as compared with the conventional time-interleaved ADC and the first embodiment. As a result, it is possible to design a highly accurate ADC.
  • an input buffer may be provided between the input signal source and the analog input signal terminal of the sub-ADC1-1 of the first stage.
  • the delay circuit of either the analog input signal or the clock signal, or the delay of both the analog input signal and the clock signal it is conceivable to make the delay time in the circuit variable by inputting a control signal from the outside. By making the delay time variable, it is possible to calibrate the variation in the delay time in the usage state after the circuit is manufactured.
  • FIG. 4 is a block diagram showing a configuration of a time-interleaved ADC according to a third embodiment of the present invention.
  • the time-interleaved ADC of this embodiment is composed of sub-ADCs 1-1 to 1-N and variable delay circuits 2a-1 to 2a- (N-1) and 3a-1 to 3a- (N-1). To.
  • the delay circuits 2-1 to 2- (N-1) are replaced with the variable delay circuits 2a-1 to 2a- (N-1) in the first embodiment, and the delay circuits 3-1 to 3 are used.
  • -(N-1) is replaced with variable delay circuits 3a-1 to 3a- (N-1).
  • the delay time ⁇ in (i) of the variable delay circuit 2a-i between the sub-ADC1-i (i is an integer of 1 to (N-1)) and the sub-ADC1- (i + 1) is the delay control signal ctrl_ ⁇ in (i). ) Can be adjusted. Similarly, the delay time ⁇ ck (i) of the variable delay circuit 3a-i can be adjusted by the delay control signal ctrl_ ⁇ ck (i).
  • FIG. 5 shows the configuration when this embodiment is applied to the second embodiment.
  • the delay circuits 2-1 to 2- (N-1) are replaced with the variable delay circuits 2a-1 to 2a- (N-1), and the delay circuits 5- (N-) are replaced.
  • 1) to 5-1 are replaced with variable delay circuits 5a- (N-1) to 5a-1.
  • the delay time of both the analog input signal and the clock signal delay circuit is variable, but the delay circuit of only one of the analog input signal and the clock signal may be a variable delay circuit. good.
  • an input buffer may be provided between the input signal source and the analog input signal terminal of the sub-ADC1-1 of the first stage.
  • the analog input signals input to the individual sub-ADCs must all have the same waveform except that they have different time delays. That is, the gains of the delay circuits of the analog input signal should all be 1.
  • the gain error is integrated as the analog input signal input to the sub-ADC in the subsequent stage, and the noise superimposed on the output signal is large.
  • the gain (amplification factor) of the delay circuit variable so that the gain mismatch between the sub-ADCs can be calibrated to some extent.
  • FIG. 6 is a block diagram showing a configuration of a time-interleaved ADC according to a fourth embodiment of the present invention.
  • the time-interleaved ADC of this embodiment includes sub-ADCs 1-1 to 1-N and delay circuits 2b-1 to 2b- (N-1) whose gain can be adjusted by a gain control signal input from the outside. It is composed of delay circuits 3-1 to 3- (N-1).
  • the delay circuits 2-1 to 2- (N-1) are replaced with the delay circuits 2b-1 to 2b- (N-1) in the first embodiment.
  • the gain of the delay circuit 2b-i between the sub-ADC1-i (i is an integer of 1 to (N-1)) and the sub-ADC1- (i + 1) can be adjusted by the gain control signal ctrl_g (i). It is possible.
  • the delay circuit 2bi can be realized by a combination of a delay circuit composed of, for example, an inverter chain circuit and a variable gain amplifier.
  • FIG. 7 shows a configuration when this embodiment is applied to the second embodiment.
  • the delay circuits 2b-1 to 2b- (N-1) may be a delay circuit having a variable delay and a variable gain. Further, the delay circuits 3-1 to 3- (N-1) and 5-1 to 5- (N-1) may be variable delay circuits. Further, as in the first embodiment, an input buffer may be provided between the input signal source and the analog input signal terminal of the sub-ADC1-1 of the first stage.
  • the analog input signals are delay circuits 2-1 to 2- (N-1), 2a-1 to 2a- (N-1), 2b-1 to 2b- (N-1). ). Therefore, the output signals out-1 to out-N of the individual sub ADCs 1-1 to 1-N are the delay circuits 2-1 to 2- (N-1) and 2a-1 to 2a- (N-1). , 2b-1 to 2b- (N-1) are output at relatively different timings by the delay time. Due to the timing shift of the output signals out-1 to out-N, the processing of the digital signal processing circuit that integrates the output signals out-1 to out-N becomes complicated. In order to simplify the processing of the digital signal processing circuit, it is conceivable to provide a delay circuit for correcting the time difference between the output signals out-1 to out-N at the output of each sub-ADC.
  • FIG. 8 is a block diagram showing a configuration of a time-interleaved ADC according to a fifth embodiment of the present invention.
  • the time-interleaved ADCs of this embodiment include sub-ADCs 1-1 to 1-N, delay circuits 2-1 to 2- (N-1), 3-1 to 3- (N-1), and sub-ADC1-. It is provided for each of the outputs 1 to 1-N, and is composed of delay circuits 6-1 to 6-N that correct the time difference between the output signals out-1 to out-N of the sub ADCs 1-1 to 1-N.
  • the sub-ADC1-2 receives an analog input signal delayed by ⁇ in (1) from the sub-ADC1-1. Therefore, the output signal out-2 of the sub-ADC1-2 is delayed by ⁇ in (1) from the output signal out-1 of the sub-ADC1-1. Therefore, delay circuits 6-1 and 6-2 are provided for the outputs of the sub-ADCs 1-1 and 1-2, respectively, and the delay time of the output of the sub-ADC1-1 is longer than the delay time of the output of the sub-ADC1-2 by ⁇ in (1). ), The outputs of the sub ADCs 1-1 and 1-2 can be processed on the same time axis.
  • the delay circuit 6 so as to satisfy the following conditions for all integers M of 2 or more and N or less. Design -1 to 6-N.
  • ⁇ out (1) is the delay time of the delay circuit 6-1 connected to the output of the sub-ADC1-1
  • ⁇ out (M) is the delay circuit connected to the output of the sub-ADC1-M (M is an integer of 2 to N). It is a delay time of 6-M.
  • delay circuits 6-1 to 6-N may be provided in the second to fourth embodiments.
  • an input buffer may be provided between the input signal source and the analog input signal terminal of the sub-ADC1-1 of the first stage.
  • the analog input signal and the clock signal are each a single-phase signal, but either one of the analog input signal and the clock signal, or both the analog input signal and the clock signal are used as differential signals. May be good. This is expected to improve the signal-to-noise ratio by removing common-mode noise.
  • the delay circuits 2-1 to 2- (N-1), 2a-1 to 2a- (N-1), and 2b-1 to 2b- (N-1) are different. It is a dynamic input differential output type delay circuit.
  • the sub ADCs 1-1 to 1-N are differential input type ADCs.
  • the delay circuits 3-1 to 3- (N-1), 3a-1 to 3a- (N-1), 5-1 to 5- (N-1), 5a- 1 to 5a- (N-1) are differential input differential output type delay circuits.
  • the sub ADCs 1-1 to 1-N are differential clock input type ADCs.
  • the present invention can be applied to ADC.
  • Sub ADC 2-1 to 2- (N-1), 2b-1 to 2b- (N-1), 3-1 to 3- (N-1), 5-1 ⁇ 5- (N-1), 6-1 ⁇ 6-N ...
  • Delay circuit 2a-1 ⁇ 2a- (N-1), 3a-1 ⁇ 3a- (N-1), 5a-1 ⁇ 5a- (N-1) ...
  • Variable delay circuit 4 ... Input buffer.

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Abstract

タイムインターリーブ型ＡＤＣは、クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号に変換するサブＡＤＣ（１－１～１－Ｎ）と、アナログ入力信号がサブＡＤＣ（１－１～１－Ｎ）の並び順に第１の遅延時間ずつ遅れて個々のサブＡＤＣに入力されるように、アナログ入力信号に時間差を与える遅延回路（２－１～２－（Ｎ－１））と、クロック信号がサブＡＤＣ（１－１～１－Ｎ）の並び順に第２の遅延時間ずつ遅れて個々のサブＡＤＣに入力されるように、クロック信号に時間差を与える遅延回路（３－１～３－（Ｎ－１））とを備える。

Description

タイムインターリーブ型ＡＤＣ
　本発明は、半導体集積回路に係り、特にアナログ・デジタル変換器（ＡＤＣ）に関するものである。
　アナログ・デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）は、クロック信号に同期したタイミングでアナログ入力信号を周期的に取得（サンプリング）し、デジタル値に変換して出力する回路である。図９の例では、ＡＤＣ１００は、クロック信号ｃｋに同期したタイミングでアナログ入力信号ｉｎをサンプリングしてデジタル出力信号ｏｕｔに変換する。
　ＡＤＣが単位時間あたりにサンプリングを行う回数をサンプリングレートと呼ぶ。通常、ＡＤＣがアナログ入力信号をサンプリングする瞬間がクロック信号の１周期につき１回発生する。このため、サンプリングレートｆｓとクロック周波数ｆｃｋとは以下の関係にある。
　ｆｓ＝ｆｃｋ　　　　　　　　　　　　　　　　　　　　　・・・（１）
　ＡＤＣは、通信や計測等の幅広い分野で用いられるが、通信の高速化・大容量化や計測システムの高性能化に伴い、要求されるサンプリングレートも高速化してきている。
　ＡＤＣのサンプリングレートを高速化する方法としては、クロック周波数を上げる方法がある。しかしながら、クロック周波数を上げると、クロック生成回路やＡＤＣに対する回路設計上の要求水準が厳しくなるという問題がある。
　そこで、クロック周波数やＡＤＣの構成を変えることなく、クロック周波数よりも高速なサンプリングレートを得る手法として、タイムインターリーブと呼ばれる構成が用いられる。タイムインターリーブの概要を、図１０を使って説明する。図１０は、非特許文献１に開示された構成を簡略化して描いたものである。
　図１０に示したタイムインターリーブ型ＡＤＣでは、ＡＤＣを複数個同時に用いる。混同を防ぐために、本書ではひとつひとつのＡＤＣをサブＡＤＣと呼ぶことにする。サブＡＤＣの個数をインターリーブ数と呼ぶ。図１０の例では、インターリーブ数をＮ（Ｎは２以上の整数）とし、Ｎ個のサブＡＤＣ２００－１～２００－Ｎを配置している。
　アナログ入力信号ｉｎは、Ｎ個のサブＡＤＣ２００－１～２００－Ｎに同時に印加される。一方、周期Ｔｃｋのクロック信号ｃｋは、サブＡＤＣ間でタイミングがτｃｋずつ遅れるように印加される。このようなタイミングのずれを実現するため、サブＡＤＣ間のクロック線路に遅延時間τｃｋの遅延回路２０１－１～２０１－（Ｎ－１）が１個ずつ挿入される。ここで、遅延時間τｃｋが以下の式を満足するように遅延回路２０１－１～２０１－（Ｎ－１）を設計する。
　τｃｋ＝１／Ｎ×Ｔｃｋ　　　　　　　　　　　　　　　　・・・（２）
　遅延回路２０１－１～２０１－（Ｎ－１）は、例えばトランジスタや抵抗等で構成されるインバータチェーン回路等により実現される。
　以上のタイムインターリーブ型ＡＤＣの動作について説明する。サブＡＤＣ２００－１がアナログ入力信号ｉｎをサンプリングする時刻を０とすると、サブＡＤＣ２００－２にはサブＡＤＣ２００－１よりもτｃｋだけ遅れたクロック信号が印加される。したがって、サブＡＤＣ２００－２は、時刻τｃｋにおいてアナログ入力信号ｉｎのサンプリングを行う。そして、時刻Ｎ×τｃｋ＝Ｔｃｋにおいて、再びサブＡＤＣ２００－１がサンプリングを行う。
　時刻τｃｋ×Ｋ（Ｋは０以上の整数）においては、サブＡＤＣ２００－１～２００－Ｎのうちいずれか１つがサンプリングを行う。このため、タイムインターリーブ型ＡＤＣ全体のサンプリング間隔はτｃｋである。すなわち、入力されるクロック信号ｃｋの周期はＴｃｋであり、個々のサブＡＤＣも周期Ｔｃｋで動作しながら、回路全体ではＴｃｋよりも短い周期τｃｋでサンプリングを行うことが可能となる。したがって、タイムインターリーブ型ＡＤＣのサンプリングレートは、個々のサブＡＤＣのサンプリングレートのＮ倍になる。
　サブＡＤＣ２００－１～２００－Ｎのデジタル出力信号ｏｕｔ－１～ｏｕｔ－Ｎは、通常、後段のデジタル信号処理回路等によって統合される。
　以上の話を一般化すると、タイムインターリーブ型ＡＤＣでは、サンプリングレートをｆｓ、クロック周波数をｆｃｋ＝１／Ｔｃｋとすると、次式が成立する。
　ｆｓ＝ｆｃｋ×Ｎ　　　　　　　　　　　　　　　　　　　・・・（３）
　つまり、タイムインターリーブ型ＡＤＣでは、インターリーブ数Ｎを増やすことで、比較的遅いクロック信号ｃｋを用いた場合でも、クロック周波数ｆｃｋのＮ倍のサンプリングレートを得ることが可能になる。このため、クロック生成回路やＡＤＣに対する設計上の要求を緩和することができる。
　ただし、タイムインターリーブ型ＡＤＣでは、式（３）から明らかなように、クロック周波数ｆｃｋに対し、より高速なサンプリングレートｆｓを達成しようとすると、インターリーブ数Ｎを大きくする必要がある。タイムインターリーブ型ＡＤＣでは、入力信号源に対してＮ個のサブＡＤＣが並列に接続されるので、全体の入力インピーダンスが１つのサブＡＤＣの入力インピーダンスの１／Ｎになり、全体の入力負荷が１つのサブＡＤＣの場合のＮ倍に増加する。このため、タイムインターリーブ型ＡＤＣでは、入力信号源から多くの電流が流れて入力信号源の動作に影響を及ぼしたり、入力帯域が狭まったりすることにより、入力特性が劣化するという課題があった。
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　本発明は、上記課題を解決するためになされたもので、インターリーブ数の増加に対して入力信号源の負荷が増加せず、良好な入力特性を保つことができるタイムインターリーブ型ＡＤＣを提供することを目的とする。
　本発明のタイムインターリーブ型ＡＤＣは、クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号に変換するように構成された複数のＡＤＣと、前記アナログ入力信号が前記複数のＡＤＣの並び順に第１の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記アナログ入力信号に時間差を与えるように構成された複数の第１の遅延回路と、前記クロック信号が前記複数のＡＤＣの並び順に第２の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記クロック信号に時間差を与えるように構成された複数の第２の遅延回路とを備えることを特徴とするものである。
　また、本発明のタイムインターリーブ型ＡＤＣは、クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号に変換するように構成された複数のＡＤＣと、前記アナログ入力信号が前記複数のＡＤＣの並び順に第１の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記アナログ入力信号に時間差を与えるように構成された複数の第１の遅延回路と、前記クロック信号が前記アナログ入力信号と逆の入力順で第２の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記クロック信号に時間差を与えるように構成された複数の第２の遅延回路とを備えることを特徴とするものである。
　本発明によれば、第１の遅延回路と第２の遅延回路とを設けることにより、インターリーブ数の増加に対して入力信号源の負荷が増加せず、良好な入力特性を保つことができるタイムインターリーブ型ＡＤＣを実現することができる。
図１は、本発明の第１の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。 図２は、本発明の第１の実施例に係るタイムインターリーブ型ＡＤＣの別の構成を示すブロック図である。 図３は、本発明の第２の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。 図４は、本発明の第３の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。 図５は、本発明の第３の実施例に係るタイムインターリーブ型ＡＤＣの別の構成を示すブロック図である。 図６は、本発明の第４の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。 図７は、本発明の第４の実施例に係るタイムインターリーブ型ＡＤＣの別の構成を示すブロック図である。 図８は、本発明の第５の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。 図９は、ＡＤＣの動作を説明する図である。 図１０は、タイムインターリーブ型ＡＤＣの構成を示すブロック図である。
［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。本実施例のタイムインターリーブ型ＡＤＣは、クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号ｏｕｔ－１～ｏｕｔ－Ｎに変換するＮ個（Ｎは２以上の整数）のサブＡＤＣ１－１～１－Ｎと、アナログ入力信号がサブＡＤＣ１－１～１－Ｎの並び順に第１の遅延時間τｉｎずつ遅れて個々のサブＡＤＣ１－１～１－Ｎに入力されるように、アナログ入力信号に時間差を与える遅延回路２－１～２－（Ｎ－１）と、クロック信号がサブＡＤＣ１－１～１－Ｎの並び順に第２の遅延時間τｃｋずつ遅れて個々のサブＡＤＣ１－１～１－Ｎに入力されるように、クロック信号に時間差を与える遅延回路３－１～３－（Ｎ－１）とから構成される。
　アナログ入力信号ｉｎは、図示しない入力信号源からタイムインターリーブ型ＡＤＣに入力される。クロック信号ｃｋは、図示しないクロック生成回路からタイムインターリーブ型ＡＤＣに入力される。
　図１０に示したＡＤＣとの違いは、クロック信号だけでなくアナログ入力信号に対しても、サブＡＤＣ間に遅延回路２－１～２－（Ｎ－１）を設ける点である。サブＡＤＣ１－ｉ（ｉは１～（Ｎ－１）の整数）とサブＡＤＣ１－（ｉ＋１）との間にある遅延回路２－ｉの遅延時間をτｉｎ（ｉ）、遅延回路３－ｉの遅延時間をτｃｋ（ｉ）とする。各遅延回路２－ｉの遅延時間τｉｎ（ｉ）はそれぞれ異なる値でもよいし、同一の値でもよい。同様に、各遅延回路３－ｉの遅延時間τｃｋ（ｉ）はそれぞれ異なる値でもよいし、同一の値でもよい。
　全ての遅延回路２－ｉ，３－ｉは、その遅延時間τｉｎ（ｉ），τｃｋ（ｉ）が以下の式を満足するように設計される。
　｜τｉｎ（ｉ）－τｃｋ（ｉ）｜＝１／Ｎ×Ｔｃｋ　　　　・・・（４）
　上記と同様に、Ｎはインターリーブ数、Ｔｃｋはクロック周期である。特に、最も典型的な形態においては、以下の式を満足するように設計される。
　τｃｋ（ｉ）－τｉｎ（ｉ）＝１／Ｎ×Ｔｃｋ　　　　　　・・・（５）
　本実施例では、サブＡＤＣ１－２～１－Ｎの各々においてアナログ入力信号とクロック信号の遅延時間の相対的な差は１／Ｎ×Ｔｃｋであるから、従来のタイムインターリーブ型ＡＤＣと同様に、クロック周波数のＮ倍のサンプリングレートを得ることができる。
　自明であるが、全てのｉについてτｉｎ（ｉ）＝０とすれば、図１０に示した従来のタイムインターリーブ型ＡＤＣと等価な構成となり、式（４）は式（２）と一致する。
　本実施例の特徴は、インターリーブ数Ｎに関係なく、入力信号源が初段のサブＡＤＣ１－１と遅延回路２－１とを駆動するだけでよい点にある。すなわち、従来のタイムインターリーブ型ＡＤＣのように、インターリーブ数Ｎが増加しても入力信号源の負荷が増加しない。また、個々の遅延回路２－ｉは、サブＡＤＣ１－（ｉ＋１）と次段の遅延回路２－（ｉ＋１）とを駆動するだけでよい。したがって、本実施例のタイムインターリーブ型ＡＤＣは、インターリーブ数Ｎが増加しても良好な入力特性を保つことができる。
　なお、更に良好な入力特性を保つため、アナログ入力信号ｉｎを出力する入力信号源と初段のサブＡＤＣ１－１のアナログ入力信号端子との間に入力バッファを設けるようにしてもよい。この場合の構成を図２に示す。図２の構成の場合、入力信号源は、入力バッファ４のみを駆動すればよい。
［第２の実施例］
　第１の実施例には、次に述べる問題がある。所望のサンプリングレートを達成するタイムインターリーブ型ＡＤＣを設計する場合、決定した仕様によってインターリーブ数Ｎとクロック周期Ｔｃｋの値が決まるので、式（５）が成立するように遅延回路２－ｉ，３－ｉの遅延時間τｉｎ（ｉ），τｃｋ（ｉ）を決定すればよい。
　第１の実施例の問題は、遅延回路３－ｉの遅延時間τｃｋ（ｉ）が、従来の遅延回路２０１－ｉの遅延時間１／Ｎ×Ｔｃｋよりもτｉｎ（ｉ）だけ長くなることである。
　一般的に回路の遅延時間等の特性は、回路の製造技術の精度や、動作中の温度の変動、電源電圧の変動等によってばらつく。例えば１％、３％といったばらつきであっても、遅延時間τｃｋ（ｉ）が長くなれば、ばらつきの絶対値も大きくなる。
　遅延回路３－ｉの遅延時間のばらつきが大きくなると、個々のサブＡＤＣのサンプリングのタイミングエラーを引き起こす。すなわち、アナログ入力信号を本来サンプリングすべき時点とずれたタイミングで入力信号をサンプリングすることになり、タイミングがずれた分だけ出力波形に誤差が重畳する。タイミングエラーが大きければ大きいほど、出力波形の誤差が大きくなり、ＡＤＣとしての性能が劣化する。
　本発明の第２の実施例は、第１の実施例の問題を解決することを目的とするものである。図３は本実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。本実施例のタイムインターリーブ型ＡＤＣは、サブＡＤＣ１－１～１－Ｎと、遅延回路２－１～２－（Ｎ－１）と、クロック信号がアナログ入力信号と逆の入力順で第２の遅延時間τｃｋずつ遅れて個々のサブＡＤＣ１－Ｎ～１－１に入力されるように、クロック信号に時間差を与える遅延回路５－（Ｎ－１）～５－１とから構成される。
　アナログ入力信号は、第１の実施例と同じく、サブＡＤＣ１－１，１－２，・・・・，１－Ｎの順番に入力される。一方、クロック信号は、サブＡＤＣ１－Ｎ，・・・・，１－２，１－１の順番に入力される。すなわち、個々のサブＡＤＣに入力される順序がアナログ入力信号とクロック信号とで逆になる点が、第１の実施例との違いである。
　第１の実施例と同様に、サブＡＤＣ１－ｉ（ｉは１～（Ｎ－１）の整数）とサブＡＤＣ１－（ｉ＋１）との間にある遅延回路２－ｉの遅延時間をτｉｎ（ｉ）とする。また、サブＡＤＣ１－ｉとサブＡＤＣ１－（ｉ＋１）との間にある遅延回路５－（ｉ）の遅延時間をτｃｋ（ｉ）とする。各遅延回路５－ｉの遅延時間τｃｋ（ｉ）はそれぞれ異なる値でもよいし、同一の値でもよい。
　全ての遅延回路２－ｉ，５－ｉは、その遅延時間τｉｎ（ｉ），τｃｋ（ｉ）が以下の式を満足するように設計される。
　τｉｎ（ｉ）＋τｃｋ（ｉ）＝１／Ｎ×Ｔｃｋ　　　　　　・・・（６）
　式（６）を満足するように遅延回路２－ｉ，５－ｉを設計することで、従来のタイムインターリーブ型ＡＤＣおよび第１の実施例と同様に、クロック周波数のＮ倍のサンプリングレートを得ることができる。
　本実施例の特徴は、式（６）から分かるとおり、遅延回路５－ｉの遅延時間τｃｋ（ｉ）を、従来の遅延回路２０１－ｉの遅延時間１／Ｎ×Ｔｃｋよりも短い値に設定することができる点にある。したがって、本実施例では、従来のタイムインターリーブ型ＡＤＣや第１の実施例と比べて遅延回路５－ｉの遅延時間の誤差を小さくすることができる。その結果、高精度なＡＤＣの設計が可能となる。
　なお、第１の実施例と同様に、入力信号源と初段のサブＡＤＣ１－１のアナログ入力信号端子との間に入力バッファを設けるようにしてもよい。
［第３の実施例］
　第２の実施例で述べた遅延時間のばらつきに関しては、第１、第２の実施例共に、アナログ入力信号とクロック信号のどちらか一方の遅延回路、あるいはアナログ入力信号とクロック信号の両方の遅延回路における遅延時間を外部からの制御信号入力により可変にするという対応が考えられる。遅延時間を可変にすることにより、回路製造後の使用状態において遅延時間のばらつきを校正することができる。
　図４は本発明の第３の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。本実施例のタイムインターリーブ型ＡＤＣは、サブＡＤＣ１－１～１－Ｎと、可変遅延回路２ａ－１～２ａ－（Ｎ－１），３ａ－１～３ａ－（Ｎ－１）とから構成される。
　図４の構成は、第１の実施例において遅延回路２－１～２－（Ｎ－１）を可変遅延回路２ａ－１～２ａ－（Ｎ－１）に替え、遅延回路３－１～３－（Ｎ－１）を可変遅延回路３ａ－１～３ａ－（Ｎ－１）に替えたものである。
　サブＡＤＣ１－ｉ（ｉは１～（Ｎ－１）の整数）とサブＡＤＣ１－（ｉ＋１）との間にある可変遅延回路２ａ－ｉの遅延時間τｉｎ（ｉ）は、遅延制御信号ｃｔｒｌ＿τｉｎ（ｉ）によって調整することが可能である。同様に、可変遅延回路３ａ－ｉの遅延時間τｃｋ（ｉ）は、遅延制御信号ｃｔｒｌ＿τｃｋ（ｉ）によって調整することが可能である。
　タイムインターリーブ型ＡＤＣから実際に出力される信号ｏｕｔ－１～ｏｕｔ－Ｎを観測しながら、遅延時間τｉｎ（ｉ），τｃｋ（ｉ）の誤差による出力信号ｏｕｔ－１～ｏｕｔ－Ｎの雑音が最小となるように遅延制御信号ｃｔｒｌ＿τｉｎ（ｉ），ｃｔｒｌ＿τｃｋ（ｉ）を調整することで、高精度なＡＤＣを作製することができる。
　本実施例を第２の実施例に適用した場合の構成を図５に示す。図５の構成は、第２の実施例において遅延回路２－１～２－（Ｎ－１）を可変遅延回路２ａ－１～２ａ－（Ｎ－１）に替え、遅延回路５－（Ｎ－１）～５－１を可変遅延回路５ａ－（Ｎ－１）～５ａ－１に替えたものである。
　なお、図４、図５では、アナログ入力信号とクロック信号の両方の遅延回路の遅延時間を可変としているが、アナログ入力信号とクロック信号のどちらか一方のみの遅延回路を可変遅延回路にしてもよい。
　また、第１の実施例と同様に、入力信号源と初段のサブＡＤＣ１－１のアナログ入力信号端子との間に入力バッファを設けるようにしてもよい。
［第４の実施例］
　第１～第３の実施例では、個々のサブＡＤＣに入力されるアナログ入力信号は、それぞれ異なる時間遅れがあることを除いて全て同じ波形である必要がある。すなわち、アナログ入力信号の遅延回路の利得は全て１であるべきである。しかし、個々の遅延回路の利得が回路のばらつきの影響によりずれた場合、後段のサブＡＤＣに入力されるアナログ入力信号ほど、利得の誤差が積算されていき、出力信号に重畳される雑音が大きくなる。このような遅延回路の利得のばらつきに関しては、遅延回路の利得（増幅率）を可変にしてサブＡＤＣ間の利得のミスマッチをある程度校正できるようにするという対応が考えられる。
　図６は本発明の第４の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。本実施例のタイムインターリーブ型ＡＤＣは、サブＡＤＣ１－１～１－Ｎと、外部から入力される利得制御信号により利得の調整が可能な遅延回路２ｂ－１～２ｂ－（Ｎ－１）と、遅延回路３－１～３－（Ｎ－１）とから構成される。
　図６の構成は、第１の実施例において遅延回路２－１～２－（Ｎ－１）を遅延回路２ｂ－１～２ｂ－（Ｎ－１）に替えたものである。
　サブＡＤＣ１－ｉ（ｉは１～（Ｎ－１）の整数）とサブＡＤＣ１－（ｉ＋１）との間にある遅延回路２ｂ－ｉの利得は、利得制御信号ｃｔｒｌ＿ｇ（ｉ）によって調整することが可能である。遅延回路２ｂ－ｉは、例えばインバータチェーン回路等から構成される遅延回路と可変利得増幅器の組み合わせによって実現することができる。
　本実施例を第２の実施例に適用した場合の構成を図７に示す。
　また、本実施例を第３の実施例と組み合わせてもよい。すなわち、図６、図７において、遅延回路２ｂ－１～２ｂ－（Ｎ－１）を可変遅延かつ可変利得の遅延回路にしてもよい。また、遅延回路３－１～３－（Ｎ－１），５－１～５－（Ｎ－１）を可変遅延回路にしてもよい。
　また、第１の実施例と同様に、入力信号源と初段のサブＡＤＣ１－１のアナログ入力信号端子との間に入力バッファを設けるようにしてもよい。
［第５の実施例］
　第１～第４の実施例では、アナログ入力信号が遅延回路２－１～２－（Ｎ－１），２ａ－１～２ａ－（Ｎ－１），２ｂ－１～２ｂ－（Ｎ－１）を通っている。このため、個々のサブＡＤＣ１－１～１－Ｎの出力信号ｏｕｔ－１～ｏｕｔ－Ｎは、遅延回路２－１～２－（Ｎ－１），２ａ－１～２ａ－（Ｎ－１），２ｂ－１～２ｂ－（Ｎ－１）の遅延時間分だけ、相対的にずれたタイミングで出力される。出力信号ｏｕｔ－１～ｏｕｔ－Ｎのタイミングのずれにより、出力信号ｏｕｔ－１～ｏｕｔ－Ｎを統合するデジタル信号処理回路の処理が複雑になる。デジタル信号処理回路の処理を簡潔にするために、出力信号ｏｕｔ－１～ｏｕｔ－Ｎの時間差を補正する遅延回路を各サブＡＤＣの出力に設けるという対応が考えられる。
　図８は本発明の第５の実施例に係るタイムインターリーブ型ＡＤＣの構成を示すブロック図である。本実施例のタイムインターリーブ型ＡＤＣは、サブＡＤＣ１－１～１－Ｎと、遅延回路２－１～２－（Ｎ－１），３－１～３－（Ｎ－１）と、サブＡＤＣ１－１～１－Ｎの出力にそれぞれ設けられ、サブＡＤＣ１－１～１－Ｎの出力信号ｏｕｔ－１～ｏｕｔ－Ｎの時間差を補正する遅延回路６－１～６－Ｎとから構成される。
　例えば、サブＡＤＣ１－２は、サブＡＤＣ１－１よりもτｉｎ（１）だけ遅れたアナログ入力信号を受け取っている。このため、サブＡＤＣ１－２の出力信号ｏｕｔ－２は、サブＡＤＣ１－１の出力信号ｏｕｔ－１と比べてτｉｎ（１）だけ遅れている。そこで、サブＡＤＣ１－１，１－２の出力にそれぞれ遅延回路６－１，６－２を設け、サブＡＤＣ１－１の出力の遅延時間がサブＡＤＣ１－２の出力の遅延時間よりもτｉｎ（１）だけ長くなるようにすれば、サブＡＤＣ１－１，１－２の出力を同じ時間軸で処理することができる。
　サブＡＤＣ１－１，１－２についての説明を全てのサブＡＤＣ１－１～１－Ｎについて一般化すると、２以上Ｎ以下の全ての整数Ｍに対し、以下の条件を満たすように、遅延回路６－１～６－Ｎを設計する。
Figure JPOXMLDOC01-appb-M000001
　τｏｕｔ（１）はサブＡＤＣ１－１の出力に接続された遅延回路６－１の遅延時間、τｏｕｔ（Ｍ）はサブＡＤＣ１－Ｍ（Ｍは２～Ｎの整数）の出力に接続された遅延回路６－Ｍの遅延時間である。
　こうして、本実施例では、サブＡＤＣ１－１～１－Ｎの出力信号ｏｕｔ－１～ｏｕｔ－Ｎを同じ時間軸上で処理することができるため、後段の処理が簡潔になる。
　図８の例では、本実施例を第１の実施例に適用しているが、第２～第４の実施例において遅延回路６－１～６－Ｎを設けるようにしてもよい。
　また、第１の実施例と同様に、入力信号源と初段のサブＡＤＣ１－１のアナログ入力信号端子との間に入力バッファを設けるようにしてもよい。
　第１～第５の実施例では、アナログ入力信号とクロック信号をそれぞれ単相信号としているが、アナログ入力信号とクロック信号のどちらか一方、あるいはアナログ入力信号とクロック信号の両方を差動信号としてもよい。これにより、同相ノイズ除去による信号対雑音比の向上が期待される。
　アナログ入力信号を差動信号とする場合、遅延回路２－１～２－（Ｎ－１），２ａ－１～２ａ－（Ｎ－１），２ｂ－１～２ｂ－（Ｎ－１）は差動入力差動出力型の遅延回路となる。サブＡＤＣ１－１～１－Ｎは差動入力型のＡＤＣとなる。
　クロック信号を差動信号とする場合、遅延回路３－１～３－（Ｎ－１），３ａ－１～３ａ－（Ｎ－１），５－１～５－（Ｎ－１），５ａ－１～５ａ－（Ｎ－１）は差動入力差動出力型の遅延回路となる。サブＡＤＣ１－１～１－Ｎは差動クロック入力型のＡＤＣとなる。
　本発明は、ＡＤＣに適用することができる。
　１－１～１－Ｎ…サブＡＤＣ、２－１～２－（Ｎ－１），２ｂ－１～２ｂ－（Ｎ－１），３－１～３－（Ｎ－１），５－１～５－（Ｎ－１），６－１～６－Ｎ…遅延回路、２ａ－１～２ａ－（Ｎ－１），３ａ－１～３ａ－（Ｎ－１），５ａ－１～５ａ－（Ｎ－１）…可変遅延回路、４…入力バッファ。

Claims (5)

  1. 　クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号に変換するように構成された複数のＡＤＣと、
    　前記アナログ入力信号が前記複数のＡＤＣの並び順に第１の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記アナログ入力信号に時間差を与えるように構成された複数の第１の遅延回路と、
    　前記クロック信号が前記複数のＡＤＣの並び順に第２の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記クロック信号に時間差を与えるように構成された複数の第２の遅延回路とを備えることを特徴とするタイムインターリーブ型ＡＤＣ。
  2. 　クロック信号に同期したタイミングでアナログ入力信号をサンプリングしてデジタル出力信号に変換するように構成された複数のＡＤＣと、
    　前記アナログ入力信号が前記複数のＡＤＣの並び順に第１の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記アナログ入力信号に時間差を与えるように構成された複数の第１の遅延回路と、
    　前記クロック信号が前記アナログ入力信号と逆の入力順で第２の遅延時間ずつ遅れて個々のＡＤＣに入力されるように、前記クロック信号に時間差を与えるように構成された複数の第２の遅延回路とを備えることを特徴とするタイムインターリーブ型ＡＤＣ。
  3. 　請求項１または２記載のタイムインターリーブ型ＡＤＣにおいて、
    　前記第１の遅延回路と前記第２の遅延回路のうち少なくとも一方は、外部から入力される遅延制御信号により遅延時間の調整が可能であることを特徴とするタイムインターリーブ型ＡＤＣ。
  4. 　請求項１乃至３のいずれか１項に記載のタイムインターリーブ型ＡＤＣにおいて、
    　前記第１の遅延回路は、外部から入力される利得制御信号により利得の調整が可能であることを特徴とするタイムインターリーブ型ＡＤＣ。
  5. 　請求項１乃至４のいずれか１項に記載のタイムインターリーブ型ＡＤＣにおいて、
    　前記複数のＡＤＣの出力にそれぞれ設けられ、前記複数のＡＤＣの出力信号の時間差を補正するように構成された複数の第３の遅延回路をさらに備えることを特徴とするタイムインターリーブ型ＡＤＣ。
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