JP2008244325A - Printed wiring board and ball grid array package - Google Patents
Printed wiring board and ball grid array package Download PDFInfo
- Publication number
- JP2008244325A JP2008244325A JP2007085540A JP2007085540A JP2008244325A JP 2008244325 A JP2008244325 A JP 2008244325A JP 2007085540 A JP2007085540 A JP 2007085540A JP 2007085540 A JP2007085540 A JP 2007085540A JP 2008244325 A JP2008244325 A JP 2008244325A
- Authority
- JP
- Japan
- Prior art keywords
- printed wiring
- wiring board
- porous ptfe
- layer
- stress relaxation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Description
本発明は、プリント配線基板、および当該プリント配線基板をインターポーザーとして有するボールグリッドアレイパッケージに関するものである。 The present invention relates to a printed wiring board and a ball grid array package having the printed wiring board as an interposer.
従来より使用されているプリント配線基板は、ガラスクロス、紙、アラミド不織布、ＬＣＰ不織布等に熱硬化性樹脂が含浸されてなるプリプレグを所望枚数積層し、最外層の少なくとも片面に銅箔等の金属箔を積層するものである。そして、このプリント配線基板をＩＣパッケージ用配線板（以下、「インターポーザー」という）として用いてＩＣパッケージを構成する場合、マザーボードとの接続態様としては、図１の様に半田ボールを介するものがある。 Conventional printed wiring boards are made by laminating a desired number of prepregs impregnated with thermosetting resin into glass cloth, paper, aramid nonwoven fabric, LCP nonwoven fabric, etc., and a metal such as copper foil on at least one side of the outermost layer. The foil is laminated. When this printed wiring board is used as an IC package wiring board (hereinafter referred to as “interposer”) to form an IC package, the connection mode with the mother board is via a solder ball as shown in FIG. is there.
接続端子として半田ボールを使用するＩＣパッケージはボールグリッドアレイパッケージと呼ばれ、通常、頭文字を取ってＢＧＡパッケージと称される。このＢＧＡパッケージの利点は、接続端子の高密度化が容易に図られることである。即ち、従来のリードフレームを使用していたＩＣパッケージでは、周辺からのみしか接続端子を得ることができない。それに対してＢＧＡパッケージでは、パッケージの裏面全体を利用して接続端子を得ることができる。 An IC package using solder balls as connection terminals is called a ball grid array package, and is usually referred to as a BGA package by taking the initial letter. The advantage of this BGA package is that the connection terminals can be easily densified. That is, in an IC package that uses a conventional lead frame, connection terminals can be obtained only from the periphery. On the other hand, in the BGA package, the connection terminal can be obtained using the entire back surface of the package.
しかし、従来のプリント配線基板をインターポーザーとして使用したＢＧＡパッケージでは、熱衝撃により半田ボールが破壊されるという問題がある。その理由としては、シリコン素材で作られているＩＣチップの熱膨張係数が約３ｐｐｍ／℃であるのに対して、マザーボードの熱膨張係数が約２０ｐｐｍ／℃であり、両者が大きく異なることが挙げられる。 However, the BGA package using a conventional printed wiring board as an interposer has a problem that the solder ball is destroyed by thermal shock. The reason for this is that the thermal expansion coefficient of an IC chip made of silicon material is about 3 ppm / ° C, whereas the thermal expansion coefficient of a motherboard is about 20 ppm / ° C, and the two differ greatly. It is done.
つまりＩＣパッケージは、寒冷地での使用や加速信頼性を考慮して一般的には−５０℃での耐性が求められる一方で、製造時には半田付けなどによる熱履歴を受ける。ＩＣパッケージがこの様な温度変化を受けると、ＩＣチップとマザーボード間の熱膨張係数の違いに由来する応力が点接触に近い半田ボール部に集中して破壊が起こる。 That is, the IC package is generally required to have a resistance of −50 ° C. in consideration of use in a cold region and acceleration reliability, but receives a thermal history due to soldering or the like during manufacture. When the IC package is subjected to such a temperature change, the stress resulting from the difference in thermal expansion coefficient between the IC chip and the mother board is concentrated on the solder ball portion close to the point contact, and breakage occurs.
上述した半田ボール部の破壊を抑制するための方法としては、従来、主に以下のものが採用されてきた。 Conventionally, the following methods have been mainly employed as methods for suppressing the destruction of the solder ball portion described above.
１つは、半田ボール部に耐熱樹脂を埋め込む図２に示すような方法である。通常では、半田ボールの接続部分、即ち点接触部にのみ応力は加わるが、耐熱樹脂を半田ボール部に埋め込むと応力は耐熱樹脂の埋め込み部に均等に加わる為に半田ボール部が保護される。この方法はアンダーフィルと呼ばれており、半田ボール部の保護に関して非常に有効な方法である。 One is a method as shown in FIG. 2 in which a heat-resistant resin is embedded in the solder ball portion. Normally, stress is applied only to the solder ball connecting portion, that is, the point contact portion. However, when the heat-resistant resin is embedded in the solder ball portion, the stress is evenly applied to the embedded portion of the heat-resistant resin, so that the solder ball portion is protected. This method is called underfill and is a very effective method for protecting the solder ball portion.
もう１つは、ＩＣチップ３とプリント配線基板１との間の接着層２に（図１を参照）、応力を緩和するためのフィルム等を挿入する方法である。例えば特許文献１には、多孔質フッ素樹脂層の両面に接着性樹脂層が形成されているＩＣチップ接着用シートが開示されている。
上述した様に、ＢＧＡパッケージにおける半田ボールの破壊を抑制するための技術は従来検討されていたが、十分に満足できるものではなかった。 As described above, techniques for suppressing breakage of solder balls in a BGA package have been studied in the past, but are not fully satisfactory.
例えば上述したアンダーフィルでは、いったん耐熱樹脂を埋め込むとＩＣパッケージに故障が生じた場合でも取り外しができないため、マザーボードごと交換する必要があり非常に不経済であるという問題がある。即ち、アンダーフィルで用いられる樹脂としては熱硬化性樹脂が通常用いられるが、この熱硬化性樹脂は、熱可塑性樹脂と異なり一度硬化すると再び軟化させることはできない。また、熱硬化性樹脂を硬化させるには、例えば１５０℃という高温を有することから各部品には耐熱性も要求されることになり、さらに硬化に時間を要することから生産効率に劣るという問題もある。 For example, the above-described underfill has a problem that once the heat-resistant resin is embedded, the IC package cannot be removed even if a failure occurs, so that it is necessary to replace the entire motherboard, which is very uneconomical. That is, a thermosetting resin is usually used as the resin used in the underfill, but unlike a thermoplastic resin, the thermosetting resin cannot be softened again once cured. In addition, in order to cure the thermosetting resin, for example, each part is required to have heat resistance because it has a high temperature of 150 ° C. Further, since it takes time for curing, there is a problem that the production efficiency is inferior. is there.
また、接着層に応力を緩和するためのフィルムを挿入する技術では、従来のＢＧＡパッケージの製造装置が適用できないという問題がある。即ち、ＩＣチップとプリント配線基板とを単に接着するのであれば、何れかの表面に接着剤を塗布して圧着すればよい。しかし応力緩和用のフィルムを挿入する場合、そのための装置が新たに必要となる。 In addition, there is a problem that a conventional BGA package manufacturing apparatus cannot be applied to the technique of inserting a film for relieving stress in the adhesive layer. That is, if the IC chip and the printed wiring board are simply bonded, an adhesive may be applied to any surface and bonded. However, when a stress relaxation film is inserted, a new apparatus is required.
さらに近年、ＩＣチップが処理すべき情報量の増大によりＩＣパッケージの大型化も求められる場合がある。その結果、ＩＣチップとマザーボード間の熱膨張係数の違いにより半田ボール部へ付与される応力は非常に大きくなっている。また、特に近年では環境問題から鉛フリーの半田が用いられるが、かかる鉛フリー半田に要する温度は２４０〜２８０℃程度と極めて高温である。その結果、製造時における半田ボール部への応力はさらに大きくなる。 In recent years, there is a case where an IC package is required to be enlarged due to an increase in the amount of information to be processed by the IC chip. As a result, the stress applied to the solder ball portion is very large due to the difference in thermal expansion coefficient between the IC chip and the mother board. In recent years, lead-free solder is used due to environmental problems. The temperature required for such lead-free solder is as high as about 240 to 280 ° C. As a result, the stress on the solder ball portion during manufacturing is further increased.
よって、ＢＧＡパッケージにおける半田ボールへの応力をより一層緩和する技術が強く求められている。また、上述した様な温度変化の下でも安定した弾性率を維持することも、当該応力を緩和するための材料に求められる。 Therefore, there is a strong demand for a technique for further relaxing the stress on the solder balls in the BGA package. In addition, maintaining a stable elastic modulus even under temperature changes as described above is also required for a material for relaxing the stress.
そこで本発明が解決すべき課題は、ＢＧＡパッケージのインターポーザーとして利用されるものであり、大幅な温度変化の下でも安定した応力緩和作用と弾性率を示すプリント配線基板を提供することにある。また、本発明では、大幅な温度変化の下でも安定的に使用できるＢＧＡパッケージを提供することも目的とする。 Therefore, a problem to be solved by the present invention is to be used as an interposer of a BGA package, and to provide a printed wiring board that exhibits a stable stress relaxation action and elastic modulus even under a large temperature change. It is another object of the present invention to provide a BGA package that can be used stably even under a large temperature change.
本発明者らは、上記課題を解決すべく、先ず、応力緩和層をプリント配線基板の内部に設けることを考えた。その上で、当該応力緩和層を構成する材料につき種々検討したところ、多孔質ＰＴＦＥシートが大幅な温度変化の下でも安定した応力緩和作用と弾性率を示すことを見出して、本発明を完成した。 In order to solve the above-mentioned problems, the present inventors first considered providing a stress relaxation layer inside the printed wiring board. Then, various studies were made on the materials constituting the stress relaxation layer, and the present invention was completed by finding that the porous PTFE sheet exhibits a stable stress relaxation action and elastic modulus even under a large temperature change. .
本発明のプリント配線基板は、ＢＧＡパッケージのインターポーザーとして用いられるものであり；リジッド絶縁層および多孔質ＰＴＦＥシートからなる３層以上の多層シート構造を有し；当該多孔質ＰＴＦＥシートが内層に配置されていることを特徴とする。 The printed wiring board of the present invention is used as an interposer for a BGA package; has a multilayer sheet structure of three or more layers comprising a rigid insulating layer and a porous PTFE sheet; the porous PTFE sheet is disposed in an inner layer It is characterized by being.
上記多孔質ＰＴＦＥシートとしては、その平均孔径が０．０５〜０．５μｍであるものが好適である。多層シート構造を有するプリント配線基板では層間の接着性も重要であるが、かかる平均孔径を有する多孔質ＰＴＦＥシートであれば優れた層間接着性を示すことによる。 As the porous PTFE sheet, those having an average pore diameter of 0.05 to 0.5 μm are suitable. In a printed wiring board having a multilayer sheet structure, adhesion between layers is also important. However, a porous PTFE sheet having such an average pore diameter exhibits excellent interlayer adhesion.
上記多孔質ＰＴＦＥシートは無機フィラーを含むものであってもよい。無機フィラーを添加することにより、当該シートの親水性、静電特性、熱伝導率などの特性を向上でき得るからである。 The porous PTFE sheet may contain an inorganic filler. This is because the addition of an inorganic filler can improve properties such as hydrophilicity, electrostatic properties, and thermal conductivity of the sheet.
本発明のボールグリッドアレイパッケージは、上記プリント配線基板をインターポーザーとして有することを特徴とする。 The ball grid array package of the present invention has the printed wiring board as an interposer.
本発明のプリント配線基板は、応力を緩和するための多孔質ＰＴＦＥを有する。よって、ＩＣチップとマザーボートとの熱膨張係数の相違に起因するＢＧＡパッケージ内のストレスを効果的に吸収することができ、半田ボール部への応力集中を低減できる。その結果、ＢＧＡパッケージの製造時や使用時における半田ボール部の破壊を抑制することができる。また、当該応力緩和層はプリント配線基板の内部に存在するため、本発明のＢＧＡパッケージは既存の装置による製造が可能である。 The printed wiring board of the present invention has porous PTFE for relieving stress. Therefore, the stress in the BGA package due to the difference in thermal expansion coefficient between the IC chip and the mother boat can be effectively absorbed, and the stress concentration on the solder ball portion can be reduced. As a result, it is possible to suppress breakage of the solder ball portion during manufacture or use of the BGA package. Further, since the stress relaxation layer is present inside the printed wiring board, the BGA package of the present invention can be manufactured by an existing apparatus.
従って、本発明のプリント配線基板は、大幅な温度変化に関わらず効率的に製造することができ且つ安定的に使用できるものとして産業上極めて有用である。 Therefore, the printed wiring board of the present invention is extremely useful in the industry as it can be efficiently manufactured regardless of a significant temperature change and can be used stably.
本発明のプリント配線基板は、
ボールグリッドアレイパッケージ（ＢＧＡパッケージ）のインターポーザーとして用いられるものであり；
リジッド絶縁層および多孔質ＰＴＦＥシートからなる３層以上の多層シート構造を有し；
当該多孔質ＰＴＦＥシートが内層に配置されていることを特徴とする。
The printed wiring board of the present invention is
Used as an interposer for ball grid array packages (BGA packages);
Having a multilayer sheet structure of three or more layers comprising a rigid insulating layer and a porous PTFE sheet;
The porous PTFE sheet is arranged in an inner layer.
本発明に係るＢＧＡパッケージの模式図を図３に示す。図３の通り、本発明のプリント配線基板はＢＧＡパッケージのインターポーザーとして用いられるものであり、その内部に多孔質ＰＴＦＥからなる応力緩和層を有する。当該応力緩和層によりＩＣチップとマザーボートとの熱膨張係数の相違に起因するストレスを低減でき、半田ボール部の破壊を抑制できる。また、当該応力緩和層はプリント配線基板の内部に存在することから、本発明のＢＧＡパッケージは既存の装置で効率的に製造することができる。 A schematic diagram of a BGA package according to the present invention is shown in FIG. As shown in FIG. 3, the printed wiring board of the present invention is used as an interposer of a BGA package, and has a stress relaxation layer made of porous PTFE inside. The stress relaxation layer can reduce stress caused by the difference in thermal expansion coefficient between the IC chip and the mother boat, and can suppress breakage of the solder ball portion. In addition, since the stress relaxation layer is present inside the printed wiring board, the BGA package of the present invention can be efficiently manufactured with an existing apparatus.
本発明のプリント配線基板は、リジッド絶縁層と多孔質ＰＴＦＥシートからなる３層以上の多層シート構造を有する。プリント配線基板は、導体層の数により、絶縁層の片面に導体層が形成されている片面板、絶縁層の両面に導体層が形成されている両面基板、および３層以上の導体層を有する多層基板に分類される。本発明で規定されている「３層以上の多層シート構造」とは、導体層の数とは関係なく、プリント配線基板を構成するリジッド絶縁層と応力緩和層の合計数が３層以上であることを意味する。またリジッド絶縁層は、プリプレグを硬化させたものなど従来の絶縁層であり且つ強度は十分であるものの応力緩和作用を有しないもの或いは応力緩和層が十分でないものをいい、その種類は特に限定されず、多孔質ＰＴＦＥシートと区別するために「リジッド」の語を便宜上付したものである。よって本発明のリジッド絶縁層には、フレキシブルなものも含まれるものとする。 The printed wiring board of the present invention has a multilayer sheet structure of three or more layers comprising a rigid insulating layer and a porous PTFE sheet. The printed wiring board has a single-sided board in which a conductor layer is formed on one side of an insulating layer, a double-sided board in which a conductor layer is formed on both sides of the insulating layer, and three or more conductor layers depending on the number of conductor layers. Classified as multilayer substrate. The “multi-layer sheet structure of three or more layers” defined in the present invention means that the total number of rigid insulating layers and stress relaxation layers constituting the printed wiring board is three or more regardless of the number of conductor layers. Means that. The rigid insulating layer is a conventional insulating layer such as a cured prepreg and has sufficient strength but does not have a stress relaxation action or has insufficient stress relaxation layer, and its kind is particularly limited. In order to distinguish from a porous PTFE sheet, the word “rigid” is given for convenience. Therefore, the rigid insulating layer of the present invention includes a flexible layer.
また、本発明のプリント配線基板において多層シート構造を構成する多孔質ＰＴＦＥシートは、多層シート構造の内層に配置されている。 Further, the porous PTFE sheet constituting the multilayer sheet structure in the printed wiring board of the present invention is disposed in the inner layer of the multilayer sheet structure.
例えば、本発明のプリント配線基板におけるリジッド絶縁層と応力緩和層の組み合わせを下記に例示する。例示中、リジッド絶縁層を「ＰＰ」と略し、応力緩和層を「ＥＬ」と略する。
（１） ＰＰ−ＥＬ−ＰＰ
（２） ＰＰ−ＥＬ−ＰＰ−ＰＰ
（３） ＰＰ−ＥＬ−ＰＰ−ＥＬ−ＰＰ
（４） ＰＰ−ＥＬ−ＰＰ−ＰＰ−ＰＰ
（５） ＰＰ−ＰＰ−ＥＬ−ＰＰ−ＰＰ
For example, a combination of a rigid insulating layer and a stress relaxation layer in the printed wiring board of the present invention is exemplified below. In the example, the rigid insulating layer is abbreviated as “PP”, and the stress relaxation layer is abbreviated as “EL”.
(1) PP-EL-PP
(2) PP-EL-PP-PP
(3) PP-EL-PP-EL-PP
(4) PP-EL-PP-PP-PP
(5) PP-PP-EL-PP-PP
本発明は上記例示により何ら制限されるものではないが、基板の反りを低減するという観点からは対称であるものが好適である。上記例示でいえば、（１）、（３）および（５）である。なお、導体層は各リジッド絶縁層の片面または両面に形成されているか、或いは導体層が形成されていないリジッド絶縁層が存在していてもよいが、プリント配線基板の最外部の少なくとも一方には形成されている必要がある。 Although this invention is not restrict | limited at all by the said illustration, what is symmetrical is suitable from a viewpoint of reducing the curvature of a board | substrate. The above examples are (1), (3) and (5). The conductor layer may be formed on one or both sides of each rigid insulating layer, or a rigid insulating layer on which no conductor layer is formed may be present, but at least one of the outermost parts of the printed wiring board is present. It needs to be formed.
２層のリジッド絶縁層を有し、多孔質ＰＴＦＥからなる応力緩和層が間に挟まれている両面プリント配線基板の例を図４に示す。また、同じく２層のリジッド絶縁層を有し多孔質ＰＴＦＥシートからなる応力緩和層が間に挟まれているものであるが、導体層を４層有する多層プリント配線基板の例を図５に示す。図４と図５において、導体層同士はスルーホール等により結合されていてもよい。 FIG. 4 shows an example of a double-sided printed wiring board having two rigid insulating layers and having a stress relaxation layer made of porous PTFE sandwiched therebetween. FIG. 5 shows an example of a multilayer printed wiring board having four conductor layers, which also has two rigid insulating layers and a stress relaxation layer made of a porous PTFE sheet sandwiched therebetween. . In FIG. 4 and FIG. 5, the conductor layers may be coupled by a through hole or the like.
本発明のプリント配線基板は、応力緩和層として多孔質ＰＴＦＥシートを内層に含む。 The printed wiring board of the present invention includes a porous PTFE sheet as an inner layer as a stress relaxation layer.
応力緩和層に求められる特性としては、幅広い温度範囲での低弾性、鉛フリー半田リフロー工程での高温に対する耐熱性、リジッド絶縁層を構成する熱硬化性樹脂との接着性が挙げられる。また、鉛フリー半田時においても金属腐食ガスを生じない材料が最適である。これら特性を満たす材料としては多孔質ＰＴＦＥが最適である。 The characteristics required for the stress relaxation layer include low elasticity in a wide temperature range, heat resistance to high temperatures in the lead-free solder reflow process, and adhesion to the thermosetting resin constituting the rigid insulating layer. Also, a material that does not generate metal corrosive gas even when lead-free soldering is optimal. Porous PTFE is the most suitable material that satisfies these characteristics.
弾性率に関しては、本発明においては−５０℃から２５０℃で５００ＭＰａ以下という基準が求められる。例えば、応力緩和層を構成する材料として一般的なシリコーン樹脂を用いることが考えられるが、シリコーン樹脂は低温での弾性率が高く、また、鉛フリー半田リフロー工程における２４０〜２８０℃という高温での耐熱性に劣る。さらに、半田リフロー時には金属を腐食させるシロキサンガスを発生させるという問題も有する。 Regarding the elastic modulus, in the present invention, a standard of −50 to 250 ° C. and 500 MPa or less is required. For example, it is conceivable to use a general silicone resin as a material constituting the stress relaxation layer, but the silicone resin has a high elastic modulus at a low temperature, and at a high temperature of 240 to 280 ° C. in a lead-free solder reflow process. Inferior in heat resistance. Furthermore, there is a problem that siloxane gas that corrodes metal is generated during solder reflow.
一方、多孔質ＰＴＦＥシートはＰＴＦＥを延伸多孔質化したフィルムであり、２３℃においては５０〜２００ＭＰａという低弾性を有す。この数値は２３℃におけるシリコーンの数値とほぼ同等であるが、−５０℃といった低温時におけるシリコーンの弾性率は一般的に５００〜２０００ＭＰａ程度であるのに対し、多孔質ＰＴＦＥは１００〜５００Ｍｐと安定している。また、ＰＴＦＥは２８０℃以下で極めて安定であることから、半田リフロー時においても金属を腐食させるガスを生じない。 On the other hand, the porous PTFE sheet is a film obtained by stretching PTFE to have a low elasticity of 50 to 200 MPa at 23 ° C. This value is almost equivalent to the value of silicone at 23 ° C., but the elastic modulus of silicone at a low temperature of −50 ° C. is generally about 500 to 2000 MPa, whereas porous PTFE is stable at 100 to 500 Mp. is doing. Further, since PTFE is extremely stable at 280 ° C. or lower, no gas that corrodes metal is generated even during solder reflow.
ところで、プリント配線基板において絶縁コア層材料として用いられるガラスエポキシの２３℃における弾性率は約１００００ＭＰａ程度である。よって、ＩＣチップとマザーボードとの間の応力を緩和することができない。しかし、弾性率がガラスエポキシの１００分の１以下である多孔質ＰＴＦＥシートであれば、当該応力を十分に緩衝することができる。 By the way, the elastic modulus at 23 ° C. of glass epoxy used as an insulating core layer material in a printed wiring board is about 10,000 MPa. Therefore, the stress between the IC chip and the mother board cannot be relieved. However, if it is a porous PTFE sheet whose elastic modulus is 1/100 or less of glass epoxy, the stress can be sufficiently buffered.
また、本発明の応力緩和層は、プリント配線基板の内層に存在するためリジッド絶縁層との接着性も求められる。しかしＰＴＦＥシートの接着性は一般的には著しく低いといえる。よって本発明では、ＰＴＦＥシートを多孔質のものとする。多孔質構造のアンカー効果、即ち、樹脂が多孔質構造の微細孔に入り込んで機械的に接着性を高める効果が発揮されるからである。かかる効果をより確実に発揮せしめるためには、多孔質ＰＴＦＥシートの平均孔径を０．０５μｍ以上、０．５μｍ以下にすることが好ましく、さらに０．１μｍ以上、０．２μｍ以下にすることが好ましい。平均孔径が小さ過ぎると接着樹脂の微細孔への入り込みが難しく十分なアンカー効果が得られ難く接着強度が下がる場合がある。一方、平均孔径が大きくなり過ぎると接着強度が再び下がるおそれがある。平均孔径が大きくなり過ぎた場合に接着強度が下がるという現象は、接着界面の樹脂が浸透圧により微細孔内奥深くまで入り込み、その結果接着界面の樹脂が不足するためではないかと考えている。いずれにしろ、サブミクロンの世界において接着強度を保つためには平均孔径の制御が重要となり得る。 Moreover, since the stress relaxation layer of this invention exists in the inner layer of a printed wiring board, adhesiveness with a rigid insulating layer is also calculated | required. However, it can be said that the adhesiveness of the PTFE sheet is generally extremely low. Therefore, in the present invention, the PTFE sheet is made porous. This is because the anchor effect of the porous structure, that is, the effect that the resin enters the fine pores of the porous structure and mechanically improves the adhesion is exhibited. In order to exert such an effect more reliably, the average pore diameter of the porous PTFE sheet is preferably 0.05 μm or more and 0.5 μm or less, more preferably 0.1 μm or more and 0.2 μm or less. . If the average pore diameter is too small, it is difficult for the adhesive resin to enter the micropores, and it is difficult to obtain a sufficient anchor effect, and the adhesive strength may be lowered. On the other hand, if the average pore diameter becomes too large, the adhesive strength may decrease again. The phenomenon that the adhesive strength decreases when the average pore diameter becomes too large is thought to be because the resin at the adhesive interface penetrates deep into the micropores due to osmotic pressure, resulting in a shortage of resin at the adhesive interface. In any case, control of the average pore size can be important in order to maintain adhesive strength in the submicron world.
一般的に、多孔質材料の孔径は最大孔径（または「最大平均孔径」と呼ぶ場合もある）または平均孔径により規定される場合が多い。この２種類の孔径の中で使用頻度が高いのは最大孔径である。その理由は、多孔質材料の平均孔径を測定する場合と比較して、最大孔径の測定は非常に簡便に測定できることによる。つまり最大孔径は、バブルポイント装置を用い、多孔質材料の片面に溶媒を入れてその片面に空気圧をかけ、溶媒中から泡が発生した際の空気圧から換算することにより測定できる。また、最初に泡が発生した部分として最大孔径を有する部分を特定することができる。しかし、接着強度に影響する孔径は最大孔径ではなく明らかに平均孔径である。その理由は、最大孔径として得た情報は最大孔径を有する場所でのみにしか該当しないが、平均孔径として得た情報は多孔質材料全体に該当するといえることによる。よって平均孔径は、接着強度に影響を与えるということができる。 In general, the pore diameter of a porous material is often defined by the maximum pore diameter (or sometimes referred to as “maximum average pore diameter”) or the average pore diameter. Of these two types of hole diameters, the maximum hole diameter is the most frequently used. The reason is that the maximum pore size can be measured very easily compared to the case of measuring the average pore size of the porous material. That is, the maximum pore diameter can be measured by using a bubble point device, putting a solvent on one side of the porous material, applying air pressure to the one side, and converting from the air pressure when bubbles are generated from the solvent. Moreover, the part which has the largest hole diameter as a part which the bubble generate | occur | produced initially can be specified. However, the pore size that affects the adhesive strength is clearly the average pore size, not the maximum pore size. The reason is that the information obtained as the maximum pore diameter applies only to the place having the maximum pore diameter, but the information obtained as the average pore diameter corresponds to the entire porous material. Therefore, it can be said that the average pore diameter affects the adhesive strength.
本発明においては、全ての細孔を円筒形と仮定し、孔径は直径で表すことにして細孔に対する容積分布を細孔分布計で測定し、細孔容積の中間値に対応する細孔径を平均孔径として求めた。なお、本発明では、平均孔径をポロメーター（ＰＭＩ社製、製品名：Ｐｅｒｍ−Ｐｏｒｏｍｅｔｅｒ １２００ＡＥ）で測定した。 In the present invention, all the pores are assumed to be cylindrical, and the pore diameter is expressed by the diameter, and the volume distribution with respect to the pores is measured with a pore distribution meter, and the pore diameter corresponding to the intermediate value of the pore volume is determined. It calculated | required as an average hole diameter. In the present invention, the average pore diameter was measured with a porometer (manufactured by PMI, product name: Perm-Porometer 1200AE).
本発明の多孔質ＰＴＦＥシートには無機フィラーを配合してもよい。添加する無機フィラーにより好ましい特性を付与できるからである。例えば、シリカフィラーを配合することにより親水性を向上させることができ、カーボンを配合することにより帯静電気性を低減し、不純物の付着を抑制できる。その他、グラファイトの配合により熱伝導率を向上させることができ、また、チタンにより比誘電率の数値を高めることができる。 You may mix | blend an inorganic filler with the porous PTFE sheet | seat of this invention. It is because a preferable characteristic can be provided with the inorganic filler to add. For example, the hydrophilicity can be improved by blending a silica filler, and the electrostatic property can be reduced and the adhesion of impurities can be suppressed by blending carbon. In addition, the thermal conductivity can be improved by mixing graphite, and the relative dielectric constant can be increased by titanium.
さらに多孔質ＰＴＦＥシートは、親水性が極めて低く吸湿がほぼ皆無である。よって多孔質ＰＴＦＥシートは、吸湿を著しく嫌うプリント配線基板の材料として非常に優れている。 Furthermore, the porous PTFE sheet has extremely low hydrophilicity and almost no moisture absorption. Therefore, the porous PTFE sheet is very excellent as a material for a printed wiring board that remarkably dissipates moisture.
但し多孔質ＰＴＦＥシートは親水性が低いため十分にメッキできない場合がある。よって、本発明のプリント配線基板にスルーホールを設ける場合には、通常の銅メッキ方法では多孔質ＰＴＦＥシートのスルーホールには十分にメッキできないおそれがある。この場合は、潤工社製のテトラエッチなどＰＴＦＥの金属ナトリウム系の溶剤でエッチング処理したり、スルーホール内をプラズマで表面処理したり、或いはスルーホール内に導体ペーストを埋め込むといった方法でスルーホールの接続信頼性をより一層高めることが可能である。 However, the porous PTFE sheet may not be sufficiently plated due to low hydrophilicity. Therefore, when providing a through-hole in the printed wiring board of this invention, there exists a possibility that it cannot fully plate in the through-hole of a porous PTFE sheet by the normal copper plating method. In this case, through-hole connection is performed by etching with PTFE metal sodium solvent such as Tetra Etch manufactured by Junko Co., Ltd., surface treatment with plasma in the through-hole, or embedding conductor paste in the through-hole. Reliability can be further increased.
また、通常のウェットメッキでも十分な信頼性を得ようとする場合には、内部に親水性の無機フィラーを導入した多孔質ＰＴＦＥシートを使用することで解決することができる。本発明者による知見によれば、親水性の無機フィラーとしてシリカフィラーを３０質量％以上、好ましくは５０質量％以上配合することにより、スルーホール内の親水性を大幅に向上させることができ、通常の銅メッキ工程でも十分な信頼性を得ることができる。 Moreover, when it is going to acquire sufficient reliability also by normal wet plating, it can be solved by using the porous PTFE sheet which introduce | transduced the hydrophilic inorganic filler inside. According to the knowledge of the present inventor, the hydrophilicity in the through hole can be greatly improved by blending 30% by mass or more, preferably 50% by mass or more of the silica filler as the hydrophilic inorganic filler. Even in the copper plating process, sufficient reliability can be obtained.
応力緩和層としては特許文献１に開示されている接着フィルムを利用してもよい。特許文献１の接着フィルムは応力緩和層として働く多孔質ＰＴＦＥシートを有し、その両面に接着樹脂層が構成されているものであり、応力緩和特性、樹脂の低フロー性、接着強度等の観点から好ましい。 As the stress relaxation layer, an adhesive film disclosed in Patent Document 1 may be used. The adhesive film of Patent Document 1 has a porous PTFE sheet that functions as a stress relaxation layer, and an adhesive resin layer is formed on both sides thereof. From the viewpoint of stress relaxation characteristics, low flowability of resin, adhesive strength, and the like. To preferred.
本発明のプリント配線基板を構成するリジッド絶縁層はプリプレグから形成することができる。このプリプレグのマトリックスとしては、寸法安定性と曲げ強さの観点からガラスクロス、アラミド不職布、ＬＣＰ不職布が好適である。また、当該マトリックスに含浸する接着樹脂としては、半田耐熱性を有する樹脂であればどのような樹脂でも可能であるが、ＢＴ樹脂、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂等の熱硬化性樹脂が好ましい。また、例えばＢＴ樹脂とエポキシ樹脂をブレンドした樹脂の使用も可能である。 The rigid insulating layer constituting the printed wiring board of the present invention can be formed from a prepreg. As the matrix of this prepreg, glass cloth, aramid nonwoven fabric, and LCP nonwoven fabric are preferable from the viewpoints of dimensional stability and bending strength. The adhesive resin impregnated in the matrix can be any resin as long as it has solder heat resistance, but is preferably a thermosetting resin such as BT resin, epoxy resin, phenol resin, or polyimide resin. . Further, for example, it is possible to use a resin obtained by blending a BT resin and an epoxy resin.
また、ポリイミドフィルムやＬＣＰフィルム等の耐熱フィルムの両面に上記接着樹脂をコーティングしたフィルムをプリプレグとして使用することも可能である。さらに、これら耐熱フィルムを融点近辺以上でプレスすることにより、当該フィルム自体をプリプレグとして使用することも可能である。 Moreover, it is also possible to use the film which coated the said adhesive resin on both surfaces of heat resistant films, such as a polyimide film and a LCP film, as a prepreg. Furthermore, the film itself can be used as a prepreg by pressing these heat-resistant films at or above the melting point.
プリプレグ以外にも、リジッド絶縁層としてはＴＡＢやセラミックス基板を用いることが可能である。この場合、応力緩和層との接着は接着剤等により行えばよい。もちろん、プレプレグを用いる場合であっても接着剤を使用してもよい。 In addition to the prepreg, TAB or a ceramic substrate can be used as the rigid insulating layer. In this case, adhesion to the stress relaxation layer may be performed with an adhesive or the like. Of course, an adhesive may be used even when a prepreg is used.
リジッド絶縁層を形成するプリプレグの厚さとしては２０〜１５０μｍ程度が一般的である。応力緩和特性を優先する場合の厚さは薄い方が好ましく、より具体的には５０μｍ以下とすることが好ましい。一方曲げ強さを優先する場合の厚さは厚い方が好ましく、より具体的には１００μｍ以上とすることが好ましい。なお、硬化後におけるリジッド絶縁層の厚さはプリプレグの厚さとほぼ同等である。 The thickness of the prepreg for forming the rigid insulating layer is generally about 20 to 150 μm. In the case where priority is given to stress relaxation characteristics, the thickness is preferably small, and more specifically 50 μm or less is preferable. On the other hand, when the bending strength is prioritized, the thickness is preferably thicker, more specifically 100 μm or more. In addition, the thickness of the rigid insulating layer after curing is substantially equal to the thickness of the prepreg.
本発明のプリント配線基板は常法により製造することができる。即ち、上述した多孔質ＰＴＦＥシートとプリプレグを積層した上で熱プレスすればよい。もちろん接着剤を用いてもよい。 The printed wiring board of the present invention can be manufactured by a conventional method. That is, the porous PTFE sheet and the prepreg described above may be laminated and hot pressed. Of course, an adhesive may be used.
この際、多孔質ＰＴＦＥであればその弾性率をコントロールすることも可能である。具体的には、プレス条件により空孔率をコントロールすることができ、空孔率のコントロール、即ち密度コントロールにより、弾性率を所望の値に設定することが可能となる。 At this time, the elastic modulus of the porous PTFE can be controlled. Specifically, the porosity can be controlled by pressing conditions, and the elastic modulus can be set to a desired value by controlling the porosity, that is, density control.
プリプレグ上の導体層は、熱プレス前にエッチングしてもよいし熱プレス後にエッチングしてもよいが、基板内部の配線パターンは当然に熱プレス前にエッチングする必要がある。なお、配線パターンを形成する方法はエッチングに限定されず、所望の配線パターンをプリプレグに積層して接着剤や熱プレスにより固定してもよい。 The conductor layer on the prepreg may be etched before hot pressing or after hot pressing, but the wiring pattern inside the substrate must naturally be etched before hot pressing. The method for forming the wiring pattern is not limited to etching, and a desired wiring pattern may be laminated on the prepreg and fixed by an adhesive or hot press.
両面または多層プリント配線基板の場合、必要であればスルーホールを設けてもよい。また、実装密度を向上させたい場合には基板の少なくとも片面にビルドアップ層を設けることも可能である。 In the case of a double-sided or multilayer printed wiring board, a through hole may be provided if necessary. In addition, when it is desired to improve the mounting density, it is possible to provide a build-up layer on at least one side of the substrate.
本発明のプリント配線基板は、少なくとも２つのリジッド絶縁層を有し、応力緩和層を内層として有する。この少なくとも２つのリジッド絶縁層は、ポリイミドやＬＣＰなどのフレキシブルな材料からなる場合、図６の通り１枚のフレキシブルなリジッド絶縁層を折り曲げて構成することができる。この場合、プリント配線基板における層間の電気的接続を極めて容易にすることができる。 The printed wiring board of the present invention has at least two rigid insulating layers and has a stress relaxation layer as an inner layer. When the at least two rigid insulating layers are made of a flexible material such as polyimide or LCP, one flexible rigid insulating layer can be bent as shown in FIG. In this case, electrical connection between layers in the printed wiring board can be extremely facilitated.
本発明のプリント配線基板の厚さに関しては特別な制限はないが、現在使用されている基板の厚さは、通常、２００μｍから３００μｍ程度である。ＩＣパッケージ加工設備の観点からも基板の厚さは通常の基板とほぼ同等であることが好ましい。よって、例えばＰＰ−ＥＬ−ＰＰの構成のプリント配線基板においては、ＰＰ（リジッド絶縁層）の厚さは５０〜１２０μｍ程度、ＥＬ（応力緩和層）の厚さは２０〜２００μｍ程度とすることが好ましい。 Although the thickness of the printed wiring board of the present invention is not particularly limited, the thickness of the board currently used is usually about 200 μm to 300 μm. Also from the viewpoint of IC package processing equipment, the thickness of the substrate is preferably substantially the same as that of a normal substrate. Therefore, for example, in a printed wiring board having a PP-EL-PP configuration, the thickness of PP (rigid insulating layer) is about 50 to 120 μm, and the thickness of EL (stress relaxation layer) is about 20 to 200 μm. preferable.
本発明のプリント配線基板の主な用途は、ＢＧＡパッケージのインターポーザーである。しかし本発明で用いる多孔質ＰＴＦＥは、誘電率や誘電損失といった誘電特性に極めて優れることから基板自体も優れた誘電特性を有する。よって本発明のプリント配線基板は、アンテナ基板や高周波基板としても利用することが期待されている。 The main application of the printed wiring board of the present invention is an interposer for a BGA package. However, the porous PTFE used in the present invention has excellent dielectric properties such as dielectric constant and dielectric loss, and thus the substrate itself has excellent dielectric properties. Therefore, the printed wiring board of the present invention is expected to be used as an antenna board or a high-frequency board.
本発明のプリント配線基板をＢＧＡパッケージのインターポーザーとして利用する場合、ＢＧＡパッケージの製法としては常法を用いることができる。なお、プリント配線基板に搭載するＩＣチップは通常１つであるが、複数個のＩＣチップを搭載することも可能である。具体的には、複数個のＩＣチップを本発明のプリント配線基板の平面方向に複合、縦方向に積層、或いは両者の組合せにより搭載することが考えられる。なお、複数のＩＣチップを基板の平面方向と縦方向に搭載したパッケージはシステムインパッケージ（ＳｉＰ）と称される。また、複数のＢＧＡパッケージを縦方向に積層するパッケージオンパッケージ（ＰｏＰ）とすることも可能である。これらＳｉＰとＰｏＰを複合することもできる。 When the printed wiring board of the present invention is used as an interposer for a BGA package, a conventional method can be used as a method for manufacturing the BGA package. In addition, although normally one IC chip is mounted on the printed wiring board, a plurality of IC chips can be mounted. Specifically, it is conceivable that a plurality of IC chips are mounted in a composite in the plane direction of the printed wiring board of the present invention, stacked in the vertical direction, or a combination of both. A package in which a plurality of IC chips are mounted in the plane direction and the vertical direction of the substrate is called a system-in-package (SiP). It is also possible to use a package on package (PoP) in which a plurality of BGA packages are stacked in the vertical direction. These SiP and PoP can be combined.
本発明のＢＧＡパッケージは、応力緩和層を内層に含むプリント配線基板を構成要素とする。よって、ＩＣチップとマザーボード間に生じる応力を効果的に抑制できるため、製造時や使用時における激しい温度変化下でも歩留良く製造することができ、また、安定的な使用が可能である。 The BGA package of the present invention includes a printed wiring board including a stress relaxation layer as an inner layer. Therefore, since the stress generated between the IC chip and the mother board can be effectively suppressed, it can be manufactured with a high yield even under severe temperature changes during manufacturing and use, and stable use is possible.
以下、製造例と試験例を挙げて本発明をより具体的に説明するが、本発明はもとより下記により制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。 Hereinafter, the present invention will be described in more detail with reference to production examples and test examples. However, the present invention is not limited to the following, and is appropriately modified within a range that can meet the purpose described above and below. It is also possible to implement them, and they are all included in the technical scope of the present invention.
製造例１
プリプレグとして三菱ガス化学社製のＧＨＰＬ−８３０ＨＳ（公称厚さ：１００μｍ）、応力緩和層としてジャパンゴアテックス社製の多孔質ＰＴＦＥシート（初期厚さ：２００μｍ、平均孔径：０．１０μｍ、空孔率：８０％、目付け：８４ｇ／ｍ3）、銅箔として三井金属社製の電解銅箔３ＥＣ−ＶＬＰ（厚さ：１８μｍ）、プレス用クッション（ヤマウチ社製、商品名：トップボードＫＮ−４２、厚さ：１．０ｍｍ）を用いて、両面銅箔基板を作製した。そして、真空プレス機の圧力を０．５０ＭＰａ、１．０ＭＰａまたは２．０ＭＰａに設定し、熱板温度を１８０℃、プレス時間９０分にてプレスすることによってプレス圧力のみが異なる３種類の両面銅箔基板を得た。なお、上記プレス時間には昇温および降温時間は含まれていない。即ち、積層体を１８０℃でプレスした時間である。また、得られた両面銅箔基板の銅箔をエッチングした。
Production Example 1
GHPL-830HS (nominal thickness: 100 μm) manufactured by Mitsubishi Gas Chemical Co., Ltd. as the prepreg, and porous PTFE sheet manufactured by Japan Gore-Tex Co., Ltd. (initial thickness: 200 μm, average pore size: 0.10 μm, porosity) as the stress relaxation layer : 80%, basis weight: 84 g / m 3 ), electrolytic copper foil 3EC-VLP (thickness: 18 μm) manufactured by Mitsui Kinzoku Co., Ltd. as a copper foil, press cushion (manufactured by Yamauchi Co., Ltd., trade name: top board KN-42, (Thickness: 1.0 mm) was used to produce a double-sided copper foil substrate. And the pressure of the vacuum press machine is set to 0.50 MPa, 1.0 MPa or 2.0 MPa, the hot plate temperature is 180 ° C., and the pressing time is 90 minutes. A foil substrate was obtained. Note that the press time does not include the temperature rise and temperature drop times. That is, it is the time during which the laminate was pressed at 180 ° C. Moreover, the copper foil of the obtained double-sided copper foil board | substrate was etched.
得られた両面銅箔基板の全体厚さ、多孔質ＰＴＦＥシートの厚さ、および多孔質ＰＴＦＥシートの２３℃における弾性率を表１に示す。なお、多孔質ＰＴＦＥシートの厚さはエッチング後の厚さからプリプレグ２枚分の厚さである２００μｍを引いた値である。また、多孔質ＰＴＦＥシートの弾性率は原材料である多孔質ＰＴＦＥシートのみを各プレス条件と同一の条件でプレスして測定した引張り弾性率である。 Table 1 shows the overall thickness of the obtained double-sided copper foil substrate, the thickness of the porous PTFE sheet, and the elastic modulus at 23 ° C. of the porous PTFE sheet. The thickness of the porous PTFE sheet is a value obtained by subtracting 200 μm, which is the thickness of two prepregs, from the thickness after etching. The elastic modulus of the porous PTFE sheet is a tensile elastic modulus measured by pressing only the porous PTFE sheet as a raw material under the same conditions as the respective pressing conditions.
製造例２
プリプレグとして三菱ガス化学社製のＧＨＰＬ−８３２ＨＳ（公称厚さ：１００μｍ）、応力緩和層としてジャパンゴアテックス社製のシリカ入り多孔質ＰＴＦＥシート（厚さ：２００μｍ、平均孔径：０．１０μｍ、空孔率：８０％、シリカ混入率：２０ｗｔ％）、銅箔として三井金属社製の電荷銅箔３ＥＣ−ＶＬＰ（厚さ：１８μｍ）、プレス用クッション（ヤマウチ社製、商品名：トップボードＫＮ−４２、厚さ：１．０ｍｍ）を用い、上記製造例１と同様にして両面銅箔基板を作製した。製造例１と同様に測定した各両面銅箔基板の全体厚さ等を、表２に示す。
Production Example 2
GHPL-832HS (nominal thickness: 100 μm) manufactured by Mitsubishi Gas Chemical Co., Ltd. as a prepreg, and porous PTFE sheet containing silica manufactured by Japan Gore-Tex Co., Ltd. (thickness: 200 μm, average pore diameter: 0.10 μm, pores) as a stress relaxation layer Rate: 80%, silica mixing rate: 20 wt%), as a copper foil, a charge copper foil 3EC-VLP (thickness: 18 μm) manufactured by Mitsui Kinzoku Co., Ltd., a cushion for pressing (manufactured by Yamauchi Co., Ltd., trade name: Topboard KN-42) , Thickness: 1.0 mm), and a double-sided copper foil substrate was produced in the same manner as in Production Example 1 above. Table 2 shows the overall thickness of each double-sided copper foil substrate measured in the same manner as in Production Example 1.
製造例３
三菱ガス化学株式会社製の両面銅張り基板ＣＣＬ−ＨＬ８３０ＨＳ（厚さ１００μｍ）を所望の配線パターンでエッチングした。２枚の当該基板の間に平均孔径が０．２０μｍの多孔質ＰＴＦＥを応力緩和層として中心層に有している接着シート（ジャパンゴアテックス社製、商品名：ＦＬＥＸＩＢＯＮＤ ＢＦ−８０２８、最終厚さ：１００μｍ）を挟み、真空プレス機でプレスすることにより製造番号７〜９の４層基板を作製した。その断面は図５に示す通りである。なお、プレス条件は、温度１７０℃、圧力１．０ＭＰａ、時間は９０分とした。
Production Example 3
A double-sided copper-clad substrate CCL-HL830HS (thickness: 100 μm) manufactured by Mitsubishi Gas Chemical Co., Ltd. was etched with a desired wiring pattern. Adhesive sheet (made by Japan Gore-Tex, trade name: FLEXIBOND BF-8028, final thickness) having porous PTFE with an average pore diameter of 0.20 μm as a stress relaxation layer between two substrates in the center layer : 100 [mu] m) was sandwiched and pressed with a vacuum press to produce a four-layer substrate with serial numbers 7-9. The cross section is as shown in FIG. The pressing conditions were a temperature of 170 ° C., a pressure of 1.0 MPa, and a time of 90 minutes.
また、比較用として従来基板である製造番号１０をあげた。当該従来基板は、三菱ガス化学株式会社製のプリプレグ（商品名：ＧＨＰＬ−８３０ＨＳ、厚さ１００μｍ）を３枚積層し、真空プレス機でプレスすることにより得た。この時のプレス条件は、温度：１７０℃、圧力：２．０Ｍｐａ、プレス時間：９０分とした。 In addition, the production number 10 which is a conventional substrate is given for comparison. The conventional substrate was obtained by stacking three prepregs (trade name: GHPL-830HS, thickness: 100 μm) manufactured by Mitsubishi Gas Chemical Co., Ltd. and pressing them with a vacuum press. The pressing conditions at this time were as follows: temperature: 170 ° C., pressure: 2.0 Mpa, pressing time: 90 minutes.
製造例１と同様に測定した各基板の全体厚さ等を表３に示す。また、Ｒｈｅｏｍｅｔｏｒｉｃ Ｓｃｉｅｎｔｉｆｉｃ Ｆ．Ｅ．社製の弾性率測定装置（製品名：ＲＳＡ−ＩＩ）を用いて測定した弾性率を表３に示す。弾性率の測定条件は、以下の通りである。
Tension Direction： Tension
Strain： プリプレグの場合は０．１０％、多孔質ＰＴＦＥの場合は０．２０％
周波数： １Ｈｚ
Table 3 shows the total thickness and the like of each substrate measured in the same manner as in Production Example 1. Also, Rheometric Scientific F.R. E. Table 3 shows the elastic modulus measured using an elastic modulus measuring apparatus (product name: RSA-II) manufactured by KK. The measurement conditions for the elastic modulus are as follows.
Tension Direction: Tension
Strain: 0.10% for prepreg, 0.20% for porous PTFE
Frequency: 1Hz
製造例４
上記製造例１で製造した製造番号２の基板にワイヤーボンド用のウインドウをパンチングした。次いで、ダイアタッチ接着シート（ジャパンゴアテックス社製、商品名：単層ＡＢＳＯＲＢＯＮＤ、厚さ：４０μｍ）を介して、温度１６０℃、圧力１ＭＰａで当該基板にＩＣダイを５秒間プレスした。その後、１００℃で３０分間加熱し、さらに１７０℃で９０分間加熱することにより接着剤を硬化させた。当該ＩＣダイと基板とをワイヤーボンドで接続し、また、ワイヤーボンド用のウインドウを埋め込み樹脂で埋めた。最後に半田ボールを搭載し、図７に示すＢＧＡパッケージを作成した。
Production Example 4
A window for wire bonding was punched on the substrate of production number 2 produced in production example 1 above. Subsequently, the IC die was pressed on the substrate for 5 seconds at a temperature of 160 ° C. and a pressure of 1 MPa through a die attach adhesive sheet (manufactured by Japan Gore-Tex Co., Ltd., trade name: single layer ABSORBOND, thickness: 40 μm). Thereafter, the adhesive was cured by heating at 100 ° C. for 30 minutes and further heating at 170 ° C. for 90 minutes. The IC die and the substrate were connected by wire bonding, and the wire bonding window was filled with embedded resin. Finally, solder balls were mounted to produce the BGA package shown in FIG.
試験例１
製造例２で用いた多孔質ＰＴＦＥシート、ガラスＢＴ基板（三菱ガス化学社製、商品名：ＢＴ−８３０）、およびポリイミドフィルム（宇部興産製、商品名：ユーピレックス５０Ｓ）の、−５０℃、２３℃および２５０℃における弾性率を測定した。結果を表４に示す。
Test example 1
−50 ° C., 23 of the porous PTFE sheet, glass BT substrate (manufactured by Mitsubishi Gas Chemical Company, trade name: BT-830), and polyimide film (trade name: Upilex 50S, manufactured by Ube Industries) used in Production Example 2 The elastic modulus at ℃ and 250 ℃ was measured. The results are shown in Table 4.
表４に示されている通り、製造例２で用いた多孔質ＰＴＦＥシートの弾性率は比較材料よりも低く、鉛フリー半田リフロー工程を想定した２５０℃という高温下でも実際上使用可能な１ＭＰａ以上の弾性率を有していた。一方、従来技術に係るガラスＢＴ基板とポリイミドフィルムの弾性率は、−５０℃においては１０ＧＰａ程度と多孔質ＰＴＦＥフィルムと比較すると著しく高い。 As shown in Table 4, the elastic modulus of the porous PTFE sheet used in Production Example 2 is lower than that of the comparative material, and 1 MPa or more that can be used even at a high temperature of 250 ° C. assuming a lead-free solder reflow process. The elastic modulus was. On the other hand, the elastic modulus of the glass BT substrate and the polyimide film according to the prior art is about 10 GPa at −50 ° C., which is significantly higher than that of the porous PTFE film.
よって、ＢＧＡパッケージにおける応力緩和層は、多孔質ＰＴＦＥフィルムで構成すべきことが明らかとなった。 Therefore, it became clear that the stress relaxation layer in the BGA package should be composed of a porous PTFE film.
試験例２
上記製造例１において、応力緩和層として平均孔径の異なる多孔質ＰＴＦＥフィルムを用い、また、プリプレグとしてエポキシプリプレグ（住友ベークライト社製、商品名：ＥＬＣ−４７５６、厚さ：０．１ｍｍ）またはＢＴプリプレグ（三菱ガス化学社製）を用い、さらにプレス温度を１７０℃、プレス圧力を０．５０ＭＰａまたは２．０ＭＰａにして両面銅箔基板を作製した。但し、エッチングは行わなかった。
Test example 2
In Production Example 1, a porous PTFE film having a different average pore size is used as the stress relaxation layer, and an epoxy prepreg (manufactured by Sumitomo Bakelite Co., Ltd., trade name: ELC-4756, thickness: 0.1 mm) or BT prepreg is used as the prepreg. (Mitsubishi Gas Chemical Co., Ltd.) was used, and the double-sided copper foil board | substrate was produced by making press temperature 170 degreeC and press pressure 0.50MPa or 2.0MPa. However, etching was not performed.
得られた両面銅箔基板において、応力緩和層である多孔質ＰＴＦＥフィルムとプリプレグ層の間を、ピール角：９０°、引き剥がし速度：５０ｍｍ／分で引き剥がし、その際に要した強度を測定した。また、当該基板を２枚のベーク板に挟み、カットソウ（ヤマウチ株製、ＷＣＳ−１３００Ｂ）で１００ｍｍ角に各３枚切り出し、各辺の切断面を実態顕微鏡（１００倍）で観察することにより、多孔質ＰＴＦＥフィルムとプリプレグがカット時においても確実に接着しているか否かを観察した。結果を表５〜７に示す。なお、表中の「デラミ」はデラミネーションの略であり、切断時に層間剥離が生じた状態を示す。また、正常な切断面の写真を図８と図９に、剥離が生じた切断名の写真を図１０〜図１２に示す。 In the obtained double-sided copper foil substrate, the stress relief layer between the porous PTFE film and the prepreg layer was peeled off at a peel angle of 90 ° and a peeling speed of 50 mm / min, and the required strength was measured. did. In addition, by sandwiching the substrate between two bake plates, each cut into three 100 mm square with cut saw (Yamauchi Co., Ltd., WCS-1300B), by observing the cut surface of each side with a microscope (100 times), It was observed whether the porous PTFE film and the prepreg were securely bonded even when cut. The results are shown in Tables 5-7. Note that “delamination” in the table is an abbreviation for delamination, and indicates a state in which delamination occurs during cutting. Moreover, the photograph of a normal cut surface is shown in FIG. 8 and FIG. 9, and the photograph of the cut | disconnection name which peeling has shown in FIGS.
表５〜７に示す結果の通り、応力緩和層である多孔質ＰＴＦＥフィルムの平均孔径を０．０５〜０．５μｍにすることにより切断面における層間剥離を抑制できる、即ち、切断時における衝撃を十分に緩和できていることが分かる。よって、応力緩和層として平均孔径０．０５〜０．５μｍの多孔質ＰＴＦＥフィルムを用いれば、ＢＧＡパッケージとして実用可能な接着強度が得られると考えられる。 As shown in Tables 5 to 7, delamination at the cut surface can be suppressed by setting the average pore size of the porous PTFE film as the stress relaxation layer to 0.05 to 0.5 μm, that is, impact at the time of cutting. It can be seen that it is sufficiently relaxed. Therefore, if a porous PTFE film having an average pore diameter of 0.05 to 0.5 μm is used as the stress relaxation layer, it is considered that an adhesive strength practical for a BGA package can be obtained.
試験例３
応力緩和層として、シリカを２５ｗｔ％含み且つ平均孔径の異なる多孔質ＰＴＦＥフィルム（ジャパンゴアテックス社製）を用い、また、プリプレグとしてＢＴプリプレグ（三菱ガス化学社製）を用いて、上記試験例４と同様に両面銅箔基板を作製した。なお、プレス時の圧力は１．０ＭＰａとした。結果を表８に示す。
Test example 3
As a stress relaxation layer, a porous PTFE film (manufactured by Japan Gore-Tex, Inc.) containing 25 wt% of silica and having a different average pore diameter is used, and BT prepreg (manufactured by Mitsubishi Gas Chemical Company) is used as the prepreg. Similarly, a double-sided copper foil substrate was produced. The pressure during pressing was 1.0 MPa. The results are shown in Table 8.
表８に示す結果の通り、応力緩和層として無機フィラーを有する多孔質ＰＴＦＥフィルムを用いた場合でも、その平均孔径を０．０５〜０．５μｍにすることにより切断面における層間剥離を抑制できた。よって、応力緩和層として平均孔径０．０５〜０．５μｍの無機フィラー含有多孔質ＰＴＦＥフィルムを用いた場合も半田ボール部の破壊を防ぐことができると考えられる。 As shown in Table 8, even when a porous PTFE film having an inorganic filler was used as the stress relaxation layer, delamination at the cut surface could be suppressed by setting the average pore diameter to 0.05 to 0.5 μm. . Therefore, it is considered that destruction of the solder ball portion can be prevented even when an inorganic filler-containing porous PTFE film having an average pore diameter of 0.05 to 0.5 μm is used as the stress relaxation layer.
１：ＩＣパッケージ用プリント配線基板（インターポーザー）、 ２：接着層、 ３：ＩＣチップ、 ４：封止樹脂、 ５：半田ボール、 ６：マザーボード、 ７：耐熱樹脂（アンダーフィル）、 ８：リジッド絶縁層、 ９：多孔質ＰＴＦＥからなる応力緩和層、 １０：導体層、 １１：ワイヤーボンド、 １２：埋め込み樹脂 1: IC package printed wiring board (interposer) 2: Adhesive layer 3: IC chip 4: Sealing resin 5: Solder ball 6: Motherboard 7: Heat-resistant resin (underfill) 8: Rigid Insulating layer, 9: Stress relaxation layer made of porous PTFE, 10: Conductive layer, 11: Wire bond, 12: Embedded resin
Claims (4)
リジッド絶縁層および多孔質ＰＴＦＥシートからなる３層以上の多層シート構造を有し；
当該多孔質ＰＴＦＥシートが内層に配置されていることを特徴とするプリント配線基板。 Used as an interposer for ball grid array packages;
Having a multilayer sheet structure of three or more layers comprising a rigid insulating layer and a porous PTFE sheet;
A printed wiring board, wherein the porous PTFE sheet is disposed in an inner layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007085540A JP2008244325A (en) | 2007-03-28 | 2007-03-28 | Printed wiring board and ball grid array package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007085540A JP2008244325A (en) | 2007-03-28 | 2007-03-28 | Printed wiring board and ball grid array package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008244325A true JP2008244325A (en) | 2008-10-09 |
Family
ID=39915258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007085540A Pending JP2008244325A (en) | 2007-03-28 | 2007-03-28 | Printed wiring board and ball grid array package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008244325A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015189955A1 (en) * | 2014-06-12 | 2015-12-17 | 株式会社メイコー | Multilayer-circuit-board manufacturing method and multilayer circuit board |
| US20160113127A1 (en) * | 2014-10-16 | 2016-04-21 | Infineon Technologies Ag | Electronic module having an electrically insulating structure with material having a low modulus of elasticity |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413766U (en) * | 1987-07-17 | 1989-01-24 | ||
| JPH0513951A (en) * | 1991-07-02 | 1993-01-22 | Japan Gore Tex Inc | Electronic circuit board and semiconductor chip carrier sheet |
| JP2002151816A (en) * | 2000-11-10 | 2002-05-24 | Ibiden Co Ltd | Insulation film having conducting-through spot and its manufacturing method |
| WO2004060660A1 (en) * | 2002-12-27 | 2004-07-22 | Nec Corporation | Sheet material and wiring board |
| JP2004327940A (en) * | 2003-04-28 | 2004-11-18 | Ngk Spark Plug Co Ltd | Wiring board and its manufacturing process |
| JP2005203764A (en) * | 2003-12-16 | 2005-07-28 | Ngk Spark Plug Co Ltd | Multi-layer wiring board |
| WO2006118141A1 (en) * | 2005-04-28 | 2006-11-09 | Matsushita Electric Industrial Co., Ltd. | Multilayer wiring board and method for producing same |
-
2007
- 2007-03-28 JP JP2007085540A patent/JP2008244325A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413766U (en) * | 1987-07-17 | 1989-01-24 | ||
| JPH0513951A (en) * | 1991-07-02 | 1993-01-22 | Japan Gore Tex Inc | Electronic circuit board and semiconductor chip carrier sheet |
| JP2002151816A (en) * | 2000-11-10 | 2002-05-24 | Ibiden Co Ltd | Insulation film having conducting-through spot and its manufacturing method |
| WO2004060660A1 (en) * | 2002-12-27 | 2004-07-22 | Nec Corporation | Sheet material and wiring board |
| JP2004327940A (en) * | 2003-04-28 | 2004-11-18 | Ngk Spark Plug Co Ltd | Wiring board and its manufacturing process |
| JP2005203764A (en) * | 2003-12-16 | 2005-07-28 | Ngk Spark Plug Co Ltd | Multi-layer wiring board |
| WO2006118141A1 (en) * | 2005-04-28 | 2006-11-09 | Matsushita Electric Industrial Co., Ltd. | Multilayer wiring board and method for producing same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015189955A1 (en) * | 2014-06-12 | 2015-12-17 | 株式会社メイコー | Multilayer-circuit-board manufacturing method and multilayer circuit board |
| US20160113127A1 (en) * | 2014-10-16 | 2016-04-21 | Infineon Technologies Ag | Electronic module having an electrically insulating structure with material having a low modulus of elasticity |
| CN105529310A (en) * | 2014-10-16 | 2016-04-27 | 英飞凌科技股份有限公司 | Electronic module having an electrically insulating structure with material having a low modulus of elasticity |
| US10813229B2 (en) * | 2014-10-16 | 2020-10-20 | Infineon Technologies Ag | Electronic module having an electrically insulating structure with material having a low modulus of elasticity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3905325B2 (en) | Multilayer printed wiring board | |
| JP4689375B2 (en) | Laminated substrate and electronic device having the laminated substrate | |
| WO2004064467A1 (en) | Multilayer wiring board, method for producing the same, and method for producing fiber reinforced resin board | |
| JP5527585B2 (en) | Multilayer wiring board and manufacturing method thereof | |
| JP5598212B2 (en) | Hybrid core substrate and manufacturing method thereof, semiconductor integrated circuit package, build-up substrate and manufacturing method thereof | |
| CN102970821B (en) | Printed substrate | |
| JP4924871B2 (en) | Composite board and wiring board | |
| JP2004274035A (en) | Module having built-in electronic parts and method of manufacturing same | |
| US20150257268A1 (en) | Printed wiring board and method for manufacturing printed wiring board | |
| EP1487245B1 (en) | Manufacturing method for a circuit board | |
| JP3841079B2 (en) | Wiring substrate, semiconductor package, substrate insulating film, and method of manufacturing wiring substrate | |
| WO2015141004A1 (en) | Multilayer circuit board, semiconductor device, and multilayer circuit board manufacturing method | |
| JP2008244325A (en) | Printed wiring board and ball grid array package | |
| JP4462872B2 (en) | Wiring board and manufacturing method thereof | |
| JP2008118155A (en) | Package for semiconductor device | |
| JP2008294387A (en) | Build-up wiring board for semiconductor device | |
| JP4349270B2 (en) | Wiring board and manufacturing method thereof | |
| JP2002252436A (en) | Double-sided laminate and its manufacturing method | |
| JP6256741B2 (en) | Package board for mounting semiconductor elements | |
| JP2006117888A (en) | Composite, prepreg using the same, metal foil-clad laminate plate, circuit board and method for producing the circuit board | |
| JP4276227B2 (en) | Multilayer printed wiring board | |
| JP2004179171A (en) | Wiring board | |
| JP2006348225A (en) | Composite, prepreg, metallic foil clad laminate and printed wiring substrate using the same, and method for manufacturing printed wiring substrate | |
| JP2001127389A (en) | Circuit board, insulation material therefor, and method for manufacturing the same | |
| JP2005268810A (en) | Wiring board, semiconductor package, base insulating film, and manufacturing method of wiring board |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100319 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120529 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121002 |