JP2008242688A

JP2008242688A - クロストーク検証装置およびクロストーク回避設計装置

Info

Publication number: JP2008242688A
Application number: JP2007080542A
Authority: JP
Inventors: Masahiko Toyonaga; 昌彦豊永; Michiaki Muraoka; 道明村岡
Original assignee: Kyushu University NUC; Kochi University NUC
Current assignee: Kyushu University NUC; Kochi University NUC
Priority date: 2007-03-27
Filing date: 2007-03-27
Publication date: 2008-10-09

Abstract

【課題】半導体集積回路の設計時にクロストークを的確に探し出すクロストーク検証装置およびクロストーク回避配線装置を提供する。
【解決手段】論理シミュレーション手段２００で所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０、レイアウトから実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００で最隣接配線パターンが所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、ペア群ＰＲについてＳＴが同一時間で変動する信号をクロストークペア信号群ＰＸとして算出する判定手段４２０を備える。
【選択図】図１

Description

本発明は、ＬＳＩ等の半導体回路の設計に際して、その設計回路に寄生したカップリング容量の回路動作への影響を検証するクロストーク検証装置及びクロストーク検証方法に関する。

微細加工技術の進歩に伴い、半導体大規模集積回路（ＶＬＳＩ）において、配線間の電荷容量値は、配線全体で相対的にその割合が増加する傾向がある。そのためＶＬＳＩのマスクレイアウト（以下、レイアウトと称する）において、配線が隣接した箇所において一方の信号変化が他方の配線の信号遷移へ影響を与えるクロストーク効果が生じる。クロストークの影響は、一方の配線における信号遷移速度が、他方の配線の信号が同一方向に遷移することをはやめ、また、反対に遷移する場合には遅らせる効果を与える。そのため信号遅延が増減し、ノイズや動作不良を生じる。

大規模集積回路機能は、設計仕様に基づいた正確な信号遷移が求められるため、レイアウト設計の結果生じた配線間に寄生して生じる電荷容量（以下配線間寄生容量と称する）が回路動作へ及ぼす影響を検証するクロストーク検証が要望されている。クロストーク検証は、信号相互の動的な影響による遅延であるため、機能検査用テストパターンすべてにおいてレイアウト設計を反映させた全回路について電子回路シミュレーションを実施することで、最も正確に実施することができる。しかし、電子回路シミュレーションの実施には、膨大なメモリ量を必要とし、また計算処理時間も長時間となる。そのため、回路全てについて遅延を計算することができない。そこで、これを解決するために様々なクロストーク検証装置が開示されている。

図１２は、従来のクロストーク検証装置の構成例を示す。まず論理機能と各信号の推定遷移遅延を反映させた論理回路ＬＣを設計する論理設計手段１００を行い、論理検証用テスト入力パターンＴＰを用いて該論理回路ＬＣの機能仕様とタイミング仕様を検証するタイミング検証手段２００である。また、該論理回路ＬＣの論理機能素子と信号接続からトランジスタ機能素子と配線のレイアウトを設計するレイアウト設計３００、該レイアウトにおける配線抵抗・寄生容量の抽出と信号遅延を計算する遅延算出手段４００、同時に該レイアウトから長距離にわたり隣接並走する配線ペアを抽出する手段４１０および、該配線ペアについてクロストーク影響を推定して遅延として反映させるクロストーク算出手段４５０を経て、レジスタから信号経路の遅延を積算して次のレジスタまでのパス遅延が１クロック時間ＴＣ内であることを検証する静的タイミング検証手段５００をおこなう。また、入力信号の組み合わせ依存の影響を確認するためレイアウトから抽出された実信号遅延とクロストーク遅延をあわせて論理検証用テスト入力パターンＴＰによるタイミング検証２２０をおこなう。これらの検証結果は、クロストーク解析出力手段６００により出力され提示される。

このクロストーク算出手段の構成には、例えば、特許文献１では、所定配線長以上となる並走配線信号ペアについてＳＰＩＣＥなどに代表される電子回路シミュレータを用いて精度よく遅延を求める方法を開示している。また、特許文献２では、あらかじめ二種類の寄生容量に基づく回路シミュレーションを行い、並走配線信号ペアについて随時これらの二種類のどちらかを選択してクロストーク遅延を推定する方法が開示されている。また、特許文献３では、回路入力パターンが同時に動作し、かつ寄生配線容量が所定以上となる配線ペアについて選択的に電子回路シミュレータを用いた遅延を求める方法や、特許文献４では、特許文献３の技術を回路のクロック時間を制約する信号経路（クリティカルパス）上の信号に限定して遅延を算出する方法などが開示されている。
特許公開2000−082089 特許公開2000−250956 特許公開2003−186943 特許公開2004−70473

上述した従来のクロストーク検証装置は、回路の一部を抽出して電子回路シミュレーションを実施して信号の動的な遅延を精度高く見積もり、クロストーク判定をおこなう装置、あるいは、その遅延を用いて論理シミュレーションによる遅延検証をおこなう装置であった。

しかし、同期式による設計では、レジスタに保存された入力値が信号パターンとしてクロック信号で第1段目の論理素子へ入力され、次に論理的操作された値が次段の論理素子の入力パターン信号として次々と伝播して最終段の出力値がレジスタに保存されるため、従って、クロストーク検証における電子回路シミュレーションでは、クロストーク現象が疑われる信号ペアの属するレジスタからレジスタまでの部分回路を相互配線容量まで含めて抽出して実施される。

そのため電子回路シミュレーションでは、一クロック時間内で動作することを前提として各信号の遷移時間の同時性をクロストーク遅延の分析がおこなわれていた。このような入力信号が遷移するテストパターンを用いて電子回路シミュレーションしたクロストーク遅延の見積もりは、実際の回路動作よりも過剰な数の擬似的なクロストーク遅延を見積もることとなり作業工数が増大するという問題点があった。

上記の課題を解決するために、本発明の請求項１記載のクロストーク検証装置は、論理設計手段１００で設計した論理回路ＬＣと論理テストパターンＴＶと推定信号遅延ＥＤを入力した論理シミュレーション手段２００において、所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０を備え、該論理回路ＬＣから集積回路製造用マスクパターンを設計するレイアウト設計手段３００で設計されたレイアウトから配線抵抗値と寄生電荷容量値を抽出して実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００において、信号のペアが最隣接配線パターンとなり所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、該長距離併走信号ペア群ＰＲのペア信号について該信号動作タイミングＳＴで同一時間の時間区分ＴＣ内で変動するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク判定手段４２０と、該クロストークペア信号群ＰＸをクロストーク遅延信号ペアとして出力する手段６００を備えたことを特徴とする。

また、本発明の請求項２記載のクロストーク検証装置は、論理設計手段１００で設計した論理回路ＬＣから集積回路製造用マスクパターンを設計するレイアウト設計手段３００で設計されたレイアウトから配線抵抗値と寄生電荷容量値を抽出して実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００において、信号のペアが最隣接配線パターンとなり所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、論理テストパターンＴＶと実信号遅延ＲＤを入力する論理シミュレーション手段２２０において、所定の時間区分ＴＣ毎の信号値の変化を信号動作タイミングＳＴとして保存する手段２１０を備え、該長距離併走信号ペア群ＰＲのペア信号について該信号動作タイミングＳＴで同一時間の時間区分ＴＣ内で変動するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク判定手段４２０と、該クロストークペア信号群ＰＸをクロストーク遅延信号ペアとして出力する手段６００を備えたことを特徴とする。

また、本発明の請求項３記載のクロストーク検証装置は、請求項２における動的論理検証手段２２０および信号動作タイミング保存手段２１５に代えて、長距離並走信号ペア群ＰＲと論理テストパターンＴＶと実信号遅延ＲＤを入力する論理シミュレーション手段２２５において、ＰＲの信号ペアについてのみ所定の時間区分ＴＣ毎に信号値の変化を信号動作タイミングＳＴとして保存する手段２１５を備えたことを特徴とする。

また、本発明の請求項４記載のクロストーク検証装置は、前記第１項〜第４項における信号動作タイミングＳＴとして信号立ち上がり、立下りを時間ＴＣ毎に記録した信号動作タイミングＳＴを備えることを特徴とする。

また、本発明の請求項５記載のクロストーク検証装置は、前記第１項〜第５項における時間区分ＴＣとして、クロック１周期をＴＣとすることを特徴とする。

また、本発明の請求項６記載のクロストーク回避設計装置は、論理設計手段１００で設計した論理回路ＬＣと時系列の二値信号による時間０から時間ＴＭＸまでの検証用信号パターンＴＶと推定信号遅延ＥＤを入力する論理シミュレーション手段２００において、所定の時間区分ＴＣ毎に信号値の変化を信号動作タイミングＳＴとして保存する手段２１０を備え、信号動作タイミングＳＴにおいて所定の時間区分ＴＣ内で同時に変化するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク推定手段４３０と、該クロストークペア信号群ＰＸについて所定の長さより長距離にわたり並走しない配線レイアウト実施する並走回避手段３１０を備えたことを特徴とする。

また、本発明の請求項７記載のクロストーク回避設計装置は、信号動作タイミングＳＴとして信号立ち上がり、立下りを時間ＴＣ毎に記録した信号動作タイミングＳＴを備えることを特徴とする。

また、本発明の請求項８記載のクロストーク回避設計装置は、前記第５項〜第６項において時間区分ＴＣとして、クロック１周期をＴＣとすることを特徴とする。

以上により、半導体集積回路のクロストークについて、自動的に膨大な寄生容量群から容易にかつ素早くクロストークの原因となる信号群のみを的確に特定して検証することができ、また、半導体集積回路のレイアウト設計において、クロストークの影響を回避したレイアウトパターンを作成することができる。

以上のように本発明によれば、半導体集積回路設計のクロストーク検証において、電子回路シミュレーションでは検証不可能な同期設計における複数クロックにわたる長時間の回路動作においてクロストーク発生を自動的に、容易に擬似エラーを排除することを可能にし、またクロストーク発生の可能性をもつ信号ペアについてあらかじめレイアウト設計でクロストーク回避の設計を実施することができるという効果をもつ。

以下、本発明の実施の形態を示すクロストーク検証装置およびクロストーク回避レイアウト設計装置について、図面を参照しながら具体的に説明する。

（実施の形態１）
本発明の実施の形態１のクロストーク検証装置について説明する。

図１は本実施の形態１のクロストーク検証装置の構成を示すブロック図である。図１において、論理設計手段１００で設計した論理回路ＬＣと論理テストパターンＴＶと推定信号遅延ＥＤを入力した論理シミュレーション手段２００において、所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０をおこなう。

論理設計手段１００は、半導体集積回路の機能仕様およびタイミング仕様を反映して論理回路ＬＣを設計するが、これには米国シノプシス社のDesign Compiler等の論理合成ソフトウェアツール等で実施することができる。タイミング検証手段２００は、該論理回路ＬＣが機能仕様およびタイミング仕様を満たすかどうかについて、論理テストパターンＴＶ、レイアウト配線遅延を予想した仮配線遅延データＥＤと論理回路データＬＣを入力としてその出力論理パターンとタイミングを検証する手段で、これは、米国Finshim社の論理ゲート用の論理シミュレーションツールFinsim等で実施できる。信号動作タイミング保存手段２１０は、該論理シミュレーションで出力可能な全信号が遷移するタイミングデータＳＴを保存するもので、これには、例えば論理シミュレータFinsimが提供するＡＰＩ機能を用いて実現できる。なお、所定の時間ＴＣとして、本発明の請求項５に従いクロック時間ＴＣＫとした場合について以下説明する。

図５の2ビット加算回路を該論理回路ＬＣの例とする。図５において、Ｘ１、Ｙ１、Ｘ２、Ｙ２、Ｓ１、Ｓ２、Ｓ３は、クロックにより入出力されるレジスタ素子とする。また、ＸＯＲ、ＯＲ、ＡＮＤは、それぞれ排他的ＯＲ論理、ＯＲ論理、ＡＮＤ論理に相当する論理素子である。ｎ１からｎ１１までは該論理素子間の信号配線を示している。論理テストパターンＴＶには、入力パターンと期待値パターンを記述するが、これは図６におけるＸ１、Ｙ１、Ｘ２、Ｘ２が該入力パターン、また、Ｓ１、Ｓ２、Ｓ３が出力期待値パターンとして具体的に定義できる。図６全体は、仮想配線遅延ＥＤとこれらのテストパターンＴＶを入力として論理シミュレーション２００を実施し、回路の全信号ｎ1〜ｎ１１の信号変化とそのタイミングを論理シミュレーションの結果からＡＰＩにより動作信号タイミングＳＴとして保存する手段２１０から得られたもので、１〜１８のクロックにわたる長時間の動作が記録されることがわかる。また、図６では、仮想配線遅延ＥＤおよび各論理素子の遅延が反映されているため、各信号はクロック時間範囲内で様々な遅延により動作していることがわかる。

本発明の次の段階は、論理回路ＬＣから集積回路製造用マスクパターンを設計するレイアウト設計手段３００で設計されたレイアウトから配線抵抗値と寄生電荷容量値を抽出して実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００において、信号のペアが最隣接配線パターンとなり所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０である。

図９に、レイアウト設計手段３００により設計された本実施例の論理回路ＬＣのレイアウトパターンの例を示す。レイアウト設計手段３００は、米国ＣＡＤＥＮＣＥ社ＳｉｌｉｃｏｎＥｎｓｅｍｂｌｅなどの半導体回路自動配置配線ソフトウェアを用いて実施することが出来る。図９において、論理素子やレジスタは論理素子をそのままトランジスタ素子として置き換えたものである。レイアウト設計において信号配線は、２層配線を用いており実線を第１層配線、影線を第２層配線、１、２層間の接続を小円で示している。半導体回路の微細加工において、図９において示したＸｎ１ｎ２、Ｘｎ５ｎ６では、信号ｎ１、ｎ２あるいはｎ５、ｎ６における１層、２層の配線が長距離に渡り隣接しているため、ｎ１とｎ２間あるいはｎ５、ｎ６間の配線間寄生容量が、他の配線に比べて極めて大きい。図９において、長距離並走信号ペア群ＰＲの抽出手段４１０として、所定の並走距離Ｌを論理素子幅の数倍となる信号ペアを抽出した例を図７に示す。

次に、本発明の流れでは、該長距離併走信号ペア群ＰＲのペア信号について該信号動作タイミングＳＴで同一時間の時間区分ＴＣ内で変動するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク判定手段４２０と該クロストークペア信号群ＰＸをクロストーク遅延信号ペアとして出力する手段６００を実施する。

本クロストーク判定手段４２０では、図７の信号ペア群ＰＲと図６の信号動作タイミングＳＴを比較し、相当する信号についてクロストーク判定をおこなう。図１０に、信号動作タイミングＳＴにおいてペア信号群ＰＲの信号を長円で示した。

図９によれば、時間８〜９、１６〜１７において信号ペアｎ１、ｎ２が同時変化し、また、ｎ５、ｎ６においては、どのタイミングでも同時変化しないことがわかる。クロストーク影響は同時変化において最も影響が大きいことを考慮すると、ペアｎ１、ｎ２はクロストークエラーとなるが、ペアｎ５、ｎ６はクロストークエラーとならないことがわかる。最終的に、ペアｎ１、ｎ２を除外したクロストーク検証結果ＸＬの例を図５に示す。

従来の技術では、長距離並走配線ペアｎ５、ｎ６に関して、個別に回路として抽出して各信号への入力変化が精度高いタイミングで同時となるかどうかを検証するため、入力信号そのものの変化の有無については考慮できない。一方、本発明では、全回路の論理動作全体でクロストーク検証をおこない、擬似クロストークエラーを排除することが可能であることがわかる。

これにより、クロストーク検証を正確、的確に行うことができ、設計作業工数を削減することができる。

（実施の形態２）
本発明の実施の形態２のクロストーク検証装置について説明する。

図２は本実施の形態２のクロストーク検証装置の構成を示すブロック図である。実施例１の図１と違う点は、レイアウトパターンから得られた実信号遅延ＲＤに基づいて論理シミュレーション手段２２０を実施して、所定の時間区分ＴＣ毎の信号値の変化を信号動作タイミングＳＴとして保存する手段２１０を備えている点である。

このようにして得られた信号動作タイミングＳＴでは、クロック内における信号動作タイミングについても高い精度であることが期待できる。そこで、区分時間ＴＣをクロックＴＣＬＫよりも短く設定することで、さらに詳細なクロストーク影響を比較することが容易となる。所定の時間ＴＣとして、本発明の請求項４に従いクロック時間ＴＣＫよりも短いＴＣ＝ＴＣＬＫ／２とした例を本発明の例として図１１に示す。同図では、に一点破線を追加して比較している。ｎ１、ｎ２について、時間８〜９においてクロストークが検出され、さらに精度よく見積もることができる。

（実施の形態３）
本発明の実施の形態３のクロストーク検証装置について説明する。

図３は本実施の形態３のクロストーク検証装置の構成を示すブロック図である。実施例２の図２と違う点は、レイアウトパターンから得られた長距離並走信号ペアＰＲの信号について、論理シミュレーション手段２２５を実施して、長距離並走信号ペアＰＲのみの所定の時間区分ＴＣ毎の信号値の変化を信号動作タイミングＳＴとして保存する手段２１５を備えている点である。

このようにすれば、より小規模なデータとして信号動作タイミングＳＴを生成することができ、検証も短時間になるため、より簡易にクロストーク影響を検証することが容易となる。

（実施の形態４）
本発明の実施の形態４のクロストーク回避レイアウト装置について説明する。

図４は本実施の形態４のクロストーク回避レイアウト装置の構成を示すブロック図である。実施例１と同様にして得た信号動作タイミングＳＴから、信号動作タイミングＳＴにおいて所定の時間区分ＴＣ内で同時に変化する信号群をクロストーク信号群ＰＸＧとして算出するクロストーク推定手段４３０と、該クロストーク信号群ＰＸＧについて所定の長さより長距離にわたり並走しない配線レイアウト実施する並走回避手段３１０をおこなう。

得られた信号動作タイミングＳＴの例として図１０を用いて説明する。クロック１〜２では、ｎ４のみが動作しているが、クロック２〜３では、ｎ３、ｎ４、ｎ６、ｎ１０が同時に動作している。この情報からレイアウト配線パターンを設計する際にあらかじめ、長距離並走をしない配線手法を適用する。並走を回避する配線は、豊永等による手法（谷本俊介、山本雄輝、豊永昌彦「クロストーク回避を目指した一配線手法」平成18年度電気関係学会四国支部連合大会 1-5 2006年9月26日）で実装することが出来る。

このようにすれば、より適切にクロストーク影響を回避するレイアウト設計を得ることが容易となる。

本発明のクロストーク検証装置およびクロストーク検証方法は、半導体集積回路のレイアウト設計時に、設計者が、クロストークの原因となる寄生容量のみに対応したレイアウトの修正箇所を、容易にかつ正確に把握できて、クロストークの原因となる寄生容量に対するレイアウト修正を素早く的確に行うことができ、レイアウト設計時の作業工数を削減することができるもので、半導体集積回路におけるクロストークの原因である寄生容量の分析装置等に適用できる。

本発明の実施の形態１のクロストーク検証装置の構成を示すブロック図本発明の実施の形態２のクロストーク検証装置の構成を示すブロック図本発明の実施の形態３のクロストーク検証装置の構成を示すブロック図本発明の実施の形態４のクロストーク回避レイアウト設計装置の構成を示すブロック図実施の形態における論理回路ＬＣの例実施の形態における論理テストパターンと信号動作タイミングＳＴの例実施の形態における長距離並走信号ペアの例実施の形態におけるクロストーク検証結果ＸＬの例実施の形態における論理回路ＬＣのレイアウトパターンの例実施の形態における長距離並走信号ペアと信号動作タイミングＳＴの比較例実施の形態における長距離並走信号ペアと信号動作タイミングＳＴの第２の比較例従来のクロストーク検証装置の構成を示すブロック図

符号の説明

１００論理設計手段
２００仮遅延論理シミュレーション手段
２１０信号動作タイミング保存手段
２１５実遅延信号動作タイミング保存手段
２２０実遅延論理シミュレーション手段
３００レイアウト設計手段
３１０クロストーク回避レイアウト設計手段
４００抵抗・寄生容量抽出手段
４１０長距離並走配線抽出手段
４２０クロストーク判定手段
４３０クロストーク推定手段
４５０電子回路シミュレーションによるクロストーク算出手段
５００検証結果出力手段
ｎ１〜ｎ１１信号配線
Ｘ１〜Ｘ２入力用レジスタ
Ｙ１〜Ｙ２入力用レジスタ
Ｓ１〜Ｓ３出力用レジスタ

Claims

半導体集積回路の配線信号間のクロストーク検証装置であって、
論理設計手段１００で設計した論理回路ＬＣと論理テストパターンＴＶと推定信号遅延ＥＤを入力した論理シミュレーション手段２００において、所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０を備え、
該論理回路ＬＣから集積回路製造用マスクパターンを設計するレイアウト設計手段３００で設計されたレイアウトから配線抵抗値と寄生電荷容量値を抽出して実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００において、信号のペアが最隣接配線パターンとなり所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、
該長距離併走信号ペア群ＰＲのペア信号について該信号動作タイミングＳＴで同一時間の時間区分ＴＣ内で変動するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク判定手段４２０と、
該クロストークペア信号群ＰＸをクロストーク遅延信号ペアとして出力する手段６００を備えたことを特徴とするクロストーク検証装置。
半導体集積回路の配線信号間のクロストーク検証装置であって、
論理設計手段１００で設計した論理回路ＬＣから集積回路製造用マスクパターンを設計するレイアウト設計手段３００で設計されたレイアウトから配線抵抗値と寄生電荷容量値を抽出して実信号遅延ＲＤを算出する配線抵抗・容量遅延の算出手段４００において、信号のペアが最隣接配線パターンとなり所定の長さＬ以上に並走する長距離並走信号ペア群ＰＲを抽出する手段４１０を備え、
論理テストパターンＴＶと実信号遅延ＲＤを入力する論理シミュレーション手段２２０において、所定の時間区分ＴＣ毎の信号値の変化を信号動作タイミングＳＴとして保存する手段２１０を備え、
該長距離併走信号ペア群ＰＲのペア信号について該信号動作タイミングＳＴで同一時間の時間区分ＴＣ内で変動するペア信号をクロストークペア信号群ＰＸとして算出するクロストーク判定手段４２０と、
該クロストークペア信号群ＰＸをクロストーク遅延信号ペアとして出力する手段６００を備えたことを特徴とするクロストーク検証装置。
請求項２における動的論理検証手段２２０および信号動作タイミング保存手段２１５に代えて、
長距離並走信号ペア群ＰＲと論理テストパターンＴＶと実信号遅延ＲＤを入力する論理シミュレーション手段２２５において、ＰＲの信号ペアについてのみ所定の時間区分ＴＣ毎に信号値の変化を信号動作タイミングＳＴとして保存する手段２１５を備えたことを特徴とするクロストーク検証装置。
前記第１項〜第４項における信号動作タイミングＳＴとして信号立ち上がり、立下りを時間ＴＣ毎に記録した信号動作タイミングＳＴを備えることを特徴とするクロストーク検証装置。
前記第１項〜第５項における時間区分ＴＣとして、クロック１周期をＴＣとすることを特徴とするクロストーク検証装置。
半導体集積回路のクロストーク回避レイアウト設計装置であって、
論理設計手段１００で設計した論理回路ＬＣと論理テストパターンＴＶと推定信号遅延ＥＤを入力した論理シミュレーション手段２００において、所定の時間区分ＴＣ毎の信号変化を信号動作タイミングＳＴとして保存する手段２１０を備え、
信号動作タイミングＳＴにおいて所定の時間区分ＴＣ内で同時に変化する信号群をクロストーク信号群ＰＸＧとして算出するクロストーク推定手段４３０と、
該クロストークペア信号群ＰＸについて所定の長さより長距離にわたり並走しない配線レイアウト実施する並走回避手段３１０を備えたことを特徴とするクロストーク回避設計装置。
前記第６項における信号動作タイミングＳＴとして信号立ち上がり、立下りを時間ＴＣ毎に記録した信号動作タイミングＳＴを備えることを特徴とするクロストーク回避設計装置。
前記第５項〜第６項において時間区分ＴＣとして、クロック１周期をＴＣとすることを特徴とするクロストーク回避設計装置。