JP2008235789A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 低背化を図る半導体装置の製造方法を提供する。
【解決手段】 半導体基板上に第１の絶縁膜２を介して第１の配線３を形成し、第１の配線３を覆うように接着層５を介して支持体４を接着する。前記半導体基板の裏面をエッチングし、第１の配線３の下部にある第１の絶縁膜２を露出させた後、前記露出した第１の絶縁膜２を含む前記半導体基板の裏面に第２の絶縁膜７を形成する。前記第１の絶縁膜２と前記第２の絶縁膜７をエッチングして、前記第１の配線３を露出させた後、第１の配線３に接続する第２の配線９を形成する。そして、前記半導体基板の裏面から前記接着層５に到達し、かつ前記支持体４に切り込みが入らないように切り込みを入れた後、この切り込みを入れた面から、ダイシングを行い、各々の前記半導体素子を分離する工程とを有することを特徴とする。
【選択図】 図６

Description

半導体装置の製造方法に関し、特に、半導体チップの外形寸法とほぼ同サイズの外形寸法を有するパッケージの製造方法に関する。

近年、パッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法とほぼ同サイズの外形寸法を有する小型パッケージをいう。従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の面上に形成される半導体チップと電気的に接続したものである。

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。

図１０は従来の半導体装置の製造方法を示すもので、半導体チップ５１上に絶縁膜５２を介して第１の配線５３が形成され、前記第１の配線５３を被覆するようにガラス基板５４が接着層５５により接着された半導体基板を用意し、前記第１の配線５３に接続され、かつ絶縁膜５６を介して前記半導体チップ５１の裏面上に延在する第２の配線５７を形成する。そして、前記半導体基板を各半導体チップ５１の境界Ｓ（ダイシングライン）に沿って分断する前段階として、半導体基板に切り込み溝Ｇを入れる工程を有していた。

上述した技術は、以下の特許文献１に記載されている。
特開２００５−７２５５４号公報

前述した半導体装置の製造方法では、切り込み溝Ｇがガラス基板５４にまで到達するように形成していたため、ハンドリング時等にガラス基板５４が割れないように厚くしていた。また、ガラス基板５４上に接着層を用いて第２のガラス基板を積層し、ガラス基板を２枚重ねた支持体を用いることもあった。そのため、半導体装置の薄型化が図れなかった。

そこで、本発明の半導体装置の製造方法は、複数の半導体素子が形成されている半導体基板上に、第１の絶縁膜を介して隣接する半導体素子の境界の部分に第１の配線を形成する工程と、前記第１の配線を覆うように接着層を介して支持体を接着する工程と、前記半導体基板をエッチングして、第１の配線の下部にある第１の絶縁膜を露出させる工程と、前記露出した第１の絶縁膜を含む前記半導体基板の裏面に第２の絶縁膜を形成する工程と、前記第１の絶縁膜と前記第２の絶縁膜をエッチングし、前記第１の配線を露出させる工程と、前記露出した第１の配線に接続し、かつ前記半導体基板の裏面に延在するように第２の配線を形成する工程と、前記半導体基板の裏面から前記接着層に到達し、かつ前記支持体に切り込みが入らないように切り込みを入れる工程と、その後、切込みを入れた面から、ダイシングを行い、各々の前記半導体素子を分離する工程とを有することを特徴とする。

また、前記ダイシング時に除去される領域の幅は、前記隣接する半導体素子の境界の部分に形成された一対の第１の配線の間隔よりも小さいことを特徴とする。

更に、前記切り込みを保護膜で覆う工程を有し、前記ダイシングでは、前記保護膜、前記接着層及び前記支持体が切削されることを特徴とする。

そして、前記半導体基板上に前記接着層が形成されない空間を形成し、前記空間を利用して他のデバイス素子を配置することを特徴とするものである。

本発明は、支持体に切り込みが入らないように切り込みを入れることで、ガラス基板から成る支持体に生じる割れ、欠け等の発生を防止できる。従って、支持体の薄型化または１枚化が可能になり、半導体装置の低背化やコスト低減を図ることができる。

以下、本発明による半導体装置の製造方法を図１乃至図９を参照しながら説明する。

まず、図１に示すように、半導体基板（半導体ウエハ１ａ）を用意する。なお、前記半導体基板１ａは、当該半導体基板１ａ上に、例えばＣＣＤやＣＭＯＳのイメージセンサ、半導体メモリ、またその他のデバイス素子を、半導体のプロセスにより形成したものである。その表面上に第１の絶縁膜２を介して複数の第１の配線３を形成する。

ここで、前記第１の配線３は、後工程であるダイシング工程において、半導体チップ毎に分断するための境界Ｓ（ダイシングラインまたはスクライブラインと呼ばれる。）付近（つまり、半導体チップの端部付近）に、各々一対となるように所定の間隙を有して形成されている。尚、前記第１の配線３は、必ずしも一対となるように形成する必要はなく、境界Ｓ付近に所定間隔を有するように配置されているものであっても良い。

また、第１の配線３は、半導体装置のボンディングパットから、境界Ｓ付近まで拡張されたパッドである。すなわち、第１の配線３は外部接続パッドであって、半導体装置の図示しない回路と電気的に接続されている。

次に、第１の配線３が形成された半導体基板１ａ上に、支持体４として用いるガラス基板を、接着層５（例えば、透明のエポキシ樹脂）を用いて接着する。なお、ここでは、支持体としてガラス基板、接着層としてエポキシ樹脂を使用しているが、シリコン基板やプラスチックの板等を支持体として用いてもよく、接着層はこれらの支持体に対して適切な接着層を選択すればよい。

ここで本発明の特徴は、前記接着層の膜厚であり、本実施形態では接着層の膜厚を従来の１０μｍから５０μｍ〜１００μｍ程度に厚くしたことである。この接着層の膜厚は、半導体基板１ａに切り込み溝Ｇを形成する際に、ダイシングブレードにより前記支持体４に切り込みが入らないために必要な膜厚である。そのため、後述する半導体基板への切り込み溝Ｇを形成する工程において、前記支持体４に切り込みが入ることがないので、ガラス基板等からなる支持体４の割れ、欠け等の発生を防止できる。

従って、従来に比して支持体４の厚さを低減することができ、例えば光デバイス素子をパッケージするものにおいて、その低背化が図れる。ちなみに、従来のガラス基板の厚さ４００μｍに対して２００μｍとその厚さを半減させることができた。また、従来のようにガラス基板から成る支持体を積層する必要がないため、低コスト化が図れる。

その後、図２に示すように、前記半導体基板１ａについて、支持体４を接着した面と反対側の面（半導体基板の裏面）を研削して、基板の厚さを薄くする。前記研削された半導体基板１ａの面ではスクラッチが発生し、幅、深さが数μm程度になる凹凸ができる。これを小さくするために、半導体基板１ａの材料であるシリコンと第１の絶縁膜２の材料であるシリコン酸化膜に比して、高いエッチング選択比を有する薬液を用いてウエットエッチングを行う。なお、ウエットエッチングに代えてドライエッチングを行うものでもよい。

次に、図３に示すように、前記半導体基板１ａの裏面に対して、第１の配線３の一部を露出するように開口部を設けた不図示のレジストパターンをマスクとして、半導体基板１ａの等方性エッチングもしくは異方性エッチングを行う。この結果、第１の配線３が存在する部分では、境界Ｓの部分で半導体基板１ａを開口する開口部６が形成され、第１の絶縁膜２が露出した状態となる。一方、第１の配線３が存在しない部分では、半導体基板１ａが残ったままとなる。

なお、本実施形態では第１の配線３が形成された領域だけに開口部６を形成しているが、それに限らず、例えばダイシングラインに沿って、前記第１の配線３が形成された領域を含むダイシングライン全体の半導体基板１ａをエッチング除去するものであっても良い。

ここで、前記開口部６において、その角になる部分が尖った形状となる傾向がある。そこで、図３に示すように、残渣や異物の除去、尖った部分の先端部を丸めるためにウエットエッチングまたはドライエッチングを行うことが好ましい。

次に、図４に示すように、前記半導体基板１ａの裏面に対して、第２の絶縁膜７の成膜を行う。本実施形態ではシランベースの酸化膜を３μｍ程度成膜する。

次に、前記半導体基板１ａの裏面に対して、不図示のレジストを塗布し、前記開口部６内を開口させるようにパターニングを行って、レジスト膜を形成する。そして、前記レジスト膜をマスクにして、第２の絶縁膜７、第１の絶縁膜２をエッチングし、第１の配線３の一部を露出させる。続いて、第１の配線３に接続し、かつ前記第２の絶縁膜７を介して半導体チップ１の裏面に延在するように第２の配線９を形成する。これにより、図５に示すように第１の配線３と第２の配線９が電気的に接続される。

次に、図６に示すように、ダイシングブレードを用いて、前記境界Ｓに沿って前記半導体基板１ａに切り込みを入れて切り込み溝Ｇを形成する。このとき、前記接着層５に対しても例えば３０μｍ程度の深さまで切削するように切り込み溝Ｇが形成される。

すなわち、図６（ａ）に示すように、半導体基板１ａ上において第１の配線３が存在する部分（即ち、開口部６内の境界Ｓに沿う部分）では、接着層５の一部が切削されて、上記切り込み溝Ｇが形成される。このとき、開口部６内の第１の配線３及び第２の配線９に接触しないような幅のダイシングブレードを用いる必要がある。すなわち、前記隣接する半導体チップ１の境界Ｓ付近に形成された一対の第１の配線３の間隔よりも小さい幅のダイシングブレードを用いる。

一方、図６（ｂ）に示すように、半導体基板１ａ上において第１の配線３が存在しない領域（即ち開口部６が形成されない領域）では、半導体基板１ａ、第１の絶縁膜２、及び接着層５の一部が切削されて、上記切り込み溝Ｇが形成される。

なお、本実施形態では、切り込み溝Ｇの形状は楔形の断面形状をしているが、矩形状の断面形状であっても良い。

次に、第２の配線９上にＮｉ-Ａｕメッキ膜を形成した後、半導体基板１ａの裏面を被覆するように保護膜１０を形成する。なお、前記保護膜１０を形成するためには、半導体基板１ａの裏面を上に向けて、熱硬化性の有機系樹脂を上方から滴下し、半導体基板自体を回転させることで、この回転により生じる遠心力を利用して当該有機系樹脂を基板面上に広げるスピン塗布法を用いても良く、また、スプレー塗布法を用いても良い。

その後、図８に示すように、導電端子１１を形成する部分の保護膜１０に開口部を形成し、Ｎｉ-Ａｕメッキ膜上に導電端子１１を形成する。なお、前記導電端子１１は、半田バンプや金バンプで作成する。

そして、切り込み溝Ｇを設けた部分から境界Ｓに沿ってダイシングを行い、各々の半導体チップ１に分離することで、ＣＳＰ型の半導体装置２０を形成する。

上述したように、本実施形態の半導体装置の製造方法によれば、２段階のダイシング、即ち、切り込み溝Ｇを形成して、さらに、その切り込み溝Ｇを覆う保護膜１０を形成した後にダイシングを行う。これにより、半導体装置を個々の半導体チップに分離するダイシングの際、境界Ｓ（即ちダイシングライン）に沿って形成された切り込み溝Ｇの内壁が保護膜１０で覆われているため、前記接着層５、支持体４及び保護膜１０をダイシングすることで分離を行うことができる。このとき、前記切り込み溝Ｇを形成したときのダイシングブレードよりも幅狭のダイシングブレードを用いる。

本発明では、切り込み溝Ｇを形成する際に、支持体４にまで切り込みが入らないようにしているため、ハンドリング時等における支持体４を構成するガラス基板等の割れ、欠け等の発生を防止できる。更に、積層されたガラス基板等を用いる必要がないため、半導体装置の低背化やコスト低減を図ることができる。

また、図９は本発明の他の実施形態を説明するための断面図であり、その特徴は、半導体チップ１上に接着層５が形成されない領域を構成することで、その部分に空間（キャビティ１２）を形成する。そして、前記キャビティ１２を利用して、半導体チップ１上に他のデバイス素子１３を構成することができる。

なお、前記デバイス素子１３は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子のような機械的デバイスでもよい。ＭＥＭＳとは、機械要素部品、センサ、アクチュエータ、電子回路等を半導体基板上に集積化したデバイスのことである。

このように本発明の半導体装置３０では、接着層の厚みを利用して、半導体装置３０にキャビティ１２を設け、当該キャビティ１２内に他のデバイス素子１３を配置している。

ところで、デバイス素子１３と支持体４との間に接着層５が介在すると、半導体装置の品質が低下することがある。例えば、デバイス素子が受光素子や発光素子である場合には、デバイス素子への光の入射（あるいはデバイス素子からの光の放射）を僅かでも妨げるような余計な物質が支持体とデバイス素子間に介在すると、半導体装置の動作品質が低下するという問題がある。例えば、所望の屈折率が得られないという問題である。また、ブルーレイ（Ｂｌｕ−ｒａｙ）のような特定の波長の光が接着層に当たると当該接着層が劣化し、その劣化した接着層によって半導体装置の動作品質が低下するという問題がある。

従って、支持体４の貼り合わせを行う際に、支持体４の貼り合わせ面に接着層５を一様に形成するのではなく、キャビティ１２の形成領域を除く領域にのみ形成してもよい。これにより、上記した接着層５による動作品質の劣化を抑えることができるからである。

なお、デバイス素子１３は、例えばＭＥＭＳ素子のような機械的デバイスであるが、デバイス素子以外にも、フィルタ部材やレンズ等の微細な部品をキャビティ１２内に配置することもできる。このように、キャビティ１２内に新たにデバイス素子や部品を封止する工程を有することで、完成する半導体装置の多様性が増す。なお、キャビティ１２の高さ（接着層５の厚み）を調節することで、厚みのある素子を半導体基板１ａ上に封止することが可能である。

なお、本実施形態では、第２の配線９と電気的に接続する導電端子１１を形成したが、本発明はこれに限定されない。即ち、本発明は、導電端子が形成されない半導体装置（例えばＬＧＡ：Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ型パッケージ）に適用されるものであってもよい。

本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。 従来の半導体装置の製造方法を示す断面図である。

Claims (4)

1. 複数の半導体素子が形成されている半導体基板上に、第１の絶縁膜を介して隣接する半導体素子の境界の部分に第１の配線を形成する工程と、
   前記第１の配線を覆うように接着層を介して支持体を接着する工程と、
   前記半導体基板の裏面をエッチングして、第１の配線の下部にある第１の絶縁膜を露出させる工程と、
   前記露出した第１の絶縁膜を含む前記半導体基板の裏面に第２の絶縁膜を形成する工程と、
   前記第１の絶縁膜と前記第２の絶縁膜をエッチングし、前記第１の配線を露出させる工程と、
   前記露出した第１の配線に接続し、かつ前記半導体基板の裏面に延在するように第２の配線を形成する工程と、
   前記半導体基板の裏面から前記接着層に到達し、かつ前記支持体に切り込みが入らないように切り込みを入れる工程と、
   その後、切り込みを入れた面から、ダイシングを行い、各々の前記半導体素子を分離する工程とを有することを特徴とする半導体装置の製造方法。
2. 前記ダイシング時に除去される領域の幅は、前記隣接する半導体素子の境界の部分に形成された一対の第１の配線の間隔よりも小さいことを特徴とする請求項２に記載の半導体装置の製造方法。
3. 前記切り込みを保護膜で覆う工程を有し、前記ダイシングでは、前記保護膜、前記接着層及び前記支持体が切削されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板上に前記接着層が形成されない空間を形成し、前記空間を利用して他のデバイス素子を配置することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。