JP2008235485A - Semiconductor wafer, inspection method of damage under electrode pad, and semiconductor device - Google Patents

Semiconductor wafer, inspection method of damage under electrode pad, and semiconductor device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To electrically inspect whether there is a possibility that damages directly under an electrode pad would influences a circuit element, without having to use the region in a semiconductor substrate located directly under the electrode pad. <P>SOLUTION: As the electrode pads, the circuit element electrode pad 17 connected to the circuit element, and the inspection electrode pad 17a insulated from the circuit element and the circuit element electrode pad 17 are provided. Wiring 11-3a for inspection passing under the circuit element electrode pad 17, insulated from the circuit element and the circuit element electrode pad 17 and connected to the inspection electrode pad 17a, is provided. The resistance value of the wiring 11-3a for inspection or the capacitance value, breakdown voltage or the leakage current of the interlayer insulating film is measured, after a probe needle is brought into contact with the circuit element electrode pad 17; and the measured value is compared with the initial value before the probe needle is brought into contact with the circuit element electrode pad 17, and the damage under the circuit element electrode pad 17 is inspected. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体ウエハ、半導体ウエハの電極パッド下ダメージ検査方法、及び半導体ウエハからチップ領域を切り出してなる半導体装置に関し、特に、複数のチップ領域がダイシングラインを挟んでマトリクス状に配置され、それらのチップ領域で半導体基板に回路素子が形成され、その半導体基板上に２層以上のメタル配線層構造を備え、所定の位置でメタル配線層上の絶縁膜に形成されたパッド開口部内部で上方から見て露出しているメタル配線層部分が電極パッドを構成している半導体ウエハ、その半導体ウエハの電極パッド下ダメージ検査方法、及びその半導体ウエハからチップ領域を切り出してなる半導体装置に関するものである。   The present invention relates to a semiconductor wafer, a semiconductor wafer under-electrode pad damage inspection method, and a semiconductor device obtained by cutting a chip area from a semiconductor wafer, and in particular, a plurality of chip areas are arranged in a matrix with dicing lines interposed therebetween, and A circuit element is formed on the semiconductor substrate in the chip region, and the semiconductor substrate has a metal wiring layer structure of two or more layers on the semiconductor substrate, and is located above the pad opening formed in the insulating film on the metal wiring layer at a predetermined position. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer in which a metal wiring layer portion exposed when viewed from above constitutes an electrode pad, a method for inspecting damage under the electrode pad of the semiconductor wafer, and a semiconductor device obtained by cutting a chip region from the semiconductor wafer .

半導体集積回路の微細化及び高集化にともない、半導体チップ面積を有効に活用するために、電極パッド下に入出力回路等の回路素子が配置されるようになってきた。
図１３は従来の半導体装置の電極パッド近傍を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。ここでは４層メタル配線構造の例を説明する。 With the miniaturization and high collection of semiconductor integrated circuits, circuit elements such as input / output circuits have been arranged under electrode pads in order to effectively utilize the area of the semiconductor chip.
13A and 13B are views showing the vicinity of an electrode pad of a conventional semiconductor device, where FIG. 13A is a plan view and FIG. 13B is a cross-sectional view taken along the line AA in FIG. Here, an example of a four-layer metal wiring structure will be described.

半導体基板３の表面側に回路素子を構成するＮ型拡散層４が形成されている。半導体基板３上にＢＰＳＧ（boro-phospho silicate glass）膜５、１層目層間絶縁膜７−１、２層目層間絶縁膜７−２、３層目層間絶縁膜７−３、最終保護膜９が順次積層されている。   An N-type diffusion layer 4 constituting a circuit element is formed on the surface side of the semiconductor substrate 3. On the semiconductor substrate 3, a BPSG (boro-phosphosilicate glass) film 5, a first interlayer insulating film 7-1, a second interlayer insulating film 7-2, a third interlayer insulating film 7-3, and a final protective film 9 Are sequentially stacked.

ＢＰＳＧ膜５上に１層目メタル配線層１１−１が形成されている。１層目メタル配線層１１−１は、Ｎ型拡散層４の上方に配置されており、ＢＰＳＧ膜５に形成されたスルーホール１３−１を介してＮ型拡散層４と電気的に接続されている。１層目層間絶縁膜７−１は１層目メタル配線層１１−１を覆ってＢＰＳＧ膜５上に形成されている。   A first metal wiring layer 11-1 is formed on the BPSG film 5. The first metal wiring layer 11-1 is disposed above the N-type diffusion layer 4 and is electrically connected to the N-type diffusion layer 4 through a through hole 13-1 formed in the BPSG film 5. ing. The first interlayer insulating film 7-1 is formed on the BPSG film 5 so as to cover the first metal wiring layer 11-1.

１層目層間絶縁膜７−１上に２層目メタル配線層１１−２が形成されている。２層目メタル配線層１１−２は、１層目メタル配線層１１−１の上方に配置されており、１層目層間絶縁膜７−１に形成されたスルーホール１３−２を介して１層目メタル配線層１１−１と電気的に接続されている。２層目層間絶縁膜７−２は２層目メタル配線層１１−２を覆って１層目層間絶縁膜７−１上に形成されている。   A second metal wiring layer 11-2 is formed on the first interlayer insulating film 7-1. The second-layer metal wiring layer 11-2 is disposed above the first-layer metal wiring layer 11-1, and 1 through the through-hole 13-2 formed in the first-layer interlayer insulating film 7-1. It is electrically connected to the layer metal wiring layer 11-1. The second interlayer insulating film 7-2 is formed on the first interlayer insulating film 7-1 so as to cover the second metal wiring layer 11-2.

２層目層間絶縁膜７−２上に３層目メタル配線層１１−３が形成されている。３層目メタル配線層１１−３は、２層目メタル配線層１１−２の上方に配置されており、２層目層間絶縁膜７−２に形成されたスルーホール１３−３を介して２層目メタル配線層１１−２と電気的に接続されている。３層目層間絶縁膜７−３は３層目メタル配線層１１−３を覆って２層目層間絶縁膜７−２上に形成されている。   A third metal wiring layer 11-3 is formed on the second interlayer insulating film 7-2. The third metal wiring layer 11-3 is disposed above the second metal wiring layer 11-2, and the second metal wiring layer 11-3 is connected to the second metal wiring layer 11-2 through a through hole 13-3 formed in the second interlayer insulating film 7-2. It is electrically connected to the layer metal wiring layer 11-2. The third interlayer insulating film 7-3 is formed on the second interlayer insulating film 7-2 so as to cover the third metal wiring layer 11-3.

３層目層間絶縁膜７−３上に４層目メタル配線層１１−４が形成されている。４層目メタル配線層１１−４は、３層目メタル配線層１１−３の上方に配置されており、３層目層間絶縁膜７−３に形成されたスルーホール１３−４を介して３層目メタル配線層１１−３と電気的に接続されている。最終保護膜９は４層目メタル配線層１１−４を覆って３層目層間絶縁膜７−３上に形成されている。   A fourth metal wiring layer 11-4 is formed on the third interlayer insulating film 7-3. The fourth metal wiring layer 11-4 is disposed above the third metal wiring layer 11-3, and the third metal wiring layer 11-4 is connected to the third metal wiring layer 11-4 via a through hole 13-4 formed in the third interlayer insulating film 7-3. It is electrically connected to the layer metal wiring layer 11-3. The final protective film 9 is formed on the third interlayer insulating film 7-3 so as to cover the fourth metal wiring layer 11-4.

４層目メタル配線層１１−４上の最終保護膜９の所定の位置にパッド開口部１５が形成されている。パッド開口部１５で上方から見て露出している４層目メタル配線層１１−４の部分が電極パッド１７を構成する。電極パッド１７は、Ｎ型拡散層４の上方に配置されており、スルーホール１３−１，１３−２，１３−３，１３−４及びメタル配線層１１−１，１１−２，１１−３，１１−４を介してＮ型拡散層４と電気的に接続されている。このように、電極パッド１７の下方にＮ型拡散層４、すなわち回路素子が配置されている。   A pad opening 15 is formed at a predetermined position of the final protective film 9 on the fourth metal wiring layer 11-4. The portion of the fourth metal wiring layer 11-4 exposed when viewed from above in the pad opening 15 constitutes the electrode pad 17. The electrode pad 17 is disposed above the N-type diffusion layer 4 and has through holes 13-1, 13-2, 13-3, 13-4 and metal wiring layers 11-1, 11-2, 11-3. , 11-4, and electrically connected to the N-type diffusion layer 4. Thus, the N-type diffusion layer 4, that is, the circuit element is disposed below the electrode pad 17.

多層配線構造を用いるにあたって、配線遅延の影響を少なくするため、上下層配線間の層間絶縁膜として、低誘電体が使用される。
しかし、低誘電体からなる絶縁膜は機械的な強度が弱く、テスト時のプロービングによる衝撃やパッケージング時のワイヤボンディングによりダメージを受け、電極パッド下に配置された回路素子に悪影響を及ぼすという問題があった。これらのダメージを与えにくくするために色々な電極パッド下の構造が考えられている（例えば特許文献１〜１２を参照。）。 In using a multilayer wiring structure, a low dielectric is used as an interlayer insulating film between upper and lower wiring layers in order to reduce the influence of wiring delay.
However, the insulating film made of a low dielectric material is weak in mechanical strength, and it is damaged by probing impact during testing and wire bonding during packaging, which adversely affects the circuit elements placed under the electrode pads. was there. In order to make it difficult to cause such damage, various structures under the electrode pad have been considered (see, for example, Patent Documents 1 to 12).

また、プロービング時の針形状、針圧、オーバードライブ量などを管理することによって回路素子がダメージを受けにくくする方法もとられるが、例えばプロービング時に針先に異物が付着すことにより電極パッドへのダメージが大きくなり、回路素子に悪影響を及ぼすことがある。
これらの従来技術は電極パッド下にダメージが入りにくくすることが目的であり、ダメージが無いことを直接確認するものではない。 In addition, it is possible to make the circuit element less susceptible to damage by managing the needle shape, needle pressure, overdrive amount, etc. during probing, but for example, foreign matter adheres to the needle tip during probing. Damage may increase and adversely affect circuit elements.
These conventional techniques are intended to make it difficult for damage to enter under the electrode pads, and do not directly confirm that there is no damage.

一般に、電極パッド下にダメージが入っているかの検査は膜の剥離等の物理的な解析によって行なわれる。
また、半導体基板の内部に応力がかかる部分のダメージを電気的に検査する方法として、半導体基板内にＰＮ接合を有し、逆方向電圧対逆方向電流特性のソフトなブレークダウンによるリーク電流を検出する方法が考えられている（例えば特許文献１３を参照。）。
しかし、特許文献１３に開示されたダメージ検査方法では、電極パッド下の半導体基板にテストに用いるＰ型半導体領域及びＮ型半導体領域を備えているので、電極パッド下の半導体基板に他の回路素子を配置することができないという問題があった。 In general, the inspection of whether there is damage under an electrode pad is performed by physical analysis such as film peeling.
In addition, as a method of electrically inspecting the damage of the part where the stress is applied to the inside of the semiconductor substrate, the semiconductor substrate has a PN junction and detects leakage current due to soft breakdown of reverse voltage vs. reverse current characteristics. The method of doing is considered (for example, refer patent document 13).
However, in the damage inspection method disclosed in Patent Document 13, since the semiconductor substrate under the electrode pad includes the P-type semiconductor region and the N-type semiconductor region used for the test, other circuit elements are provided in the semiconductor substrate under the electrode pad. There was a problem that could not be placed.

特開２００５−３０３２７９号公報JP 2005-303279 A 特開２００５−３２７７６３号公報JP-A-2005-327763 特開２００５−２８６２６６号公報JP 2005-286266 A 特開２００４−０６３５４０号公報JP 2004-063540 A 特開２００１−３０８１００号公報JP 2001-308100 A 特開２００１−２６７３２３号公報JP 2001-267323 A 特開平１１−３０７６０１号公報JP-A-11-307601 特第３１２１３１１号公報Japanese Patent No. 3121311 特開２００５−２５２２３０号公報JP 2005-252230 A 特開２００５−２５１８３１号公報JP 2005-251831 A 特開２００５−２３６１２８号公報JP-A-2005-236128 特開昭６２−１８３１３４号公報JP-A-62-183134 特開２０００−２６９２８１号公報JP 2000-269281 A

そこで本発明は、電極パッド直下の半導体基板内領域を使うことなく、電極パッド下に受けたダメージが回路素子に影響を及ぼしている可能性があるか否かを電気的に検査することができる半導体ウエハ及び電極パッド下ダメージ検査方法並びに半導体装置を提供することを目的とするものである。   Therefore, the present invention can electrically inspect whether damage received under the electrode pad may affect the circuit element without using the region in the semiconductor substrate directly under the electrode pad. It is an object of the present invention to provide a semiconductor wafer and electrode pad damage inspection method and a semiconductor device.

本発明に係る半導体ウエハは、複数のチップ領域がダイシングラインを挟んでマトリクス状に配置され、それらのチップ領域で半導体基板に回路素子が形成され、その半導体基板上に２層以上のメタル配線層構造を備え、所定の位置でメタル配線層上の絶縁膜に形成されたパッド開口部で上方から見て露出しているメタル配線層部分が電極パッドを構成している半導体ウエハであって、上記電極パッドとして、上記回路素子に接続されている回路素子用電極パッドと、上記回路素子及び上記回路素子用電極パッドとは絶縁されている検査用電極パッドを備え、上記回路素子用電極パッド下を通り、上記回路素子及び上記回路素子用電極パッドとは絶縁され、上記検査用電極パッドと接続されている検査用配線を備えているものである。
回路素子用電極パッドへのプローブ針の接触に起因して回路素子用電極パッド下の層にダメージが発生したとき、回路素子用電極パッド下に配置されている検査用配線部分や、回路素子用電極パッドと検査用配線の間の絶縁膜もダメージを受ける。 In the semiconductor wafer according to the present invention, a plurality of chip regions are arranged in a matrix with dicing lines interposed therebetween, circuit elements are formed on the semiconductor substrate in these chip regions, and two or more metal wiring layers are formed on the semiconductor substrate. A semiconductor wafer having a structure, wherein a metal wiring layer portion exposed as viewed from above in a pad opening formed in an insulating film on a metal wiring layer at a predetermined position constitutes an electrode pad, As the electrode pads, a circuit element electrode pad connected to the circuit element, a test electrode pad insulated from the circuit element and the circuit element electrode pad, and under the circuit element electrode pad are provided. As described above, the circuit element and the circuit element electrode pad are insulated from each other and provided with inspection wiring connected to the inspection electrode pad.
When the layer under the electrode pad for the circuit element is damaged due to the contact of the probe needle with the electrode pad for the circuit element, the wiring portion for inspection arranged under the electrode pad for the circuit element or the circuit element The insulating film between the electrode pad and the inspection wiring is also damaged.

本発明の半導体ウエハにおいて、上記検査用配線の上記回路素子用電極パッド下に配置された部分は同一平面内で蛇行している例を挙げることができる。
また、上記検査用配線の上記回路素子用電極パッド下に配置された部分は同一平面内で渦巻状に形成されているようにしてもよい。
また、上記検査用配線の上記回路素子用電極パッド下に配置された部分は同一平面内で複数本に分かれているようにしてもよい。 In the semiconductor wafer of the present invention, an example in which the portion of the inspection wiring disposed under the circuit element electrode pad meanders in the same plane.
Further, the portion of the inspection wiring disposed under the circuit element electrode pad may be formed in a spiral shape in the same plane.
Further, the portion of the inspection wiring disposed under the circuit element electrode pad may be divided into a plurality of portions within the same plane.

また、３層以上のメタル配線構造を備え、上記検査用配線は１つの上記回路素子用電極パッド下で複数層に配置されている例を挙げることができる。ここで、回路素子用電極パッドへのプローブ針の接触に起因して回路素子用電極パッド下の層にダメージが発生したとき、回路素子用電極パッド下に配置されている検査用配線部分と、回路素子用電極パッドと検査用配線の間の絶縁膜に加えて、互いに異なる層の検査用配線、検査用配線間の絶縁膜もダメージを受ける。
さらに、この態様において、複数層に配置された上記検査用配線は互いに異なる上記検査用電極パッドに接続されている例を挙げることができる。ただし、複数層に配置された上記検査用配線は同一の検査用電極パッドに接続されていてもよい。本願特許請求の範囲及び本明細書において、「互いに異なる検査用電極パッド」は電気的に絶縁されているものとする。また、「同一の検査用電極パッド」には同電位の複数の検査用電極パッドも含む。 Further, an example in which a metal wiring structure having three or more layers is provided and the inspection wiring is arranged in a plurality of layers under one circuit element electrode pad can be given. Here, when damage occurs in the layer under the circuit element electrode pad due to the contact of the probe needle with the circuit element electrode pad, the inspection wiring portion disposed under the circuit element electrode pad, In addition to the insulating film between the circuit element electrode pad and the inspection wiring, the inspection wiring of different layers and the insulating film between the inspection wirings are also damaged.
Furthermore, in this aspect, an example in which the inspection wirings arranged in a plurality of layers are connected to different inspection electrode pads can be given. However, the inspection wirings arranged in a plurality of layers may be connected to the same inspection electrode pad. In the claims and the specification of the present application, “different electrode pads for inspection” are electrically insulated. The “same inspection electrode pad” includes a plurality of inspection electrode pads having the same potential.

また、３層以上のメタル配線構造を備え、上記検査用配線の上記回路素子用電極パッド下に配置された部分は上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行している例を挙げることができる。   In addition, a metal wiring structure having three or more layers is provided, and the portion of the inspection wiring arranged under the circuit element electrode pad is vertically connected with the upper metal wiring layer and the lower metal wiring layer connected by a via hole. An example of meandering can be given.

また、検査用電極パッドがチップ領域内に配置されている場合、上記検査用電極パッドは上記チップ領域内の四隅に配置されている例を挙げることができる。ただし、検査用電極パッドの配置位置はチップ領域内の四隅とは異なる位置のチップ領域内であってもよい。
また、上記検査用電極パッドは上記ダイシングラインに配置されている例を挙げることができる。
また、上記検査用配線の両端にそれぞれ上記検査用電極パッドが接続されている例を挙げることができる。 In addition, when the inspection electrode pads are arranged in the chip region, an example in which the inspection electrode pads are arranged at four corners in the chip region can be given. However, the arrangement positions of the inspection electrode pads may be in the chip area at positions different from the four corners in the chip area.
Moreover, the example which has arrange | positioned the said electrode pad for a test | inspection to the said dicing line can be given.
Further, an example in which the inspection electrode pads are connected to both ends of the inspection wiring can be given.

本発明に係る電極パッド下ダメージ検査方法の第１局面は、本発明の半導体ウエハを用い、上記回路素子用電極パッドにプローブ針を接触させた後に、上記回路素子用電極パッド及びそれに接続された配線と上記検査用配線の間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を上記回路素子用電極パッド、上記検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、上記回路素子用電極パッド下のダメージを検査する。
本願特許請求の範囲及び本明細書において、上記回路素子用電極パッド及びそれに接続された配線と上記検査用配線の間の容量値、耐圧又はリーク電流の初期値は設計値である。なお、回路素子用電極パッド及びそれに接続された配線と検査用配線の間の容量値、耐圧又はリーク電流の測定は、チップ領域１の電気的特性のテスト前であってもよいし、そのテスト後であってもよい。 A first aspect of the inspection method for damage under an electrode pad according to the present invention uses the semiconductor wafer of the present invention, and after contacting a probe needle to the electrode pad for circuit element, the electrode pad for circuit element and the electrode pad connected thereto The capacitance value, withstand voltage or leakage current between the wiring and the inspection wiring is measured, and the capacitance value, withstand voltage or leakage current is measured by the capacitance value between the circuit element electrode pad and the inspection wiring, withstand voltage or leakage current. Compared with the initial value, the damage under the circuit element electrode pad is inspected.
In the claims and the present specification of the present application, the initial value of the capacitance value, withstand voltage, or leakage current between the circuit element electrode pad and the wiring connected thereto and the inspection wiring is a design value. The capacitance value, withstand voltage, or leakage current between the circuit element electrode pad and the wiring connected thereto and the inspection wiring may be measured before or after the test of the electrical characteristics of the chip region 1. It may be later.

本発明に係る電極パッド下ダメージ検査方法の第２局面は、本発明の半導体ウエハであって３層以上のメタル配線構造を備え、上記検査用配線は１つの上記回路素子用電極パッド下で複数層に配置されており、かつそれらの検査用配線は互いに異なる上記検査用電極パッドに接続されているものを用い、上記回路素子用電極パッドにプローブ針を接触させた後に、互いに異なる層に配置された上記検査用配線間、検査用配線間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を上記検査用配線、検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、上記回路素子用電極パッド下のダメージを検査する。
本願特許請求の範囲及び本明細書において、上記検査用配線間の容量値、耐圧又はリーク電流の初期値には、設計値と、回路素子用電極パッドにプローブ針を接触させる前の測定値を含む。なお、検査用配線、検査用配線間の容量値、耐圧又はリーク電流の測定は、チップ領域１の電気的特性のテスト前であってもよいし、そのテスト後であってもよい。 A second aspect of the damage inspection method under an electrode pad according to the present invention is a semiconductor wafer according to the present invention having a metal wiring structure having three or more layers, and a plurality of the inspection wirings are provided under one circuit element electrode pad. These test wirings are arranged in different layers and connected to the test electrode pads different from each other. After contacting the probe needles to the circuit element electrode pads, they are placed in different layers. The capacitance value, withstand voltage or leakage current between the above-described inspection wirings and between inspection wirings is measured, and the capacitance value, withstand voltage or leakage current is measured as the capacitance value between the above inspection wirings and the inspection wiring, withstand voltage or leakage current. Compared with the initial value, the damage under the electrode pad for the circuit element is inspected.
In the claims of the present application and the present specification, the initial value of the capacitance value, withstand voltage, or leakage current between the inspection wirings includes a design value and a measurement value before the probe needle is brought into contact with the circuit element electrode pad. Including. Note that the measurement of the inspection wiring, the capacitance value between the inspection wirings, the withstand voltage, or the leakage current may be performed before or after the test of the electrical characteristics of the chip region 1.

本発明に係る電極パッド下ダメージ検査方法の第３局面は、本発明の半導体ウエハであって上記検査用配線の両端にそれぞれ上記検査用電極パッドが接続されているものを用い、上記回路素子用電極パッドにプローブ針を接触させた後に、上記検査用配線の両端にそれぞれ接続された上記検査用電極パッド、検査用電極パッド間の抵抗値を測定し、その抵抗値を上記検査用電極パッド、検査用電極パッド間の抵抗値の初期値と比較して、上記回路素子用電極パッド下のダメージを検査する。
本願特許請求の範囲及び本明細書において、上記検査用電極パッド、検査用電極パッド間の抵抗値の初期値には、設計値と、回路素子用電極パッドにプローブ針を接触させる前の測定値を含む。なお、検査用電極パッド、検査用電極パッド間の抵抗値の測定は、チップ領域１の電気的特性のテスト前であってもよいし、そのテスト後であってもよい。 A third aspect of the electrode pad damage inspection method according to the present invention uses the semiconductor wafer according to the present invention in which the inspection electrode pads are connected to both ends of the inspection wiring, respectively. After bringing the probe needle into contact with the electrode pad, the resistance value between the inspection electrode pad and the inspection electrode pad respectively connected to both ends of the inspection wiring is measured, and the resistance value is measured with the inspection electrode pad, Compared with the initial resistance value between the inspection electrode pads, the damage under the circuit element electrode pads is inspected.
In the claims of the present application and the present specification, the initial value of the resistance value between the test electrode pad and the test electrode pad includes a design value and a measured value before the probe needle is brought into contact with the circuit element electrode pad. including. The resistance value between the inspection electrode pad and the inspection electrode pad may be measured before or after the test of the electrical characteristics of the chip region 1.

本発明に係る半導体装置は、本発明の半導体ウエハから上記チップ領域を切り出してなるものである。
上記検査用電極パッドが上記チップ領域内に配置されている、例えば上記チップ領域内の四隅に配置されている構成の本発明の半導体ウエハから切り出した半導体チップでは、上記検査用配線及び上記検査用電極パッドが残存している。
上記検査用電極パッドが上記ダイシングラインに配置されている構成の本発明の半導体ウエハから切り出した半導体チップでは、上記検査用配線が残存し、チップ断面に上記検査用配線の断面が露出している。 The semiconductor device according to the present invention is obtained by cutting out the chip region from the semiconductor wafer of the present invention.
In the semiconductor chip cut out from the semiconductor wafer of the present invention in which the inspection electrode pads are arranged in the chip region, for example, arranged at the four corners in the chip region, the inspection wiring and the inspection The electrode pad remains.
In the semiconductor chip cut out from the semiconductor wafer of the present invention in which the inspection electrode pad is arranged on the dicing line, the inspection wiring remains, and the cross section of the inspection wiring is exposed in the cross section of the chip. .

本発明の半導体ウエハでは、電極パッドとして、回路素子に接続されている回路素子用電極パッドと、回路素子及び回路素子用電極パッドとは絶縁されている検査用電極パッドを備え、回路素子用電極パッド下を通り、回路素子及び回路素子用電極パッドとは絶縁され、検査用電極パッドと接続されている検査用配線を備えているようにした。
本発明の電極パッド下ダメージ検査方法の第１局面では、本発明の半導体ウエハを用い、回路素子用電極パッドにプローブ針を接触させた後に、回路素子用電極パッド及びそれに接続された配線と検査用配線の間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を回路素子用電極パッド、検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、回路素子用電極パッド下のダメージを検査するようにした。
回路素子用電極パッドへのプローブ針の接触に起因して回路素子用電極パッド下の層にダメージが発生したとき、回路素子用電極パッド下に配置されている検査用配線部分や、回路素子用電極パッドと検査用配線の間の絶縁膜もダメージを受ける。このとき、回路素子用電極パッドにプローブ針が接触される前後で回路素子用電極パッド、検査用配線間の容量値、耐圧及びリーク電流は変化する。回路素子用電極パッドにプローブ針が接触された後の回路素子用電極パッド、検査用配線間の容量値、耐圧又はリーク電流を初期値と比較することにより、回路素子用電極パッド直下の半導体基板内領域を使うことなく、回路素子用電極パッド下のダメージを電気的に検査することができる。 The semiconductor wafer according to the present invention includes, as electrode pads, circuit element electrode pads connected to the circuit elements, and circuit element electrodes and circuit element electrode pads that are insulated from the circuit element electrode pads. An inspection wiring which passes under the pad and is insulated from the circuit element and the electrode pad for the circuit element and connected to the inspection electrode pad is provided.
In the first aspect of the damage inspection method under an electrode pad according to the present invention, after using the semiconductor wafer according to the present invention and bringing the probe needle into contact with the electrode pad for the circuit element, the circuit element electrode pad and the wiring connected thereto and the inspection are performed. Measure the capacitance value, withstand voltage or leakage current between the test wiring, and compare the capacitance value, withstand voltage or leak current with the circuit element electrode pad, the capacitance value between the test wiring, the initial value of the withstand voltage or leak current. The damage under the electrode pads for circuit elements was inspected.
When the layer under the electrode pad for the circuit element is damaged due to the contact of the probe needle with the electrode pad for the circuit element, the wiring portion for inspection arranged under the electrode pad for the circuit element or the circuit element The insulating film between the electrode pad and the inspection wiring is also damaged. At this time, the capacitance value, withstand voltage, and leakage current between the circuit element electrode pad and the inspection wiring change before and after the probe needle is brought into contact with the circuit element electrode pad. By comparing the circuit element electrode pad after contact of the probe needle with the circuit element electrode pad, the capacitance value between the inspection wiring, the withstand voltage, or the leakage current with the initial value, the semiconductor substrate immediately below the circuit element electrode pad The damage under the circuit element electrode pad can be electrically inspected without using the inner region.

本発明の半導体ウエハにおいて、検査用配線の回路素子用電極パッド下に配置された部分は、同一平面内で蛇行していたり、同一平面内で渦巻状に形成されていたり、同一平面内で複数本に分かれていたりすれば、回路素子用電極パッド寸法に比べて細い検査用配線を回路素子用電極パッド下の広範囲に配置することができる。回路素子用電極パッド下に配置された検査用配線部分の線幅を細くすることにより、回路素子用電極パッドへのプローブ針の接触に起因して回路素子用電極パッド下の層に過度のダメージが発生したときに検査用配線の一部分が断線されるようにすることができ、回路素子用電極パッド下のダメージを検査しやすくなる。   In the semiconductor wafer of the present invention, the portion of the inspection wiring disposed under the circuit element electrode pad meanders in the same plane, is formed in a spiral shape in the same plane, or is plural in the same plane. If it is divided into books, it is possible to arrange inspection wiring that is thinner than the circuit element electrode pad dimensions over a wide range under the circuit element electrode pad. By reducing the line width of the inspection wiring portion arranged under the circuit element electrode pad, excessive damage is caused to the layer under the circuit element electrode pad due to contact of the probe needle with the circuit element electrode pad. When this occurs, a part of the inspection wiring can be disconnected, and the damage under the circuit element electrode pad can be easily inspected.

また、３層以上のメタル配線構造を備え、検査用配線は１つの回路素子用電極パッド下で複数層に配置されているようにすれば、回路素子用電極パッド下の複数層で回路素子用電極パッド下のダメージを電気的に検査することができる。
この態様において、複数層に配置された検査用配線は互いに異なる検査用電極パッドに接続されているようにすれば、上下層の２つの検査用電極パッドの間の層間絶縁膜ごとや、互いに異なる検査用配線ごとについてダメージを電気的に検査することができる。 Further, if a metal wiring structure having three or more layers is provided and the inspection wiring is arranged in a plurality of layers under one circuit element electrode pad, the circuit wiring for the circuit element is formed in a plurality of layers under the circuit element electrode pad. The damage under the electrode pad can be electrically inspected.
In this embodiment, if the inspection wirings arranged in the plurality of layers are connected to different inspection electrode pads, the interlayer insulating films between the two upper and lower inspection electrode pads are different from each other. Damage can be electrically inspected for each inspection wiring.

本発明の電極パッド下ダメージ検査方法の第２局面では、本発明の半導体ウエハであって３層以上のメタル配線構造を備え、検査用配線は１つの回路素子用電極パッド下で複数層に配置されており、かつそれらの検査用配線は互いに異なる検査用電極パッドに接続されているものを用い、上記回路素子用電極パッドにプローブ針を接触させた後に、互いに異なる層に配置された検査用配線、検査用配線間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を検査用配線、検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、回路素子用電極パッド下のダメージを検査するようにしたので、上下層の２つの検査用電極パッドの間の層間絶縁膜ごとや、互いに異なる層の検査用配線ごとについてダメージを電気的に検査することができる。これにより、回路素子用電極パッド直下の半導体基板内領域を使うことなく、回路素子用電極パッド下のダメージを電気的に検査することができる。   In a second aspect of the damage inspection method under an electrode pad according to the present invention, the semiconductor wafer according to the present invention has a metal wiring structure having three or more layers, and the inspection wiring is arranged in a plurality of layers under one circuit element electrode pad. These inspection wirings are connected to different inspection electrode pads, and the probe needles are brought into contact with the circuit element electrode pads and then arranged on different layers. Measure the capacitance value, breakdown voltage or leakage current between the wiring and inspection wiring, and compare the capacitance value, breakdown voltage or leakage current with the capacitance value between the inspection wiring and inspection wiring, the initial value of the breakdown voltage or leakage current. Since the damage under the circuit element electrode pads is inspected, the damage is inspected for each interlayer insulating film between the two upper and lower inspection electrode pads and for each inspection wiring in a different layer. It is possible to inspect. Thus, damage under the circuit element electrode pad can be electrically inspected without using the region in the semiconductor substrate immediately below the circuit element electrode pad.

また、本発明の半導体ウエハにおいて、３層以上のメタル配線構造を備え、検査用配線の回路素子用電極パッド下に配置された部分は上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行しているようにしても、検査用配線を用いて回路素子用電極パッド下のダメージを検査できる。   In addition, the semiconductor wafer of the present invention has a metal wiring structure of three or more layers, and the upper metal wiring layer and the lower metal wiring layer are connected by a via hole in the portion arranged under the circuit element electrode pad of the inspection wiring. Even if it is meandering in the vertical direction, the damage under the electrode pad for the circuit element can be inspected using the inspection wiring.

また、検査用電極パッドはチップ領域内の四隅に配置されているようにすれば、一般にチップ領域ではその四隅には回路素子用電極パッドが配置されていないので、チップ領域内の四隅を有効に利用してチップ領域の面積を大きくすることなくチップ領域に検査用電極パッドを配置することができる。   In addition, if the inspection electrode pads are arranged at the four corners in the chip area, generally, the circuit element electrode pads are not arranged at the four corners in the chip area. By utilizing this, it is possible to arrange the inspection electrode pads in the chip region without increasing the area of the chip region.

また、検査用電極パッドはダイシングラインに配置されているようにすれば、チップ領域の面積を大きくすることなく、半導体ウエハに検査用電極パッドを配置することができる。   If the inspection electrode pads are arranged on the dicing line, the inspection electrode pads can be arranged on the semiconductor wafer without increasing the area of the chip region.

また、検査用配線の両端にそれぞれ検査用電極パッドが接続されているようにすれば、それらの検査用電極パッド間の抵抗値、すなわち検査用配線の抵抗値を測定することができるようになる。
本発明の電極パッド下ダメージ検査方法の第３局面では、本発明の半導体ウエハであって検査用配線の両端にそれぞれ検査用電極パッドが接続されているものを用い、回路素子用電極パッドにプローブ針を接触させた後に、検査用配線の両端にそれぞれ接続された検査用電極パッド、検査用電極パッド間の抵抗値を測定し、その抵抗値を検査用電極パッド、検査用電極パッド間の抵抗値の初期値と比較して、回路素子用電極パッド下のダメージを検査するようにしたので、回路素子用電極パッド直下の半導体基板内領域を使うことなく、回路素子用電極パッド下のダメージを電気的に検査することができる。 If the inspection electrode pads are connected to both ends of the inspection wiring, the resistance value between the inspection electrode pads, that is, the resistance value of the inspection wiring can be measured. .
In the third aspect of the electrode pad damage inspection method of the present invention, the semiconductor wafer of the present invention having inspection electrode pads connected to both ends of the inspection wiring is used as a probe for circuit element electrode pads. After contacting the needle, the resistance value between the test electrode pad and the test electrode pad connected to both ends of the test wiring is measured, and the resistance value is measured between the test electrode pad and the test electrode pad. Since the damage under the circuit element electrode pad is inspected compared to the initial value of the value, the damage under the circuit element electrode pad can be reduced without using the area in the semiconductor substrate immediately under the circuit element electrode pad. It can be inspected electrically.

図１は半導体ウエハの一実施例を概略的に示す図であり、（Ａ）は最終保護膜の図示を省略して１つのチップ領域の角部分近傍を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は検査用配線を示す平面図である。図２はこの実施例の１つのチップ領域における検査用電極パッド及び検査用配線の配置を示す平面図である。この実施例では本発明の半導体ウエハを４層メタル配線構造に適用した。   1A and 1B are diagrams schematically showing an embodiment of a semiconductor wafer. FIG. 1A is a plan view showing the vicinity of a corner portion of one chip region with the final protective film omitted, and FIG. ) Is a cross-sectional view taken along the line AA, and FIG. 8C is a plan view showing the inspection wiring. FIG. 2 is a plan view showing the arrangement of inspection electrode pads and inspection wirings in one chip region of this embodiment. In this embodiment, the semiconductor wafer of the present invention is applied to a four-layer metal wiring structure.

半導体ウエハに複数のチップ領域１がダイシングライン２をマトリクス状に配置されている。チップ領域１において、半導体基板３の表面側に回路素子を構成するＮ型拡散層４が形成されている。半導体基板３上にＢＰＳＧ膜５、１層目層間絶縁膜７−１、２層目層間絶縁膜７−２、３層目層間絶縁膜７−３、最終保護膜９が順次積層されている。   A plurality of chip regions 1 are arranged on a semiconductor wafer in a matrix form with dicing lines 2. In the chip region 1, an N-type diffusion layer 4 constituting a circuit element is formed on the surface side of the semiconductor substrate 3. On the semiconductor substrate 3, a BPSG film 5, a first interlayer insulating film 7-1, a second interlayer insulating film 7-2, a third interlayer insulating film 7-3, and a final protective film 9 are sequentially stacked.

ＢＰＳＧ膜５上に１層目メタル配線層１１−１が形成されている。１層目メタル配線層１１−１は、Ｎ型拡散層４の上方に配置されており、ＢＰＳＧ膜５に形成されたスルーホール１３−１を介してＮ型拡散層４と電気的に接続されている。１層目層間絶縁膜７−１は１層目メタル配線層１１−１を覆ってＢＰＳＧ膜５上に形成されている。   A first metal wiring layer 11-1 is formed on the BPSG film 5. The first metal wiring layer 11-1 is disposed above the N-type diffusion layer 4 and is electrically connected to the N-type diffusion layer 4 through a through hole 13-1 formed in the BPSG film 5. ing. The first interlayer insulating film 7-1 is formed on the BPSG film 5 so as to cover the first metal wiring layer 11-1.

１層目層間絶縁膜７−１上に２層目メタル配線層１１−２が形成されている。２層目メタル配線層１１−２は、１層目メタル配線層１１−１の上方に配置されており、１層目層間絶縁膜７−１に形成されたスルーホール１３−２を介して１層目メタル配線層１１−１と電気的に接続されている。２層目層間絶縁膜７−２は２層目メタル配線層１１−２を覆って１層目層間絶縁膜７−１上に形成されている。   A second metal wiring layer 11-2 is formed on the first interlayer insulating film 7-1. The second-layer metal wiring layer 11-2 is disposed above the first-layer metal wiring layer 11-1, and 1 through the through-hole 13-2 formed in the first-layer interlayer insulating film 7-1. It is electrically connected to the layer metal wiring layer 11-1. The second interlayer insulating film 7-2 is formed on the first interlayer insulating film 7-1 so as to cover the second metal wiring layer 11-2.

２層目層間絶縁膜７−２上に３層目メタル配線層１１−３と検査用配線１１−３ａが形成されている。
３層目メタル配線層１１−３は、後述する回路素子用電極パッド１７下の領域とは異なる位置で２層目メタル配線層１１−２の上方に配置されており、２層目層間絶縁膜７−２に形成されたスルーホール１３−３を介して２層目メタル配線層１１−２と電気的に接続されている。
検査用配線１１−３ａは３層目メタル配線層１１−３とは絶縁されている。検査用配線１１−３ａの配置等については後述で詳細に説明する。
３層目層間絶縁膜７−３は３層目メタル配線層１１−３及び検査用配線１１−３ａを覆って２層目層間絶縁膜７−２上に形成されている。 A third metal wiring layer 11-3 and an inspection wiring 11-3a are formed on the second interlayer insulating film 7-2.
The third-layer metal wiring layer 11-3 is disposed above the second-layer metal wiring layer 11-2 at a position different from a region below the circuit element electrode pad 17 described later, and the second-layer interlayer insulating film It is electrically connected to the second metal wiring layer 11-2 through a through hole 13-3 formed in 7-2.
The inspection wiring 11-3a is insulated from the third metal wiring layer 11-3. The arrangement and the like of the inspection wiring 11-3a will be described in detail later.
The third interlayer insulating film 7-3 is formed on the second interlayer insulating film 7-2 so as to cover the third metal wiring layer 11-3 and the inspection wiring 11-3a.

３層目層間絶縁膜７−３上に４層目メタル配線層１１−４が形成されている。４層目メタル配線層１１−４は、３層目メタル配線層１１−３及び検査用配線１１−３ａの上方に配置されており、３層目層間絶縁膜７−３に形成されたスルーホール１３−４を介して３層目メタル配線層１１−３と電気的に接続されている。４層目メタル配線層１１−４の一部分は回路素子用電極パッド１７を構成する。また、チップ領域１の角部近傍で、３層目層間絶縁膜７−３上に、４層目メタル配線層１１−４とは絶縁された４層目メタル配線層１１−４ａが形成されている。４層目メタル配線層１１−４ａの一部分は検査用電極パッド１７ａを構成する。最終保護膜９は４層目メタル配線層１１−４，１１−４ａを覆って３層目層間絶縁膜７−３上に形成されている。   A fourth metal wiring layer 11-4 is formed on the third interlayer insulating film 7-3. The fourth metal wiring layer 11-4 is disposed above the third metal wiring layer 11-3 and the inspection wiring 11-3a, and is a through hole formed in the third interlayer insulating film 7-3. It is electrically connected to the third metal wiring layer 11-3 through 13-4. A part of the fourth metal wiring layer 11-4 constitutes a circuit element electrode pad 17. In addition, a fourth metal wiring layer 11-4a insulated from the fourth metal wiring layer 11-4 is formed on the third interlayer insulating film 7-3 in the vicinity of the corner of the chip region 1. Yes. A part of the fourth metal wiring layer 11-4a constitutes an inspection electrode pad 17a. The final protective film 9 is formed on the third interlayer insulating film 7-3 so as to cover the fourth metal wiring layers 11-4 and 11-4a.

４層目メタル配線層１１−４，１１−４ａ上の最終保護膜９の所定の位置にパッド開口部１５が形成されている。上方から見て、パッド開口部１５で露出している４層目メタル配線層１１−４の部分が回路素子用電極パッド１７を構成する。また、パッド開口部１５で露出している４層目メタル配線層１１−４ａの部分が検査用電極パッド１７ａを構成する。回路素子用電極パッド１７は、Ｎ型拡散層４の上方に配置されており、スルーホール１３−１，１３−２，１３−３，１３−４及びメタル配線層１１−１，１１−２，１１−３，１１−４を介してＮ型拡散層４と電気的に接続されている。このように、電極パッド１７の下方にＮ型拡散層４、すなわち回路素子が配置されている。   Pad openings 15 are formed at predetermined positions of the final protective film 9 on the fourth metal wiring layers 11-4 and 11-4a. When viewed from above, the portion of the fourth metal wiring layer 11-4 exposed at the pad opening 15 constitutes the circuit element electrode pad 17. The portion of the fourth metal wiring layer 11-4a exposed at the pad opening 15 constitutes the inspection electrode pad 17a. The circuit element electrode pad 17 is disposed above the N-type diffusion layer 4 and has through-holes 13-1, 13-2, 13-3, 13-4 and metal wiring layers 11-1, 11-2, It is electrically connected to the N-type diffusion layer 4 through 11-3 and 11-4. Thus, the N-type diffusion layer 4, that is, the circuit element is disposed below the electrode pad 17.

検査用配線１１−３ａの配置について説明する。検査用配線１１−３ａはチップ領域の１辺近傍に配列された複数の回路素子用電極パッド１７下の領域にまたがって配置されている。検査用配線１１−３ａの両端部はそれぞれチップ領域１の角部近傍に配置されている。検査用配線１１−３ａの端部は、３層目層間絶縁膜７−３に形成されたスルーホール１３−４ａを介して、チップ領域１の角部近傍に配置された検査用電極パッド１７ａと電気的に接続されている。検査用配線１１−３ａの回路素子用電極パッド１７下に配置された部分は同一平面内で蛇行している。
検査用配線１１−３ａ及び検査用電極パッド１７ａは、回路素子並びにそれに接続されたメタル配線層１１−１，１１−２，１１−３，１１−４及び回路素子用電極パッド１７とは絶縁されている。
図２に示すように、チップ領域１の隣り合う辺の近傍に配置された２本の検査用配線１１−３ａはチップ領域１の角部近傍で検査用電極パッド１７ａを共有している。 The arrangement of the inspection wiring 11-3a will be described. The inspection wiring 11-3a is arranged over a region under the plurality of circuit element electrode pads 17 arranged in the vicinity of one side of the chip region. Both ends of the inspection wiring 11-3a are arranged in the vicinity of the corners of the chip region 1, respectively. The end portion of the inspection wiring 11-3a is connected to the inspection electrode pad 17a disposed in the vicinity of the corner of the chip region 1 through the through hole 13-4a formed in the third interlayer insulating film 7-3. Electrically connected. A portion of the inspection wiring 11-3a arranged under the circuit element electrode pad 17 meanders in the same plane.
The inspection wiring 11-3a and the inspection electrode pad 17a are insulated from the circuit element and the metal wiring layers 11-1, 11-2, 11-3, 11-4 and the circuit element electrode pad 17 connected thereto. ing.
As shown in FIG. 2, the two inspection wirings 11-3 a arranged in the vicinity of the adjacent sides of the chip region 1 share the inspection electrode pad 17 a in the vicinity of the corner of the chip region 1.

図３は、図１の一実施例にプローブ針を接触させたときの状態を概略的に示す図であり、（Ａ）は最終保護膜の図示を省略して１つのチップ領域の角部分近傍を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は検査用配線を示す平面図である。図４は、電極パッド下ダメージ検査方法の第１局面及び第３局面の一実施例を説明するための、回路素子用電極パッド１７及び検査用電極パッド１７ａにプローブ針を接触させるときの工程を概略的に示す断面図である。   FIG. 3 is a diagram schematically showing a state when the probe needle is brought into contact with the embodiment of FIG. 1, and (A) omits the illustration of the final protective film and is near the corner portion of one chip region. FIG. 5B is a cross-sectional view taken along the line AA of FIG. 5A, and FIG. 5C is a plan view showing the inspection wiring. FIG. 4 is a diagram illustrating a process of bringing a probe needle into contact with the circuit element electrode pad 17 and the inspection electrode pad 17a for explaining one embodiment of the first and third aspects of the damage inspection method under the electrode pad. It is sectional drawing shown roughly.

まず、電極パッド下ダメージ検査方法の第３局面の実施例について説明する。
図４（Ａ）に示すように、回路素子用電極パッド１７上にプローブ針１９を配置し、検査用電極パッド１７ａ上にプローブ針１９ａを配置する。 First, an embodiment of a third aspect of the electrode pad damage inspection method will be described.
As shown in FIG. 4A, the probe needle 19 is arranged on the circuit element electrode pad 17, and the probe needle 19a is arranged on the inspection electrode pad 17a.

図４（Ｂ）に示すように、プローブ針１９，１９ａを半導体ウエハに接近する側へ移動させて、検査用電極パッド１７ａにプローブ針１９ａを接触させる。このとき、プローブ針１９は回路素子用電極パッド１７に接触していない。この状態で、検査用配線１１−３ａの抵抗値を測定し、その抵抗値を初期抵抗値とする。この状態では、回路素子用電極パッド１７にはプローブ針１９は接触していないので、回路素子用電極パッド１７下に配置された検査用配線１１−３ａにはダメージがなく、検査用電極パッド１７ａ、１７ａ間の初期抵抗値、すなわち検査用配線１１−３ａの初期抵抗値を確実に測定することができる。   As shown in FIG. 4B, the probe needles 19 and 19a are moved to the side approaching the semiconductor wafer, and the probe needle 19a is brought into contact with the inspection electrode pad 17a. At this time, the probe needle 19 is not in contact with the circuit element electrode pad 17. In this state, the resistance value of the inspection wiring 11-3a is measured, and the resistance value is set as the initial resistance value. In this state, since the probe needle 19 is not in contact with the circuit element electrode pad 17, the inspection wiring 11-3a arranged under the circuit element electrode pad 17 is not damaged, and the inspection electrode pad 17a is not damaged. , 17a, that is, the initial resistance value of the inspection wiring 11-3a can be reliably measured.

図４（Ｃ）に示すように、プローブ針１９，１９ａを半導体ウエハ側へさらに移動させて、回路素子用電極パッド１７にプローブ針１９を接触させる。プローブ針１９が回路素子用電極パッド１７に接触した後、プローブ針１９，１９ａを半導体ウエハ側へさらに移動させる（オーバードライブ）。オーバードライブ時にプローブ針１９，１９ａの先端部は図３（Ｃ）中の矢印方向へスライドする。このとき、図３（Ｂ），（Ｃ）に示すように、回路素子用電極パッド１７下の３層目層間絶縁膜７−３にクラック等のダメージ２１が生じることがある。ダメージ２１が生じた場合、ダメージ２１に起因して、回路素子用電極パッド１７下の検査用配線１１−３ａは変形して抵抗値が変化したり、断線したりする。プローブ針１９を回路素子用電極パッド１７に接触させた後、検査用電極パッド１７ａ、１７ａ間の抵抗値、すなわち検査用配線１１−３ａを測定し、その抵抗値を上記初期抵抗値と比較することにより、回路素子用電極パッド１７下のダメージの有無を検査することができる。なお、検査用電極パッド１７ａ、１７ａ間の初期抵抗値は設計値であってもよい。   As shown in FIG. 4C, the probe needles 19 and 19a are further moved to the semiconductor wafer side to bring the probe needles 19 into contact with the circuit element electrode pads 17. After the probe needle 19 contacts the circuit element electrode pad 17, the probe needles 19 and 19a are further moved to the semiconductor wafer side (overdrive). At the time of overdrive, the tips of the probe needles 19 and 19a slide in the direction of the arrow in FIG. At this time, as shown in FIGS. 3B and 3C, damage 21 such as cracks may occur in the third interlayer insulating film 7-3 under the electrode pad 17 for circuit elements. When the damage 21 occurs, due to the damage 21, the inspection wiring 11-3a under the circuit element electrode pad 17 is deformed to change its resistance value or to be disconnected. After the probe needle 19 is brought into contact with the circuit element electrode pad 17, the resistance value between the inspection electrode pads 17a and 17a, that is, the inspection wiring 11-3a is measured, and the resistance value is compared with the initial resistance value. As a result, the presence or absence of damage under the circuit element electrode pad 17 can be inspected. The initial resistance value between the inspection electrode pads 17a and 17a may be a design value.

次に、図３及び図４（Ｃ）を参照して電極パッド下ダメージ検査方法の第１局面の実施例について説明する。
図４（Ｃ）に示すように、検査用電極パッド１７ａにプローブ針１９ａを接触させ、回路素子用電極パッド１７にプローブ針１９を接触させ、さらに上記オーバードライブを行なう。その後、回路素子用電極パッド１７及びメタル配線層１１−２，１１−３と検査用配線１１−３ａの間の容量値、耐圧又はリーク電流を測定する。回路素子用電極パッド１７へのプローブ針１９を接触に起因して回路素子用電極パッド１７下の３層目層間絶縁膜７−３にダメージ２１が生じた場合、上記容量値、耐圧又はリーク電流はダメージ２１が生じる前に比べて変化する。したがって、上記容量値、耐圧又はリーク電流の測定値を初期値（設計値）と比較することにより、回路素子用電極パッド１７下のダメージの有無を検査することができる。 Next, referring to FIG. 3 and FIG. 4 (C), an embodiment of the first aspect of the electrode pad damage inspection method will be described.
As shown in FIG. 4C, the probe needle 19a is brought into contact with the inspection electrode pad 17a, the probe needle 19 is brought into contact with the circuit element electrode pad 17, and the overdrive is performed. Thereafter, the capacitance value, withstand voltage, or leakage current between the circuit element electrode pad 17 and the metal wiring layers 11-2 and 11-3 and the inspection wiring 11-3a is measured. When damage 21 occurs in the third-layer interlayer insulating film 7-3 under the circuit element electrode pad 17 due to contact of the probe needle 19 with the circuit element electrode pad 17, the capacitance value, withstand voltage, or leakage current is increased. Changes compared to before damage 21 occurs. Therefore, the presence or absence of damage under the circuit element electrode pad 17 can be inspected by comparing the measured value of the capacitance value, withstand voltage, or leakage current with the initial value (design value).

この検査方法の第１局面の実施例では、必ずしもプローブ針１９を回路素子用電極パッド１７に接触させる前にプローブ針１９ａを検査用電極パッド１７ａに接触させる必要はなく、プローブ針１９，１９ａを回路素子用電極パッド１７、検査用電極パッド１７ａに同時に接触させてもよいし、先にプローブ針１９を回路素子用電極パッド１７に接触させてもよい。
また、本発明の検査方法の第１局面では、検査用配線の一端のみが検査用電極パッドに接続されている場合であっても、回路素子用電極パッド、検査用配線間の容量値、耐圧又はリーク電流を測定して、回路素子用電極パッド下のダメージの有無を検査することができる。 In the embodiment of the first aspect of the inspection method, it is not always necessary to bring the probe needle 19a into contact with the inspection electrode pad 17a before the probe needle 19 is brought into contact with the circuit element electrode pad 17. The circuit element electrode pad 17 and the inspection electrode pad 17a may be contacted simultaneously, or the probe needle 19 may be contacted with the circuit element electrode pad 17 first.
In the first aspect of the inspection method of the present invention, even if only one end of the inspection wiring is connected to the inspection electrode pad, the capacitance value between the circuit element electrode pad and the inspection wiring, Alternatively, the leakage current can be measured to inspect for damage under the circuit element electrode pads.

図１から図３に示した半導体ウエハの実施例では、検査用電極パッド１７ａはチップ領域１内の角部に配置されているが、本発明の半導体ウエハにおいて検査用電極パッドの配置位置はチップ領域内の角部に限定されるものではなく、チップ領域内のどこでもよい。   In the embodiment of the semiconductor wafer shown in FIGS. 1 to 3, the inspection electrode pads 17a are arranged at the corners in the chip region 1. In the semiconductor wafer of the present invention, the arrangement positions of the inspection electrode pads are the chips. It is not limited to the corners in the area, and may be anywhere in the chip area.

また、図５に示すように、検査用電極パッド１７ａをダイシングライン２上に配置してもよい。この構成では、アセンブリ時にチップ領域１を切り出すために半導体ウエハがダイシングライン２で切断され、このとき検査用電極パッド１７ａも切断されるが、検査用電極パッド１７ａは回路素子用電極パッド１７及びチップ領域１の内部回路とは絶縁されているので、チップ領域１の内部回路に悪影響を与えることはない。ダイシングライン２上に検査用電極パッド１７ａを配置することにより、チップ領域１の面積を大きくすることなく、半導体ウエハ上に検査用電極パッド１７ａを配置することができる。   Further, as shown in FIG. 5, the inspection electrode pad 17 a may be disposed on the dicing line 2. In this configuration, the semiconductor wafer is cut by the dicing line 2 in order to cut out the chip region 1 during assembly. At this time, the inspection electrode pad 17a is also cut, but the inspection electrode pad 17a includes the circuit element electrode pad 17 and the chip. Since it is insulated from the internal circuit in the region 1, the internal circuit in the chip region 1 is not adversely affected. By disposing the inspection electrode pad 17 a on the dicing line 2, the inspection electrode pad 17 a can be disposed on the semiconductor wafer without increasing the area of the chip region 1.

また、１本の検査用配線１１−３ａ上に配置される回路素子用電極パッド１７の個数は任意である。例えば図６に示すように、１本の検査用配線１１−３ａ上に２つの回路素子用電極パッド１７が配置されているようにしてもよい。
また、検査用配線の一端のみに検査用電極パッドが接続されているようにしてもよい。 Further, the number of circuit element electrode pads 17 arranged on one inspection wiring 11-3a is arbitrary. For example, as shown in FIG. 6, two circuit element electrode pads 17 may be arranged on one inspection wiring 11-3a.
Further, the inspection electrode pad may be connected to only one end of the inspection wiring.

また、３層以上のメタル配線構造を備えている場合、検査用配線は１つの回路素子用電極パッド下で複数層に配置されていてもよい。例えば図７に示すように、２層目メタル配線層からなる検査用配線１１−２ａと３層目メタル配線層からなる検査用配線１１−３ａを備えているようにしてもよい。検査用配線１１−３ａは図１〜図３を参照して説明した上記実施例と同じ構成である。
検査用配線１１−２ａは２層目メタル配線層１１−２とは絶縁されている。また、検査用配線１１−２ａは検査用配線１１−３ａと電気的に接続されていてもよいし、検査用配線１１−３ａとは絶縁されていてもよい。検査用配線１１−２ａの平面形状は図１（Ｃ）に示した検査用配線１１−３ａと同様である。 Further, when a metal wiring structure having three or more layers is provided, the inspection wiring may be arranged in a plurality of layers under one circuit element electrode pad. For example, as shown in FIG. 7, an inspection wiring 11-2a made of a second metal wiring layer and an inspection wiring 11-3a made of a third metal wiring layer may be provided. The inspection wiring 11-3a has the same configuration as the above-described embodiment described with reference to FIGS.
The inspection wiring 11-2a is insulated from the second metal wiring layer 11-2. Further, the inspection wiring 11-2a may be electrically connected to the inspection wiring 11-3a, or may be insulated from the inspection wiring 11-3a. The planar shape of the inspection wiring 11-2a is the same as that of the inspection wiring 11-3a shown in FIG.

検査用配線１１−２ａが検査用配線１１−３ａと電気的に接続されている場合、検査用配線１１−２ａ，１１−３ａで共通の検査用電極パッドを用いることができる。検査用配線１１−２ａ，１１−３ａの両端に検査用電極パッドを接続すれば、回路素子用電極パッドにプローブ針を接触させた後の検査用配線１１−２ａ，１１−３ａの抵抗値を初期値と比較することによって回路素子用電極パッド下のダメージを検査することができる。   When the inspection wiring 11-2a is electrically connected to the inspection wiring 11-3a, a common inspection electrode pad can be used for the inspection wirings 11-2a and 11-3a. If inspection electrode pads are connected to both ends of the inspection wirings 11-2a and 11-3a, the resistance values of the inspection wirings 11-2a and 11-3a after the probe needles are brought into contact with the circuit element electrode pads can be obtained. The damage under the electrode pad for circuit elements can be inspected by comparing with the initial value.

また、回路素子用電極パッドにプローブ針を接触させた後の、回路素子用電極パッド１７及びメタル配線層１１−１，１１−２，１１−３と検査用配線１１−２ａ，１１−３ａの間の容量値、耐圧又はリーク電流を初期値と比較することによって回路素子用電極パッド下のダメージを検査することもできる。また、上記容量値、耐圧又はリーク電流の測定は、検査用配線１１−２ａ，１１−３ａの一端のみに検査用電極パッドが接続されている構成であっても行なうことができる。   Further, after the probe needle is brought into contact with the circuit element electrode pad, the circuit element electrode pad 17 and the metal wiring layers 11-1, 11-2, 11-3 and the inspection wirings 11-2a, 11-3a The damage under the circuit element electrode pad can also be inspected by comparing the capacitance value, breakdown voltage, or leakage current between them with the initial value. The capacitance value, withstand voltage, or leakage current can be measured even in a configuration in which the inspection electrode pad is connected to only one end of the inspection wirings 11-2a and 11-3a.

また、検査用配線１１−２ａと検査用配線１１−３ａは絶縁されている場合、検査用配線１１−２ａ，１１−３ａごとに検査用電極パッドが設けられる。検査用配線１１−２ａ，１１−３ａの両端にそれぞれ検査用電極パッドを接続すれば、回路素子用電極パッドにプローブ針を接触させた後の検査用配線１１−２ａ，１１−３ａの少なくともいずれかの抵抗値を初期値と比較することによって、検査用配線１１−２ａ，１１−３ａのそれぞれの層について、回路素子用電極パッド下のダメージを検査することができる。   When the inspection wiring 11-2a and the inspection wiring 11-3a are insulated, an inspection electrode pad is provided for each of the inspection wirings 11-2a and 11-3a. If inspection electrode pads are connected to both ends of the inspection wirings 11-2a and 11-3a, respectively, at least one of the inspection wirings 11-2a and 11-3a after the probe needle is brought into contact with the circuit element electrode pads. By comparing the resistance value with the initial value, the damage under the circuit element electrode pad can be inspected for each layer of the inspection wirings 11-2a and 11-3a.

また、図７を参照して電極パッド下ダメージ検査方法の第２局面の一実施例を説明すると、検査用配線１１−２ａ，１１−３ａごとに検査用電極パッドが設けられる構造のものを用い、回路素子用電極パッドにプローブ針を接触させた後の、検査用配線１１−２ａと１１−３ａの間の容量値、耐圧又はリーク電流を測定し、その測定値を初期値と比較することによって回路素子用電極パッド下のダメージを検査することができる。   An embodiment of the second aspect of the electrode pad damage inspection method will be described with reference to FIG. 7. A structure having an inspection electrode pad provided for each of the inspection wirings 11-2a and 11-3a is used. Measure the capacitance value, withstand voltage or leakage current between the inspection wirings 11-2a and 11-3a after contacting the probe needle to the circuit element electrode pad, and compare the measured value with the initial value. Thus, the damage under the circuit element electrode pad can be inspected.

また、電極パッド下ダメージ検査方法の第１局面の実施例によれば、回路素子用電極パッド１７及びメタル配線層１１−３と検査用配線１１−３ａの間の容量値、耐圧又はリーク電流、ならびにメタル配線層１１−１，１１−２と検査用配線１１−２ａの間の容量値、耐圧又はリーク電流のうち少なくともいずれかを測定し、その測定値を初期値と比較することによって回路素子用電極パッド下のダメージを検査することができる。複数の層について上記容量値、耐圧又はリーク電流を測定すれば、いずれの層までダメージが及んでいるかを検査することもできる。
また、図７を参照して説明した上記容量値、耐圧又はリーク電流の測定は、検査用配線１１−２ａ，１１−３ａの一端のみに検査用電極パッドが接続されている構成であっても行なうことができる。 Further, according to the embodiment of the first aspect of the damage inspection method under the electrode pad, the capacitance value, withstand voltage or leakage current between the circuit element electrode pad 17 and the metal wiring layer 11-3 and the inspection wiring 11-3a, In addition, a circuit element is obtained by measuring at least one of a capacitance value, a withstand voltage or a leakage current between the metal wiring layers 11-1 and 11-2 and the inspection wiring 11-2a and comparing the measured value with an initial value. The damage under the electrode pad can be inspected. If the capacitance value, breakdown voltage, or leakage current is measured for a plurality of layers, it can be inspected to which layer damage has occurred.
Further, the measurement of the capacitance value, the withstand voltage, or the leakage current described with reference to FIG. 7 may be performed even when the inspection electrode pad is connected to only one end of the inspection wirings 11-2a and 11-3a. Can be done.

また、通常の電気的特性テストでダメージが入ることが予想される層が予めわかっている場合は、通常の電気的特性テストでダメージが入らないと予想される層で検査を行なうようにしてもよい。
例えば、図８に示すように、回路素子用電極パッド１７直下の３層目層間絶縁膜７−３にダメージ２１が入ることが予めわかっている場合、図７に示した実施例に比べて検査用配線１１−３ａを設けずに検査用配線１１−２ａのみを設けるようにしてもよい。
また、最上層のメタル配線層を除いてすべての配線層に検査用配線を設けるようにしてもよい。例えば、図９に示すように、４層メタル配線構造において、検査用配線１１−２ａ，１１−３ａに加えて１層目メタル配線層からなる検査用配線１１−１ａを設けてもよい。 In addition, if the layer that is expected to be damaged in the normal electrical property test is known in advance, the layer that is expected not to be damaged in the normal electrical property test may be inspected. Good.
For example, as shown in FIG. 8, when it is known in advance that damage 21 enters the third interlayer insulating film 7-3 immediately below the circuit element electrode pad 17, the inspection is performed in comparison with the embodiment shown in FIG. Only the inspection wiring 11-2a may be provided without providing the wiring 11-3a.
Further, inspection wiring may be provided in all wiring layers except the uppermost metal wiring layer. For example, as shown in FIG. 9, in a four-layer metal wiring structure, in addition to the inspection wirings 11-2a and 11-3a, the inspection wiring 11-1a made of the first metal wiring layer may be provided.

ところで、図３（Ｃ）に示すように、回路素子用電極パッド１７へのプローブ針１９の接触に起因するダメージ２１は、上方から見て、オーバードライブ時にプローブ針１９がスライドする方向（図３（Ｃ）中の矢印参照。）に略直交する方向に長く形成される。図１（Ｃ）及び図３（Ｃ）に示したように、検査用配線１１−３ａの回路素子用電極パッド１７下の部分はプローブ針１９がスライドする方向に対して長手方向をもって蛇行しているようにすれば、上方から見てダメージ２１と略直交する検査用配線１１−３ａ部分を多く配置することができるので、検査用配線１１−３ａを断線するようなダメージ２１が生じる場合に特に有効である。   By the way, as shown in FIG. 3C, the damage 21 caused by the contact of the probe needle 19 with the circuit element electrode pad 17 is the direction in which the probe needle 19 slides during overdrive as viewed from above (FIG. 3). (See arrow in (C)). As shown in FIGS. 1C and 3C, the portion under the circuit element electrode pad 17 of the inspection wiring 11-3a meanders in the longitudinal direction with respect to the direction in which the probe needle 19 slides. As a result, many inspection wirings 11-3a that are substantially orthogonal to the damage 21 when viewed from above can be disposed, and this is especially true when the damage 21 that breaks the inspection wiring 11-3a occurs. It is valid.

また、図１０に示すように、検査用配線１１−３ａの回路素子用電極パッド１７下の部分は、上方から見て、ダメージ２１の長手方向と略平行な方向に長手方向をもって蛇行しているようにすれば、図１（Ｃ）及び図３（Ｃ）に示した蛇行形状に比べてダメージ２１により下方側へ加圧される検査用配線１１−３ａ部分の面積を増やすことができるので、検査用配線１１−３ａを押しつぶすようなダメージ２１が生じる場合に特に有効である。   As shown in FIG. 10, the portion under the circuit element electrode pad 17 of the inspection wiring 11-3a meanders in the longitudinal direction in a direction substantially parallel to the longitudinal direction of the damage 21 when viewed from above. By doing so, it is possible to increase the area of the inspection wiring 11-3a portion that is pressed downward due to the damage 21 as compared to the meandering shape shown in FIGS. 1C and 3C. This is particularly effective when damage 21 that crushes the inspection wiring 11-3a occurs.

また、本発明の半導体ウエハにおいて、回路素子用電極パッド下に配置された検査用配線部分の平面形状は任意である。
図１１にいくつかの例を挙げると、回路素子用電極パッド１７下において検査用配線１１−３ａは、上方から見て、（Ａ）に示すように渦巻状になっていてもよいし、（Ｂ），（Ｃ）に示すように複数本に分岐していてもよいし、（Ｄ）に示すように平板状のものであってもよい。
（Ａ）の渦巻状は、検査用配線１１−３ａを断線するようなダメージ２１（図３（Ｃ）参照。）及び検査用配線１１−３ａを押しつぶすようなダメージ２１の両方に対応することができる。
（Ｂ）の、ダメージ２１（図３（Ｃ）参照。）と略直交する方向に複数本に分岐したものは、図１（Ｃ）及び図３（Ｃ）に示したものと同様に、検査用配線１１−３ａを断線するようなダメージ２１が生じる場合に特に有効である。
（Ｃ）の、ダメージ２１（図３（Ｃ）参照。）と略平行な方向に複数本に分岐したものは、図１０に示したものと同様に、検査用配線１１−３ａを押しつぶすようなダメージ２１が生じる場合に特に有効である。
（Ｄ）の平板状のものは、回路素子用電極パッド下のダメージの指標として回路素子用電極パッド１７、検査用配線１１−３ａ間の容量値、耐圧又はリーク電流や、を測定する場合に特に有効である。 In the semiconductor wafer of the present invention, the plane shape of the inspection wiring portion disposed under the circuit element electrode pad is arbitrary.
To give some examples in FIG. 11, under the circuit element electrode pad 17, the inspection wiring 11-3a may have a spiral shape as shown in FIG. As shown in B) and (C), it may be branched into a plurality of pieces, or may be flat as shown in (D).
The spiral shape of (A) corresponds to both damage 21 (see FIG. 3C) that breaks the inspection wiring 11-3a and damage 21 that crushes the inspection wiring 11-3a. it can.
As shown in FIGS. 1 (C) and 3 (C), an inspection is made on the one branched in multiple directions in the direction substantially orthogonal to the damage 21 (see FIG. 3 (C)) in (B). This is particularly effective when the damage 21 that breaks the wiring 11-3a is generated.
In the case of (C), the one that branches into a plurality of lines in a direction substantially parallel to the damage 21 (see FIG. 3C) is like crushing the inspection wiring 11-3a as shown in FIG. This is particularly effective when damage 21 occurs.
The flat plate of (D) is used when measuring the capacitance value, breakdown voltage or leakage current between the circuit element electrode pad 17 and the inspection wiring 11-3a as an index of damage under the circuit element electrode pad. It is particularly effective.

また、３層以上のメタル配線構造を備えている場合、検査用配線の回路素子用電極パッド下に配置された部分は上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行しているようにしてもよい。   When a metal wiring structure having three or more layers is provided, the portion disposed below the circuit element electrode pad of the inspection wiring is formed by connecting the upper metal wiring layer and the lower metal wiring layer by via holes in the vertical direction. You may make it meander.

例えば、図１２に示すように、２層目メタル配線層からなる検査用配線１１−２ｂと３層目メタル配線層からなる検査用配線１１−３ｂがスルーホール１３−３ｂにより接続されて上下方向に蛇行しているようにしてもよい。この構成によっても、検査用配線１１−２ｂ，１１−３ｂ及びスルーホール１３−３ｂの抵抗値や、回路素子用電極パッド１７及びそれに接続された配線１１−１，１１−２，１１−３４と検査用配線１１−２ｂ，１１−３ｂ及びスルーホール１３−３ｂの容量値、耐圧又はリーク電流を測定することにより、回路素子用電極パッド１７下のダメージを検査することができる。   For example, as shown in FIG. 12, the inspection wiring 11-2b made of the second metal wiring layer and the inspection wiring 11-3b made of the third metal wiring layer are connected by the through-hole 13-3b to move up and down. You may make it meander. Also with this configuration, the resistance values of the inspection wirings 11-2b, 11-3b and the through holes 13-3b, the circuit element electrode pads 17, and the wirings 11-1, 11-2, 11-34 connected to the circuit element electrode pads 17 The damage under the circuit element electrode pad 17 can be inspected by measuring the capacitance value, the withstand voltage, or the leak current of the inspection wirings 11-2b and 11-3b and the through hole 13-3b.

この実施例では、上方から見て、検査用配線１１−２ｂ，１１−３ｂを組み合わせた平面形状はダメージ２１の長手方向と略平行な方向に長手方向をもって蛇行している。ただし、上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行している構成の検査用配線の上方から見た形状はどのようなものであってもよい。
また、１つの回路素子用電極パッドの下に、上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行している構成の検査用配線を複数組配置してもよい。 In this embodiment, as viewed from above, the planar shape combining the inspection wirings 11-2b and 11-3b meanders in the longitudinal direction in a direction substantially parallel to the longitudinal direction of the damage 21. However, the upper metal wiring layer and the lower metal wiring layer may be connected to each other via a via hole and may have any shape as viewed from above the inspection wiring having a meandering direction.
Further, a plurality of sets of inspection wirings having a configuration in which the upper metal wiring layer and the lower metal wiring layer are connected by via holes and meander in the vertical direction may be arranged under one circuit element electrode pad. .

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。   The embodiments of the present invention have been described above. However, the present invention is not limited to these, and the shape, arrangement, number, and the like are merely examples, and various modifications can be made within the scope of the present invention described in the claims. Can be changed.

例えば、上記の実施例では、本発明を４層メタル配線構造に適用しているが、本発明はこれに限定されるものではなく、２層、３層又は５層以上のメタル配線構造にも適用することができる。
また、多層メタル配線構造の半導体ウエハにおいて、本発明の半導体ウエハを構成する検査用配線はいずれの層に配置されていてもよい。 For example, in the above embodiment, the present invention is applied to a four-layer metal wiring structure, but the present invention is not limited to this, and the present invention is also applied to a metal wiring structure of two layers, three layers, or five layers or more. Can be applied.
Moreover, in a semiconductor wafer having a multilayer metal wiring structure, the inspection wiring constituting the semiconductor wafer of the present invention may be arranged in any layer.

また、上記の実施例では、電極パッド１９，１９ａは最上層のメタル配線層により構成されているが、本発明はこれに限定されるものではない。回路素子用電極パッドはその下に検査用配線を備えていればいずれの層のメタル配線層により構成されていてもよい。検査用電極パッドはいずれの層のメタル配線層により構成されていてもよい。また、回路素子用電極パッドと検査用電極パッドは互いに異なる層のメタル配線層により構成されていてもよい。   In the above embodiment, the electrode pads 19 and 19a are constituted by the uppermost metal wiring layer, but the present invention is not limited to this. The circuit element electrode pad may be composed of any metal wiring layer as long as the inspection wiring is provided thereunder. The inspection electrode pad may be composed of any metal wiring layer. Further, the circuit element electrode pad and the inspection electrode pad may be formed of different metal wiring layers.

また、検査用電極パッドがチップ領域内に配置されている構成では、半導体ウエハのダイシングラインを切断してチップ領域を切り出した半導体装置に検査用電極パッド及び検査用配線が存在している。この検査用電極パッド及び検査用配線を用い、半導体装置をパッケージングする際に回路素子用電極パッドにボンディングワイヤーが接続されたときの回路素子用電極パッド下のダメージを検査することができる。   In the configuration in which the inspection electrode pads are arranged in the chip area, the inspection electrode pads and the inspection wiring exist in the semiconductor device in which the chip area is cut by cutting the dicing line of the semiconductor wafer. Using this inspection electrode pad and inspection wiring, it is possible to inspect damage under the circuit element electrode pad when a bonding wire is connected to the circuit element electrode pad when the semiconductor device is packaged.

半導体ウエハの一実施例を概略的に示す図であり、（Ａ）は最終保護膜の図示を省略して１つのチップ領域の角部分近傍を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は検査用配線を示す平面図である。1A and 1B are diagrams schematically showing an embodiment of a semiconductor wafer, in which FIG. 1A is a plan view showing the vicinity of a corner portion of one chip region with the illustration of a final protective film omitted, and FIG. Sectional view at position -A, (C) is a plan view showing wiring for inspection. 同実施例の１つのチップ領域における検査用電極パッド及び検査用配線の配置を示す平面図である。It is a top view which shows arrangement | positioning of the test electrode pad and test | inspection wiring in one chip area | region of the Example. 同実施例にプローブ針を接触させたときの状態を概略的に示す図であり、（Ａ）は最終保護膜の図示を省略して１つのチップ領域の角部分近傍を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は検査用配線を示す平面図である。It is a figure which shows schematically the state when a probe needle is made to contact the same Example, (A) abbreviate | omits illustration of the last protective film, The top view which shows the corner | angular part vicinity of one chip area | region, (B) ) Is a cross-sectional view taken along the line A-A in (A), and (C) is a plan view showing inspection wiring. 電極パッド下ダメージ検査方法の第１局面及び第３局面の一実施例を説明するための、回路素子用電極パッド及び検査用電極パッドにプローブ針を接触させるときの工程を概略的に示す断面図である。Sectional drawing which shows schematically the process when making a probe needle contact the electrode pad for circuit elements and the electrode pad for a test | inspection for demonstrating one Example of the 1st aspect of a damage inspection method under an electrode pad, and a 3rd aspect It is. 半導体ウエハの他の実施例を概略的に示す図であり、１つのチップ領域に対応する検査用電極パッド及び検査用配線の配置例を説明するための平面図である。It is a figure which shows schematically the other Example of a semiconductor wafer, and is a top view for demonstrating the example of arrangement | positioning of the inspection electrode pad and inspection wiring corresponding to one chip area. 半導体ウエハのさらに他の実施例を概略的に示す図であり、検査用電極パッド及び検査用配線の配置例を説明するための平面図である。It is a figure which shows schematically the further another Example of a semiconductor wafer, and is a top view for demonstrating the example of arrangement | positioning of the electrode pad for a test | inspection, and the wiring for a test | inspection. 半導体ウエハのさらに他の実施例を概略的に示す断面図である。It is sectional drawing which shows schematically the further another Example of a semiconductor wafer. 半導体ウエハのさらに他の実施例を概略的に示す断面図である。It is sectional drawing which shows schematically the further another Example of a semiconductor wafer. 半導体ウエハのさらに他の実施例を概略的に示す断面図である。It is sectional drawing which shows schematically the further another Example of a semiconductor wafer. 半導体ウエハのさらに他の実施例を概略的に示す図であり、検査用配線を示す平面図である。It is a figure which shows the further another Example of a semiconductor wafer, and is a top view which shows the wiring for an inspection. 半導体ウエハのさらに他の実施例を概略的に示す図であり、検査用配線を示す平面図である。It is a figure which shows the further another Example of a semiconductor wafer, and is a top view which shows the wiring for an inspection. 半導体ウエハのさらに他の実施例を概略的に示す図であり、（Ａ）は最終保護膜の図示を省略して１つのチップ領域の角部分近傍を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は検査用配線を示す平面図である。FIG. 7 is a diagram schematically showing still another embodiment of a semiconductor wafer, in which (A) is a plan view showing the vicinity of a corner portion of one chip region without showing a final protective film, and (B) is (A). Sectional drawing in the AA position of (C) is a top view which shows the wiring for a test | inspection. 従来の半導体装置の電極パッド近傍を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。It is a figure which shows the electrode pad vicinity of the conventional semiconductor device, (A) is a top view, (B) is sectional drawing in the AA position of (A).

符号の説明Explanation of symbols

１ チップ領域
２ ダイシングライン
３ 半導体基板
４ Ｎ型拡散層
５ ＢＰＳＧ膜
７−１ １層目層間絶縁膜
７−２ ２層目層間絶縁膜
７−３ ３層目層間絶縁膜
９ 最終保護膜
１１−１ １層目メタル配線層
１１−２ ２層目メタル配線層
１１−３ ３層目メタル配線層
１１−４ ４層目メタル配線層
１３−１，１３−２，１３−３，１３−４，１３−４ａ，１３−３ｂ スルーホール
１５ パッド開口部
１７ 回路素子用電極パッド
１７ａ 検査用電極パッド
１９，１９ａ プローブ針
２１ ダメージ DESCRIPTION OF SYMBOLS 1 Chip area | region 2 Dicing line 3 Semiconductor substrate 4 N type diffused layer 5 BPSG film 7-1 1st layer interlayer insulation film 7-2 2nd layer interlayer insulation film 7-3 3rd layer interlayer insulation film 9 Final protective film 11- 1 1st metal wiring layer 11-2 2nd metal wiring layer 11-3 3rd metal wiring layer 11-4 4th metal wiring layer 13-1, 13-2, 13-3, 13-4, 13-4a, 13-3b Through hole 15 Pad opening 17 Circuit element electrode pad 17a Inspection electrode pad 19, 19a Probe needle 21 Damage

Claims (14)

複数のチップ領域がダイシングラインを挟んでマトリクス状に配置され、それらのチップ領域で半導体基板に回路素子が形成され、その半導体基板上に２層以上のメタル配線層構造を備え、所定の位置でメタル配線層上の絶縁膜に形成されたパッド開口部で上方から見て露出しているメタル配線層部分が電極パッドを構成している半導体ウエハにおいて、
前記電極パッドとして、前記回路素子に接続されている回路素子用電極パッドと、前記回路素子及び前記回路素子用電極パッドとは絶縁されている検査用電極パッドを備え、
前記回路素子用電極パッド下を通り、前記回路素子及び前記回路素子用電極パッドとは絶縁され、前記検査用電極パッドと接続されている検査用配線を備えていることを特徴とする半導体ウエハ。 A plurality of chip regions are arranged in a matrix with dicing lines in between, a circuit element is formed on the semiconductor substrate in these chip regions, and a metal wiring layer structure having two or more layers is provided on the semiconductor substrate. In the semiconductor wafer in which the metal wiring layer portion exposed when viewed from above in the pad opening formed in the insulating film on the metal wiring layer constitutes the electrode pad,
The electrode pad includes a circuit element electrode pad connected to the circuit element, and an inspection electrode pad insulated from the circuit element and the circuit element electrode pad,
A semiconductor wafer comprising inspection wiring that passes under the circuit element electrode pad, is insulated from the circuit element and the circuit element electrode pad, and is connected to the inspection electrode pad. 前記検査用配線の前記回路素子用電極パッド下に配置された部分は同一平面内で蛇行している請求項１に記載の半導体ウエハ。   2. The semiconductor wafer according to claim 1, wherein a portion of the inspection wiring disposed under the circuit element electrode pad meanders in the same plane. 前記検査用配線の前記回路素子用電極パッド下に配置された部分は同一平面内で渦巻状に形成されている請求項１に記載の半導体ウエハ。   2. The semiconductor wafer according to claim 1, wherein a portion of the inspection wiring disposed under the circuit element electrode pad is formed in a spiral shape in the same plane. 前記検査用配線の前記回路素子用電極パッド下に配置された部分は同一平面内で複数本に分かれている請求項１に記載の半導体ウエハ。   2. The semiconductor wafer according to claim 1, wherein a portion of the inspection wiring disposed under the circuit element electrode pad is divided into a plurality of portions within the same plane. ３層以上のメタル配線構造を備え、前記検査用配線は１つの前記回路素子用電極パッド下で複数層に配置されている請求項１から４のいずれか一項に記載の半導体ウエハ。   5. The semiconductor wafer according to claim 1, comprising a metal wiring structure having three or more layers, wherein the inspection wiring is disposed in a plurality of layers under one circuit element electrode pad. 6. 複数層に配置された前記検査用配線は互いに異なる前記検査用電極パッドに接続されている請求項５に記載の半導体ウエハ。   The semiconductor wafer according to claim 5, wherein the inspection wirings arranged in a plurality of layers are connected to different inspection electrode pads. ３層以上のメタル配線構造を備え、前記検査用配線の前記回路素子用電極パッド下に配置された部分は上層側メタル配線層と下層側メタル配線層がビアホールにより接続されて上下方向に蛇行している請求項１に記載の半導体ウエハ。   It has a metal wiring structure of three or more layers, and the portion of the inspection wiring arranged under the circuit element electrode pad meanders in the vertical direction with the upper metal wiring layer and the lower metal wiring layer connected by via holes. The semiconductor wafer according to claim 1. 前記検査用電極パッドは前記チップ領域内の四隅に配置されている請求項１から７のいずれか一項に記載の半導体ウエハ。   The semiconductor wafer according to claim 1, wherein the inspection electrode pads are arranged at four corners in the chip region. 前記検査用電極パッドは前記ダイシングラインに配置されている請求項１から７のいずれか一項に記載の半導体ウエハ。   The semiconductor wafer according to claim 1, wherein the inspection electrode pad is disposed on the dicing line. 前記検査用配線の両端にそれぞれ前記検査用電極パッドが接続されている請求項１から９のいずれか一項に記載の半導体ウエハ。   The semiconductor wafer according to claim 1, wherein the inspection electrode pads are connected to both ends of the inspection wiring. 請求項１から１０のいずれか一項に記載の半導体ウエハを用い、前記回路素子用電極パッドにプローブ針を接触させた後に、前記回路素子用電極パッド及びそれに接続された配線と前記検査用配線の間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を前記回路素子用電極パッド、前記検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、前記回路素子用電極パッド下のダメージを検査する半導体ウエハの電極パッド下ダメージ検査方法。   The semiconductor wafer according to claim 1, a probe needle is brought into contact with the circuit element electrode pad, the circuit element electrode pad, wiring connected thereto, and the inspection wiring The capacitance value, withstand voltage or leakage current is measured, and the capacitance value, withstand voltage or leakage current is compared with the initial value of the capacitance value, withstand voltage or leak current between the circuit element electrode pad and the inspection wiring. A method for inspecting damage under an electrode pad of a semiconductor wafer for inspecting damage under the electrode pad for a circuit element. 請求項６に記載の半導体ウエハを用い、前記回路素子用電極パッドにプローブ針を接触させた後に、互いに異なる層に配置された前記検査用配線、検査用配線間の容量値、耐圧又はリーク電流を測定し、その容量値、耐圧又はリーク電流を前記検査用配線、検査用配線間の容量値、耐圧又はリーク電流の初期値と比較して、前記回路素子用電極パッド下のダメージを検査する半導体ウエハの電極パッド下ダメージ検査方法。   7. The semiconductor device according to claim 6, wherein a probe needle is brought into contact with the circuit element electrode pad, and thereafter, the inspection wiring arranged in different layers, a capacitance value between the inspection wiring, a withstand voltage, or a leakage current. The capacitance value, withstand voltage or leakage current is compared with the initial value of the inspection wiring, the capacitance value between the inspection wiring, the withstand voltage or the leakage current, and the damage under the circuit element electrode pad is inspected. A method for inspecting damage under an electrode pad of a semiconductor wafer. 請求項１０に記載の半導体ウエハを用い、前記回路素子用電極パッドにプローブ針を接触させた後に、前記検査用配線の両端にそれぞれ接続された前記検査用電極パッド、検査用電極パッド間の抵抗値を測定し、その抵抗値を前記検査用電極パッド、検査用電極パッド間の抵抗値の初期値と比較して、前記回路素子用電極パッド下のダメージを検査する半導体ウエハの電極パッド下ダメージ検査方法。   A resistance between the inspection electrode pad and the inspection electrode pad respectively connected to both ends of the inspection wiring after using the semiconductor wafer according to claim 10 and bringing a probe needle into contact with the circuit element electrode pad. Damage under the electrode pad of the semiconductor wafer for inspecting the damage under the electrode pad for the circuit element by measuring the resistance value and comparing the resistance value with the initial value of the resistance value between the inspection electrode pad and the inspection electrode pad Inspection method. 請求項１から１０のいずれか一項に記載の前記半導体ウエハから前記チップ領域を切り出してなる半導体装置。   A semiconductor device obtained by cutting out the chip region from the semiconductor wafer according to claim 1.
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