JP2008227376A

JP2008227376A - 伝送基板及びコンピュータ

Info

Publication number: JP2008227376A
Application number: JP2007066795A
Authority: JP
Inventors: Kazuhisa Matsuge; 和久松毛
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-03-15
Filing date: 2007-03-15
Publication date: 2008-09-25

Abstract

【課題】高い転送速度において伝送特性が改善された伝送基板及びこれが組み込まれたコンピュータを提供する。
【解決手段】上部導体と、接地導体と、前記上部導体と前記接地導体とはさまれた誘電体基板と、を備え、前記上部導体は、信号線と、前記信号線の端部に接続されたビアランドと、前記ビアランドと接続され前記誘電体基板の端部まで延在するメッキリード部と、を含み、前記信号線と、前記接地導体と、前記誘電体基板と、は伝送線路を構成し、前記メッキリード部の対向部には前記接地導体が延在していないことを特徴とする伝送基板が提供される。
【選択図】図１

Description

本発明は、伝送基板及びこれが組み込まれたコンピュータに関する。

パソコンとハードディスクなどの記憶装置との間におけるデータ転送速度はより高いことが要求される。これまで用いられてきたパラレル転送方式では１３３ＭＢ／ｓ以上の転送速度が困難である。これに代わってシリアル転送方式が導入されようとしている。

シリアルＡＴＡ（AT Attachment）インターフェースを持つ記憶装置、例えば磁気ディスクドライブ（ＨＤＤ）は、ホスト本体とシリアルＡＴＡバスにより接続される。転送方式をシリアルとすることにより、転送速度を３Ｇｂｐｓ（約３８０ＭＢ／ｓ）とすることが容易となる。

このように高い転送速度を実現するために、論理振幅が２００乃至４００ｍＶと低く差動信号であるＬＶＤＳ（Low Voltage Differential Signal）が用いられる。この場合、ドライバＩＣ及びレシーバＩＣの特性不均一や、ペア線路の違いなどがあると差動信号間のスキュー（遅延時間差）を生じる。

パソコン本体のＰＣＩ（Peripheral Component Interconnect）バス信号をドッキングステーションのＰＣＩバスへ伝送する場合、信号間のスキューを最小限に抑えされるようにし、コネクタを介した高速シリアルインターフェイスを実現する技術開示例がある（特許文献１）。
特開２００１−２２４８６号公報

本発明は、高い転送速度において伝送特性が改善された伝送基板及びこれが組み込まれたコンピュータを提供する。

本発明の一態様によれば、上部導体と、接地導体と、前記上部導体と前記接地導体とはさまれた誘電体基板と、を備え、前記上部導体は、信号線と、前記信号線の端部に接続されたビアランドと、前記ビアランドと接続され前記誘電体基板の端部まで延在するメッキリード部と、を含み、前記信号線と、前記接地導体と、前記誘電体基板と、は伝送線路を構成し、前記メッキリード部の対向部には前記接地導体が延在していないことを特徴とする伝送基板が提供される。

また、本発明の他の一態様によれば、上部導体と、接地導体と、前記上部導体と前記接地導体とにはさまれた誘電体基板と、を備え、前記上部導体は、信号線と、前記信号線の端部に接続されたビアランドと、前記ビアランドと接続され前記誘電体基板の端部まで延在するメッキリード部とを含み、前記信号線と、前記接地導体と、前記誘電体基板とは伝送線路を構成し、前記伝送線路は、差動信号を伝送するペアの伝送線路を含み、前記ペアをなす前記伝送線路を通る差動信号のバランス調整部を有することを特徴とする伝送基板が提供される。

また、本発明のさらに他の一態様によれば、上記の伝送基板と、差動信号を発生するドライバと、差動信号を受信するレシーバと、出力端子と、入力端子と、を備え、前記ドライバからの差動信号は、前記伝送基板に設けられた前記伝送線路を通り出力端子へ出力され、前記入力端子へ入力された差動信号は、前記伝送基板に設けられた前記伝送線路を通り前記レシーバへ入力されることを特徴とするコンピュータ装置が提供される。

本発明により、高い転送速度において伝送特性が改善された伝送基板及びこれが組み込まれたコンピュータが提供される。

以下、図面を参照しつつ、本発明の実施の形態につき説明する。
図１は、本発明の第１具体例にかかる伝送基板の端部を表し、同図（ａ）は部分模式平面図、同図（ｂ）は部分模式断面図、同図（ｃ）は変形例の部分模式平面図である。

まず、パソコン本体に設けられた、例えば３Ｇｂｐｓの転送レートを有するドライバが伝送基板の上に配置される。この高速信号を送受信するには、ＬＶＤＳが用いられる。ＬＶＤＳは、論理振幅が２００乃至４００ｍＶと低いために高速化が容易であるとともに、シングルエンド信号ではノイズ耐性が不十分となる小振幅欠点を差動信号化することで解決している。

ドライバからの差動信号は、接続された伝送基板５６上の信号線３４及び３５を通りビアランド３２及び３３に到達する。差動信号は、ビアランドからさらにコネクタ、ケーブルを介して外部拡張ユニットであるＨＤＤなどへ伝送される。

図１（ｂ）に表すように、伝送基板５６は、例えば、ガラスエポキシ基板などからなり、一方の主面には、信号線３４及び３５、ビアランド（またはBallランド）３２及び３３、メッキリード部３０及び３１が設けられている。伝送基板５６の他方の主面は、ＧＮＤ（接地）導体３８である。標準のＦＲ４ＰＣＢ材料の場合、比誘電率は４乃至４．５の範囲である。信号線３４および３５とＧＮＤ導体３８とはこの誘電体基板をはさみ、特性インピーダンスＺ_０を有するマイクロストリップラインからなる伝送線路を構成する。

この特性インピーダンスＺ_０は、例えば５０乃至１５０Ωの範囲で選ぶことができる。このようにして、ドライバ５０からのディジタル高速差動信号は、伝送基板５６，コネクタ、ケーブルを通り、信号波形の減衰、鈍り、崩れが低減され、アイパターンが確実に開き、ビットエラーレートの低減されたＨＤＤのような外部拡張ユニットへ伝送できる。

ところで、ガラスエポキシ基板を構成している上部導体３６及び３７、ＧＮＤ導体３８の表面は通常銅薄板である。図１（ａ）のように、表面側に信号線３４及び３５、ビアランド３２及び３３をパターニングした後、その表面を酸化などから保護するために電解金メッキを行うことが好ましい。パターニングされた上部導体３６及び３７を電解金メッキする場合、メッキリード部３０及び３１を残すとメッキ工程が容易となる。ところが、このメッキリード部３０及び３１がスタブを形成し、３Ｇｂｐｃなど高速信号の伝送特性を劣化させる。このメッキリード部３０及び３１を切断すれば伝送特性の劣化を抑制できるが、自動実装工程においてメッキリード部を精度良く切断することは容易ではない。

また、ドライバからの信号線は、伝送基板５６に対して斜め方向に引き出される場合もあり、ビアランド３２と基板端２０との距離Ｌ１が、ビアランド３３と基板端２０との距離Ｌ２と必ずしも等しくならない。例えば、Ｌ１は１．３５ｍｍであるに対して、Ｌ２は０．７ｍｍなどとなる。

３Ｇｂｐｃのような高速信号伝送においては、この程度のスタブ形状の違いによりインピーダンスミスマッチを生じ伝送特性を表すアイパターンに影響を与える。長さが異なるメッキリード部３０及び３１により構成されるスタブの影響を低減する手段として、図１（ａ）では、メッキリード部３０及び３１の対向部の導体を取り除く。すなわち、信号線３４及びビアランド３２の対向部のＧＮＤ導体３８を残し、メッキリード部３０の対向部において、長さＬ１に対応する部分の導体を除去する。

同様に、信号線３５及びビアランド３３の対向部のＧＮＤ導体３８を残し、メッキリード部３１の対向部において、長さＬ２に対応する部分の導体を裏面パターニングなどにより除去する。また、図１（ａ）において、ＧＮＤ導体３８の端部は通常のＧＮＤオフセット位置２２より内部側となる。このようにメッキリード部３０及び３１の対向部のＧＮＤ導体３８を除去することにより、メッキリード部３０及び３１のインピーダンスを高くすることができ、スタブの影響を低減することが出来る。なお、信号線３４及び３５の間隔は、例えば数十μｍと近接させることができる。なお、図１は、伝送線路がぺアとなっているが、一つの伝送線路であってもインピーダンスを高くすることによりスタブの影響を低減できることはもちろんである。

図１（ｃ）は、変形例であり、ビアランド３２に対応するＬ１、及びビアランド３３に対応するＬ２において、ＧＮＤ導体を除去し、これら以外の部分において、ＧＮＤ導体３８の端部はほぼ通常のＧＮＤオフセット位置２２とする。このようにしても、メッキリード部３０及び３１のインピーダンスを高くすることができ、スタブの影響を低減することができる。なお、図１において上部導体３６及び３７は、同一平面上に配置してあるがこれに限定されない。すなわち、ガラスエポキシ基板は、例えば４または６層の多層構造とすることができる。この場合、スルーホールなどにより各層間の配線ができる。

次に、高速信号伝送におけるアイパターンについて説明する。
図２乃至図４は、伝送レートが３Ｇｂｐｓにおけるアイパターンの測定値を表す。伝送基板５６上に設けられた伝送線路の長さをいずれも４３ｍｍとしたアイパターンであり、縦軸はディジタル信号の振幅、横軸は時間（ｓ）である。

図２は、伝送線路の特性インピーダンスＺ_０が８６Ωの場合であり、同図（ａ）はメッキリード部なし、同図（ｂ）はメッキリード部ありのアイパターンをそれぞれ表す。スタブがある場合のアイパターンでは、パルスの重なりを少し生じている。

図３は、伝送線路の特性インピーダンスＺ_０が１０１Ωと高い場合であり、同図（ａ）はメッキリード部なし、同図（ｂ）はメッキリードありのアイパターンをそれぞれ表す。伝送線路インピーダンスの高い図３は、図２よりパルスの重なりが増えてアイがわずかに閉じ始めた状態である。また、メッキリード部がある図３（ｂ）において、同図（ａ）よりもパルスの重なりが増えて、ジッタも増えて、横方向（時間）及び縦方向（振幅）にアイが閉じる方向にある。

図４は、伝送線路のインピーダンスＺ_０が１２３Ωとさらに高い場合であり、同図（ａ）はメッキリード部なし、同図（ｂ）はメッキリード部ありのアイパターンをそれぞれ表す。伝送線路インピーダンスがさらに高い図４は、図３よりパルスの重なりがさらに増え、ジッタが増えて、アイがさらに閉じた状態である。

図２乃至図４に例示されるように、メッキリード部が残っているとアイパターンで表されるように波形歪を生じ、ビットエラーレートが増えるなど伝送特性が劣化する。これに対し、図１に例示された第１具体例では、メッキリード部３０及び３１の対向部のＧＮＤ導体３８を除去することにより、メッキリード部３０及び３１のインピーダンスを高くして、スタブの影響が低減される。この結果、アイパターンにおける波形が低減され、ビットエラーレートが改善される。

次に、スタブによるインピーダンスの影響をＴＤＲ（Time Domain Reflectometry）解析により説明する。
図５（ａ）は、ＴＤＲ解析によるインピーダンスの比較を表し、横軸は時間であり、縦軸は特性インピーダンス（Ω）である。図２に表される特性インピーダンスは、高速パルス信号を終端開放伝送線路へ入射し、終端におけるミスマッチによる反射電圧を測定することにより得られる。特性インピーダンスＺ_０が１００Ωである線路の終端にメッキリード部があると、スタブとして作用し、スタブが無い場合と比較して例えば図２（ａ）のように特性インピーダンスを低下させることがある。

さらに、差動信号線の場合、メッキリード部のインピーダンスが異なることにより、２つの信号のバランスが崩れアイパターンに表されるような伝送特性における波形歪が増す。差動信号のプラス側信号線とマイナス側信号線のメッキリード部の長さが異なるためにプラス信号とマイナス信号との間で生じるバランスの崩れを低減できることを説明する。図５は、本発明の第２具体例及びこれに付随した変形例にかかる伝送基板５６を表す模式平面図である。図５に例示されたＴＤＲ解析より、メッキリード部はインピーダンス不整合を生じる。プラス信号及びマイナス信号線の間スタブ形状の相違から生じる信号バランスの崩れを低減する手段として以下の構成が考えられる。

図６（ａ）は、第２具体例にかかる伝送基板５６の端部を表す部分模式平面図である。メッキリード部３０及びメッキリード部３１の長さを等しくすることにより、スタブの影響をほぼ同一にでき伝送特性を揃えることができる。

図６（ｂ）は、第２具体例の第１変形例を表す部分模式断面図である。短いメッキリード部３１の線幅を、長いメッキリード部３０よりも広くすることによりメッキリード部３１のインピーダンスを下げる。この結果、メッキリード部３０及び３１によるスタブの影響をほぼ同一にでき伝送特性を揃えることができる。

図６（ｃ）は、第２具体例の第２変形例を表す部分模式平面図である。信号線３５の端部の線幅を広くする構造を表す。すなわち、ビアランド３３の直径とほぼ同一の線幅Ｗ１を有し、信号線３５の方向へ長さＬＬの領域を設けることにより、２つのスタブの影響をほぼ同一にでき伝送特性を揃えることができる。

図６（ｄ）は、第２具体例の第３変形例を表す部分模式断面図である。ビアランド３３を、ビアランド３２より大きくすることにより、スタブの影響をほぼ同一とでき伝送特性を揃えることができる。

図６（ｅ）は、第２具体例の第４変形例を表す部分模式断面図である。長いほうのメッキリード部３０対向部のＧＮＤ導体３８を伝送基板５６の端部からＬ３の長さまで除去し、長さＬ４のメッキリード部３０の残った領域でインピーダンスを調整する。すなわち、長いメッキリード部３０とＧＮＤ導体３８とが対向していない長さＬ３は、短いメッキリード部３１とＧＮＤ導体３８とが対向していない長さＬ５よりも長い。長さがＬ３のＧＮＤ導体３８が無い領域ではスタブのインピーダンスを高くできるので、短いメッキリード部３１を有するスタブと伝送特性を揃えることができる。

図７は、第１具体例における伝送基板５６の端部におけるＧＮＤ導体３８を除去する構造と、第２具体例におけるスタブの影響を２つの信号線の間で等しくする構造とを組み合わせた第３具体例を表す模式図である。図７（ａ）は、図６（ａ）において、メッキリード部３０及び３１の対向部のＧＮＤ導体を除去し、メッキリード部３０及び３１のインピーダンスを高くしてスタブの影響を低減しつつ、長さを等しくして２つスタブの影響をほぼ同一とし伝送特性を揃える。

図７（ｂ）は、第３具体例の第１変形例を表す部分模式断面図である。メッキリード部３０及び３１の対向部のＧＮＤ導体を除去し、メッキリード部３０及び３１のインピーダンスを高くしてスタブの影響を低減する。また、短いメッキリード部３１の線幅を長いメッキリード部３０よりも広くすることによりメッキリード部３１のインピーダンスを低くし、２つのスタブの影響をほぼ同一とし伝送特性を揃える。

図７（ｃ）は、第３具体例の第２変形例を表す部分模式平面図である。この場合もメッキリード部３０及び３１の対向部のＧＮＤ導体は除去され、インピーダンスを高くしてスタブの影響が低減される。さらに、ビアランド３３の直径とほぼ同一の線幅Ｗ１を有し、信号線３５の方向へ長さＬＬの領域を設けることにより、スタブの影響をほぼ同一とし伝送特性を揃える。

図７（ｄ）は、第３具体例の第３変形例を表す部分模式断面図である。メッキリード部３０及び３１の対向部のＧＮＤ部導体３８は除去され、インピーダンスを高くでき、スタブの影響が低減される。さらに、ビアランド３３を、ビアランド３２より大きくすることにより、スタブの影響をほぼ同一とし伝送特性を揃える。

図７（ｅ）は、第３具体例の第４変形例を表す部分模式断面図である。メッキリード部３０の先端部でＬ３の領域およびメッキリード部３１の先端部でＬ５の領域の対向部のＧＮＤ導体が除去され、この領域のインピーダンスが高くでき、スタブの影響が軽減される。かつ、長さＬ４のメッキリード部３０の領域及び長さＬ６のメッキリード部３１の領域でインピーダンスを調整する。この結果、伝送特性を揃える。

図６及び図７に例示されるように、スタブの影響をほぼ同一とし伝送特性を揃え、アイパターンの波形歪を低減できる。この結果、ビットエラーレートが改善される。また、本具体例においては、伝送基板におけるメッキリード部を切断する工程が不要であり、伝送基板の生産性を向上できる。

次に、ドライバ５０及びレシーバなどが搭載され、その差動信号を伝送する線路を含む伝送基板を備えたパソコンについて説明する。
図８（ａ）は、本発明の具体例にかかる伝送基板を備えたパソコン内の、特に差動信号を伝送する構成を説明するブロック図である。パソコンに代表されるホスト２０内に設けられ、パソコン本体と接続されたドライバ５０からの高速信号は、伝送基板５６に設けられた伝送線路を通り、カップリングキャパシタ５７、ＰＣＢ５８、ＳＡＴＡコネクタ６０を経由して出力端子６８へ到達する。

出力端子６８と接続されたケーブル６４によりＨＤＤ７０へ差動信号が入力される。同様に、ＨＤＤ７０からの差動信号もほぼ逆の経路を通りレシーバ（図示せず）へと入力される。このようにしてホスト２０とＨＤＤ７０とはシリアルＡＴＡバスで接続され、３Ｇｂｐｃのような高速差動信号が送受信される。

図８（ｂ）は、伝送基板５６の模式平面図である。伝送基板５６のほぼ中央のＩＣ搭載領域５１には、ドライバＩＣ５０及びレシーバＩＣが集積されたＩＣチップ接着されている。３つのドライバ５０及び３つのレシーバの差動出力端子からは、例えばボンディングワイヤにより伝送基板上の６ペアの伝送線路の一方の端部へ接続される。

伝送線路の他方の端部は、例えばＢＧＡ（Ball Grid Array）などにより外部の基板へ接続される。本具体例にかかる伝送基板５６により、３Ｇｂｐｓのような高速差動信号が、バランスよく波形歪が小さい状態でＨＤＤとの間で送受信される。この結果、パラレルＡＴＡより高速転送が可能なシリアルＡＴＡ接続機能つきパソコンが可能となる。

以上、図面を参照しつつ本発明の実施の形態につき説明した。しかし、本発明はこれらに限定されない。すなわち、本発明を構成する誘電体基板、上部導体、信号線、メッキリード部、ビアランド、ＧＮＤ導体などに関して、当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明の第１具体例及びその変形例にかかる伝送基板を表す模式図である。メッキリード部がアイパターンへ及ぼす影響を説明するグラフ図である。メッキリード部がアイパターンへ及ぼす影響を説明するグラフ図である。メッキリード部がアイパターンへ及ぼす影響を説明するグラフ図である。ＴＤＲ法による特性インピーダンスを表すグラフ図である。本発明の第３具体例にかかる伝送基板の模式平面図である。本発明の第４具体例にかかる伝送基板の模式平面図である。本発明にかかるコンピュータを説明する図である。

符号の説明

２０基板端、２４誘電体基板、３０，３１メッキリード部、３２，３３ビアランド、３４，３５信号線、３６，３７上部導体、３８ＧＮＤ導体、５０ドライバ、５６伝送基板、６８出力端子

Claims

上部導体と、
接地導体と、
前記上部導体と前記接地導体とはさまれた誘電体基板と、
を備え、
前記上部導体は、信号線と、前記信号線の端部に接続されたビアランドと、前記ビアランドと接続され前記誘電体基板の端部まで延在するメッキリード部と、を含み、
前記信号線と、前記接地導体と、前記誘電体基板と、は伝送線路を構成し、
前記メッキリード部の対向部には前記接地導体が延在していないことを特徴とする伝送基板。
前記伝送線路は、差動信号を伝送するペアの伝送線路を含むことを特徴とする請求項１記載の伝送基板。
上部導体と、
接地導体と、
前記上部導体と前記接地導体とにはさまれた誘電体基板と、
を備え、
前記上部導体は、信号線と、前記信号線の端部に接続されたビアランドと、前記ビアランドと接続され前記誘電体基板の端部まで延在するメッキリード部とを含み、
前記信号線と、前記接地導体と、前記誘電体基板とは伝送線路を構成し、
前記伝送線路は、差動信号を伝送するペアの伝送線路を含み、前記ペアをなす前記伝送線路を通る差動信号のバランス調整部を有することを特徴とする伝送基板。
前記バランス調整部は、前記ペアをなす前記伝送線路にそれぞれ設けられた長さが等しい前記メッキリード部であることを特徴とする請求項３記載の伝送基板。
前記バランス調整部は、前記ペアをなす前記伝送線路の一方に設けられ長さが短く幅が広い前記メッキリード部と前記ペアをなす前記伝送線路の他方に設けられた長さが長く幅が狭い前記メッキリード部とであることを特徴とする請求項３記載の伝送基板。
前記バランス調整部は、前記ペアをなす前記伝送線路の一方に設けられた長い前記メッキリード部及び前記信号線と、前記ペアをなす前記伝送線路の他方に設けられた短い前記メッキリード部及びビアランドに隣接した領域が幅広の前記信号線と、であることを特徴とする請求項３記載の伝送基板。
前記バランス調整部は、前記ペアをなす前記伝送線路の一方に設けられた長い前記メッキリード部及び面積が小さい前記ビアランドと、前記ペアをなす前記伝送線路の他方に設けられた短い前記メッキリード部及び面積が大きい前記ビアランドと、であることを特徴とする請求項３記載の伝送基板。
前記メッキリード部の対向部には前記接地導体が延在していないことを特徴とする請求項４〜７のいずれか１つに記載の伝送基板。
前記バランス調整部は、前記ペアをなす前記伝送線路の一方に設けられた長いメッキリード部及び前記ペアをなす前記伝送線路の他方に設けられた短いメッキリード部と、前記長いメッキリードと対向しない長さが前記短いメッキリード部と対向しない長さよりも長い前記接地導体と、であることを特徴とする請求項３記載の伝送基板。
請求項１〜９のいずれか１つに記載の伝送基板と、
差動信号を発生するドライバと、
差動信号を受信するレシーバと、
出力端子と、
入力端子と、
を備え、
前記ドライバからの差動信号は、前記伝送基板に設けられた前記伝送線路を通り出力端子へ出力され、
前記入力端子へ入力された差動信号は、前記伝送基板に設けられた前記伝送線路を通り前記レシーバへ入力されることを特徴とするコンピュータ装置。