JP2008217834A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】外部から供給されるクロックから第1及び第2の内部クロックを生成するとともに、該第1及び第2の内部クロックの周波数の関係に応じた第1及び第2のクロック同期信号を生成するクロック制御部と、前記第1のクロックと前記第1及び第2のクロック同期信号を受取る第1のモジュールであって、該モジュール内部で用いられるクロック及び前記第2のクロックのタイミングで動作する第2のモジュールを制御するための制御信号を生成する内部回路を有する第1のモジュールとを有する半導体集積回路装置である。前記第1の内部クロックの周波数にかかわらず、前記第1及び第2のモジュール間のデータ転送は同期して行われる。
【選択図】図1
Description
(付記1)
第2の回路にクロックを供給する回路を含む第1の回路を有し、
前記クロックは前記第1の回路の動作周波数に関わらず一定であり、
前記第1の回路は前記クロックと共に動作周波数に応じた制御信号を前記第2の回路に出力し、
前記第2の回路の動作周波数は前記クロックと前記制御信号とに応じて決まることを特徴とする半導体集積回路装置。
(付記2)
前記制御信号は前記クロックをマスクする信号であることを特徴とする付記1記載の半導体集積回路装置。
(付記3)
前記第1の回路の動作周波数が前記クロックの周波数よりも低い場合、前記制御信号は前記クロックを部分的にマスクすることで、前記第2の回路の動作周波数は前記第1の回路の動作周波数に一致することを特徴とする付記1記載の半導体集積回路装置。
(付記4)
前記第2の回路はメモリを含み、前記第1の回路は該メモリを制御するコントローラを含むことを特徴とする付記1記載の半導体集積回路装置。
(付記5)
前記第1の回路は外部から供給される外部入力クロックを用いて前記クロックを生成することを特徴とする付記1記載の半導体集積回路装置。
(付記6)
前記第1の回路と前記第2の回路は、別々のチップ内に形成されていることを特徴とする付記1記載の半導体集積回路装置。
(付記7)
前記第1の回路と前記第2の回路は、同一のチップ内に形成されていることを特徴とする付記1記載の半導体集積回路装置。
(付記8)
外部から供給されるクロックから第1及び第2の内部クロックを生成するとともに、該第1及び第2の内部クロックの周波数の関係に応じた第1及び第2のクロック同期信号を生成するクロック制御部と、
前記第1のクロックと前記第1及び第2のクロック同期信号を受取る第1のモジュールであって、該モジュール内部で用いられるクロック及び前記第2のクロックのタイミングで動作する第2のモジュールを制御するための制御信号を生成する内部回路を有する第1のモジュールとを有し、
前記第1の内部クロックの周波数にかかわらず、前記第1及び第2のモジュール間のデータ転送は同期して行われることを特徴とする半導体集積回路装置。
(付記9)
前記内部回路は、前記第1の内部クロックと前記第1のクロック同期信号とから前記モジュール内部の動作クロックを生成することを特徴とする付記8記載の半導体集積回路装置。
(付記10)
前記内部回路は、前記第2の内部クロックから前記第2のモジュールに供給するためのクロックを生成する位相調整回路を有することを特徴とする付記8記載の半導体集積回路装置。
(付記11)
第1の回路に対し周波数可変の第1のクロック及び第1のクロック同期信号を供給し、
前記第1の回路とデータ転送を行う第2の回路に対し周波数可変又は一定の第2のクロック及び第2のクロック同期信号を供給し、
前記第2のクロック周波数が前記第1のクロック周波数よりも高い場合には、第1の回路に前記第2のクロック同期信号を供給して前記第1の回路と前記第2の回路との間のデータ転送の同期を取る半導体集積回路装置。
(付記12)
前記半導体集積回路装置は、基準クロックから生成する前記第1及び第2のクロック及び前記第1及び第2のクロック同期信号を供給するクロック制御部を有し、
前記第1及び第2の回路は受取ったクロック及びクロック同期信号からそれぞれの動作周波数の回路内クロックを生成する付記11記載の半導体集積回路装置。
12 SDRAMコントローラ
13 コアバス
14 内部周辺バスブリッジ
15 PLL回路
16 PLL回路
17 1/2分周器
18 内部周辺バス
19−24 外部接続端子
25 CLK生成部
26 DCKE生成部
27 データ制御部
100 プロセッサ
200 SDRAM
Claims (5)
- 外部から供給されるクロックから第1及び第2の内部クロックを生成するとともに、該第1及び第2の内部クロックの周波数の関係に応じた第1及び第2のクロック同期信号を生成するクロック制御部と、
前記第1のクロックと前記第1及び第2のクロック同期信号を受取る第1のモジュールであって、該モジュール内部で用いられるクロック及び前記第2のクロックのタイミングで動作する第2のモジュールを制御するための制御信号を生成する内部回路を有する第1のモジュールとを有し、
前記第1の内部クロックの周波数にかかわらず、前記第1及び第2のモジュール間のデータ転送は同期して行われることを特徴とする半導体集積回路装置。 - 前記内部回路は、前記第1の内部クロックと前記第1のクロック同期信号とから前記モジュール内部の動作クロックを生成することを特徴とする請求項2記載の半導体集積回路装置。
- 前記内部回路は、前記第2の内部クロックから前記第2のモジュールに供給するためのクロックを生成する位相調整回路を有することを特徴とする請求項1記載の半導体集積回路装置。
- 第1の回路に対し周波数可変の第1のクロック及び第1のクロック同期信号を供給し、
前記第1の回路とデータ転送を行う第2の回路に対し周波数可変又は一定の第2のクロック及び第2のクロック同期信号を供給し、
前記第2のクロック周波数が前記第1のクロック周波数よりも高い場合には、第1の回路に前記第2のクロック同期信号を供給して前記第1の回路と前記第2の回路との間のデータ転送の同期を取る半導体集積回路装置。 - 前記半導体集積回路装置は、基準クロックから生成する前記第1及び第2のクロック及び前記第1及び第2のクロック同期信号を供給するクロック制御部を有し、
前記第1及び第2の回路は受取ったクロック及びクロック同期信号からそれぞれの動作周波数の回路内クロックを生成する請求項4記載の半導体集積回路装置。
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