JP2008192178A - フラッシュメモリを搭載する記憶装置 - Google Patents
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Abstract
【解決手段】記憶装置がホストシステムより受けるメディアセクタアドレスの下位2ビットを、フラッシュメモリのセクタ内のカラムアドレスに対応するデータとして使用する。例えば、フラッシュメモリのセクタ容量が2048バイトで記憶装置のセクタ容量が512バイトである場合において、データ転送制御部8はメディアセクタアドレスの下位2ビット00、01、10,11が入力されるとそれぞれカラムアドレス0h、200h、400h、600hに対応するタイミングでバッファメモリからフラッシュメモリへのデータ転送を開始する。
【選択図】図1
Description
より好ましくは、フラッシュメモリは、クロックに同期して内部書込データを順次取込み、第2のインタフェイス部は、バッファメモリに対する読出制御信号を発生してバッファメモリから外部書込データを受けて内部書込データを発生し、外部書込アドレス信号から内部書込アドレス信号を発生する、データ転送制御部を有し、データ転送制御部は、フラッシュメモリに内部書込データの書込が開始されるときに、クロックのカウントを開始するカウンタと、外部書込アドレス信号に含まれるオフセット信号とカウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、バッファメモリがクロックに同期して外部書込データを出力するように一致信号に応じて読出制御信号をバッファメモリに与えるゲート回路と、一致信号が非活性化されている時は、フラッシュメモリを構成するメモリセルの消去状態に対応するデータをフラッシュメモリに与え、一致信号が活性化した時はバッファメモリから読出された外部書込データをフラッシュメモリに与える選択回路とを有する。
図1は、フラッシュメモリを搭載した記憶装置1の概略構成を示すブロック図である。
図5を参照して、ステップS01は、ホストシステムからの要求待ちのステップである。続いて、ステップS02において、読出の要求があったか否かが判断される。読出要求があった場合には、ステップS04に移り、読出処理が行なわれる。読出処理が完了すると、再び、ステップS01に戻りホストシステムからの要求待ち状態となる。
図6を参照して、ステップS11において、読出が開始される。
続いて、ステップS22においてホストシステムから発信されたメディアセクタアドレスが受信される。
図9は、図8に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
フラッシュメモリの各メモリセルは、フローティングゲートを有するMOSトランジスタで構成されている。各メモリセルはMOSトランジスタのしきい値電圧の状態でデータ“1”、“0”を保持している。一般に、メモリセルの消去直後の状態は、保持データ“1”に対応する。データ“0”の書込動作がされるとしきい値電圧が変化し、変化後のしきい値電圧を有するメモリセルの状態が保持データ“0”に対応する。一方、データ“1”の書込動作ではしきい値電圧は変化しない。このため、初期状態としてデータ“0”を保持しているメモリセルに対してデータ“1”の書込動作が行われても、保持データは変化しない。
図10を参照して、データ転送制御部8は、記憶装置内部で生成されるリードセクタイネーブル信号RSE♯をクロック信号SCの立上がりに同期してラッチするフリップフロップ22と、フリップフロップ22の出力と記憶装置内部で生成されるライトセクタイネーブル信号WSE♯との論理和をリセット信号RSTとして出力するAND回路24と、リセット信号RSTによってリセットされその後クロック信号SCの立上がりに応答してカウントアップを開始するSCカウンタ26と、ホストシステムより16ビットのメディアセクタアドレスをラッチして上位14ビットをシーケンサ部6へセクタアドレスSA0〜SA15として出力するメディアセクタアドレスラッチ部30と、SCカウンタ26の出力である11ビットの計数値のうち上位2ビットとメディアセクタアドレスラッチ部30がラッチしたメディアセクタアドレスの下位2ビットとを比較する比較器32とを含む。
図15は、実施の形態2の記憶装置51の概略構成を示すブロック図である。
図19を参照して、1セクタが2048バイトであるときは、フラッシュセクタアドレスSAに対応して0h〜7FFhのカラムアドレスが存在する。スタートカラムアドレスCAを設定すると、設定したフラッシュセクタアドレスSA中のスタートカラムアドレスに対応するカラムのデータからクロック信号に同期して読出が開始される。
図22を参照して、実施の形態2の記憶装置の処理のメインフローは、図5に示した実施の形態1の読出処理ステップS04に代えてステップS104を含み、書込処理ステップS05に代えてステップS105を含む点が図5で示したフローと異なる。他の部分は図5で示したフローと同様であるので説明は繰返さない。
次いで、ステップS112において、メディアセクタアドレスがホストシステムから受信される。続いて、ステップS113において、受信したメディアセクタアドレスを変換してフラッシュメモリのセクタアドレスSAおよびスタートカラムアドレスCAが発生される。続いて、ステップS114において、フラッシュメモリの分割リードコマンドが設定されセクタアドレスSAおよびスタートカラムアドレスCAも指定される。そして、ステップS115において、データがフラッシュメモリから読出され、バッファメモリに書込まれる。
続いてステップS122においてホストシステムから発信されたメディアセクタアドレスが受信される。
図27を参照して、カラムアドレス制御部58は、記憶装置内部で生成されるリードセクタイネーブル信号RSE♯をクロック信号SCの立上がりに同期してラッチするフリップフロップ72と、フリップフロップ72の出力と記憶装置内部で生成されるライトセクタイネーブル信号WSE♯との論理和をリセット信号RSTとして出力するAND回路74と、リセット信号RSTによってリセットされその後クロック信号SCの立上がりに応答してカウントアップを開始する9ビットのSCカウンタ76と、ホストシステムより16ビットのメディアセクタアドレスをラッチして上位14ビット、下位2ビットをそれぞれセクタアドレスSA0〜SA15、スタートカラムアドレスCA0〜1としてシーケンサ部6へ出力するメディアセクタアドレスラッチ部30と、フリップフロップ72の出力とクロック信号SCとを受けてライトイネーブル信号/WE♯を出力するゲート回路78とを含む。
Claims (1)
- フラッシュメモリと、
ホストシステムから入力される外部アドレスに対応する内部主アドレスおよび内部副アドレスを発生し、前記ホストシステムから入力される外部データを前記フラッシュメモリに出力、または前記フラッシュメモリから入力されるデータを前記外部データとしてホストシステムへ出力する、データ入出力部とを備え、
前記データ入出力部は、
前記内部主アドレスによって前記フラッシュメモリの前記外部データの容量より大きい容量を持つメモリ領域単位を選択し、前記内部副アドレスによって前記メモリ領域単位内のデータ入出力開始位置を指定し、前記データ入出力開始位置から前記フラッシュメモリのデータ読出、または前記データ入出力開始位置から前記フラッシュメモリへのデータの書込を行う、フラッシュメモリを搭載する記憶装置。
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JPH01237861A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | マイクロプロセッサ |
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