JP2008177439A

JP2008177439A - 半導体装置

Info

Publication number: JP2008177439A
Application number: JP2007010770A
Authority: JP
Inventors: Seiji Murakami; 清治村上; Kenji Ishizuka; 研次石塚
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2007-01-19
Filing date: 2007-01-19
Publication date: 2008-07-31

Abstract

【課題】複数のデータ伝送処理を行うときにクロックを基準にして生じるべき複数のイベント時間が、配線遅延が異なることによって生じる誤差を最小化する。
【解決手段】
信号源と、前記信号源から発生される１つの信号を単位配線長にＮを乗じた配線長で伝播させる第１の信号線と、前記１つの信号をＮ個の信号に分岐させる分岐部と、前記Ｎ個の信号をＮ個の信号保持部に伝播させ、前記分岐部から最も近い1番目の信号保持部と、前記分岐部から最も遠いＮ番目の信号保持部まで単位配線長に順次０，１，・・・，Ｎ−１を乗じた配線長で伝播させる第２の信号線と、前記Ｎ個の信号保持部から出力される各信号を回路に伝播させ、前記回路から前記１番目の信号保持部までと、前記回路から前記Ｎ番目の信号保持部まで順次単位配線長にＮ，Ｎ−１，・・・，１を乗じた配線長で伝播させる第３の信号線と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に半導体装置内の配線による信号遅延に関する。

近年、半導体記憶装置の大容量化に伴う高速化・高集積化が進み、微細加工技術が高度化されるに従い、半導体記憶装置の配線幅は、益々微細化され、配線方法も複雑化する傾向にある。しかしながら、配線幅が細くなればなるほど、配線長が長くなればなるほど、配線抵抗は大きくなり、この配線抵抗と層間絶縁膜等に起因する配線間容量とによってＣＲ遅延が増大してしまうという問題が生ずる。

また、半導体記憶装置は、高集積化が進み配線長が長くなり、配線抵抗と配線とグランドとの間の容量の影響によって、ＣＲ遅延が生じる。複数のデータが１つのクロックを基準にしてパラレルで伝送され、処理されるデータは、複数の伝送線路の配線長がそれぞれ異なると、データごとにＣＲ遅延が異なるため、スキューの問題が生じる。ここで、スキューとは、複数のデータを複数の伝送線路で同時に伝送するときに、各伝送路の配線長の違い等により伝送遅延に差が生じることである。

スキューが顕著に現れると、伝送後のデータ処理に支障を来す事になる。
特開平６−９７２８５号公報

本発明は、複数のデータを複数の伝送線路で同時に伝送処理を行うときに配線長の違い等により生じる伝送遅延の差を最小化する半導体装置を提供する。

一実施形態に係る本発明の半導体装置は、
信号源と、
前記信号源から発生される１つの信号を単位配線長にＮを乗じた配線長で伝播させる第１の信号線と、
前記１つの信号をＮ個の信号に分岐させる分岐部と、
前記Ｎ個の信号をＮ個の信号保持部に伝播させ、前記分岐部から最も近い1番目の信号保持部と、前記分岐部から最も遠いＮ番目の信号保持部まで単位配線長に順次０，１，・・・・，Ｎ−１を乗じた配線長で伝播させる第２の信号線と、
前記Ｎ個の信号保持部から出力される各信号を回路に伝播させ、前記回路から前記１番目の信号保持部までと、前記回路から前記Ｎ番目の信号保持部まで順次単位配線長にＮ，Ｎ−１，・・・，１を乗じた配線長で伝播させる第３の信号線と、
を備えることを特徴としている。

本発明の一実施形態の半導体装置によれば、複数のデータを複数の伝送線路で同時に伝送処理を行うときに配線長の違い等により生じる伝送遅延の差を最小化して、伝送後のデータ処理の信頼性を向上することができる。

以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の一部を構成する、制御信号線、バッファ回路、制御信号の伝送対象となる対象回路を示すブロック図である。

図１に示す半導体装置１は、制御信号源ＣＳ１と、直列に接続されるインバータＩＮＶ１、ＩＮＶ２と、同一方向に一定間隔でそれぞれが配置されたバッファＢＵＦ１〜ＢＵＦ４と、制御信号ＣＴＬの伝送対象となる対象回路ＴＣ１とから構成される。

そして、制御信号源ＣＳ１とインバータＩＮＶ１との間は、信号線ＷＡ１（第１の信号線）で接続される。信号線ＷＡ１は、単位配線長毎に配線抵抗Ｒを有し、４単位分（配線抵抗４Ｒ）の長さを有する伝送経路を形成する。

インバータＩＮＶ２とバッファＢＵＦ４との間は、信号線ＷＢ４で接続される。信号線ＷＢ４は、配線抵抗Ｒを有さない伝送経路を形成する。インバータＩＮＶ２とバッファＢＵＦ３との間は、信号線ＷＢ３で接続される。信号線ＷＢ３は、単位配線長毎に配線抵抗Ｒを有し、１単位分の長さを有する伝送経路を形成する。インバータＩＮＶ２とバッファＢＵＦ２との間は、信号線ＷＢ２で接続される。信号線ＷＢ２は、単位配線長毎に配線抵抗Ｒを有し、信号線ＷＢ３の配線抵抗Ｒとともに２単位分（合成配線抵抗２Ｒ）の長さを有する伝送経路を形成する。インバータＩＮＶ２とバッファＢＵＦ１との間は、信号線ＷＢ１で接続される。信号線ＷＢ１は、単位配線長毎に配線抵抗Ｒを有し、信号線ＷＢ３及び信号線ＷＢ２の各配線抵抗Ｒとともに３単位分（合成配線抵抗３Ｒ）の長さを有する伝送経路を形成する。なお、信号線ＷＢ１〜ＷＢ４は、第２の信号線を構成する。

バッファＢＵＦ４と対象回路ＴＣ１との間は、信号線ＷＣ４で接続される。信号線ＷＣ４は、単位配線長毎に配線抵抗Ｒを有し、４単位分（配線抵抗４Ｒ）の長さを有する伝送経路を形成する。バッファＢＵＦ３と対象回路ＴＣ１との間は、信号線ＷＣ３で接続される。信号線ＷＣ３は、単位配線長毎に配線抵抗Ｒを有し、３単位分（配線抵抗３Ｒ）の長さを有する伝送経路を形成する。バッファＢＵＦ２と対象回路ＴＣ１との間は、信号線ＷＣ２で接続される。信号線ＷＣ２は、単位配線長毎に配線抵抗Ｒを有し、２単位分（配線抵抗２Ｒ）の長さを有する伝送経路を形成する。ＢＵＦ１と対象回路ＴＣ１との間は、信号線ＷＣ１で接続される。信号線ＷＣ２は、単位配線長毎に配線抵抗Ｒを有し、１単位分（配線抵抗Ｒ）の長さを有する伝送経路を形成する。なお、信号線ＷＣ１〜ＷＣ４は、第３の信号線を構成する。

本発明の第１の実施形態の半導体装置１は、１つの信号源から出力される制御信号ＣＴＬを複数に分岐して並列に伝送するものである。伝送対象となる信号は、図１では、制御信号ＣＴＬとしたが、これに限られず、メモリセルに記憶されるデータであってもよく、アドレスデータ等であってもよい。

インバータＩＮＶ１、ＩＮＶ２は、電流増幅用のもので出力インピーダンスを低くするために挿入される。インバータＩＮＶ１、ＩＮＶ２が挿入されたことによる信号伝送の遅延は、十分無視できるものとする。インバータＩＮＶ１、ＩＮＶ２は、制御信号源ＣＳ１から出力される制御信号ＣＴＬを、信号線ＷＢ１〜ＷＢ４を介して複数に分岐してバッファＢＵＦ１〜ＢＵＦ４に伝送する。なお、インバータＩＮＶ１、ＩＮＶ２は、制御信号ＣＴＬを複数に分岐する分岐部を構成する。

バッファＢＵＦ１〜ＢＵＦ４は、１つの制御信号ＣＴＬから分岐した４つの制御信号ＣＴＲＬ１〜ＣＴＲＬ４を受けて、出力信号ＲＤ１〜ＲＤ４を出力する。また、バッファＢＵＦ１〜ＢＵＦ４の回路構成は、すべて同じ構成である。

図中の各信号線において抵抗素子で等価的に示した配線抵抗Ｒは、すべて同じ抵抗値を有するものとする。

また、制御信号ＴＣＬの最終的な伝送対象は、１つの対象回路ＴＣ１だけでなくとも良い。図２に示すように４つのそれぞれ異なる対象回路ＴＣ１〜ＴＣ４であってもよい。

図３は、図１及び図２に示した本発明の第１の実施形態に係る半導体装置１の動作を示すタイミングチャートである。各信号線の単位配線長の配線抵抗Ｒが１個分で、制御信号ＣＴＬが遅延する時間をｔＤとする。図３の横軸（時間）ｔ１において、制御信号ＣＴＬがロウレベルからハイレベルに変化した場合、制御信号源ＣＳ１とバッファＢＵＦ１〜ＢＵＦ４までの各配線遅延は、次のとおりとなる。

制御信号源ＣＳ１からバッファＢＵＦ１の入力ＢＩＮ１までの配線遅延は、７×ｔＤとなる。制御信号源ＣＳ１からバッファＢＵＦ２の入力ＢＩＮ２までの配線遅延は、６×ｔＤとなる。制御信号源ＣＳ１からバッファＢＵＦ３の入力ＢＩＮ３までの配線遅延は、５×ｔＤとなる。制御信号源ＣＳ１からバッファＢＵＦ４の入力ＢＩＮ４までの配線遅延は、４×ｔＤとなる。

また、バッファＢＵＦ１〜ＢＵＦ４の出力から対象回路ＴＣ１（図２の場合はＴＣ１〜ＴＣ４）の入力までの配線遅延は、次のとおりとなる。

バッファＢＵＦ１の出力ＢＯＵＴ１から対象回路ＴＣ１の入力ＴＩＮ１までの配線遅延は、ｔＤとなる。バッファＢＵＦ２の出力ＢＯＵＴ２から対象回路ＴＣ１の入力ＴＩＮ２までの配線遅延は、２×ｔＤとなる。バッファＢＵＦ３の出力ＢＯＵＴ３から対象回路ＴＣ１の入力ＴＩＮ３までの配線遅延は、３×ｔＤとなる。バッファＢＵＦ４の出力ＢＯＵＴ４から対象回路ＴＣ１の入力ＴＩＮ４までの配線遅延は、４×ｔＤとなる。

制御信号源ＣＳ１から最終的な伝送対象となる対象回路ＴＣ１（図２の場合はＴＣ１〜ＴＣ４）の入力ＴＩＮ１〜ＴＩＮ４それぞれまでの配線遅延は、いずれも同じ８×ｔＤとなる。

図１及び図２に示す本発明の第１の実施形態の半導体装置１は、制御信号源ＣＳ１から送信される１つの制御信号ＣＴＬを分岐して最終的な伝送対象となる対象回路ＴＣ１（図２の場合ＴＣ１〜ＴＣ４）の入力ＴＩＮ１〜ＴＩＮ４までのそれぞれの合成配線抵抗が同じになるように構成した。これによって、最終的な伝送対象となる対象回路ＴＣ１（図２の場合ＴＣ１〜ＴＣ４）の入力ＴＩＮ１〜ＴＩＮ４は、すべて同じタイミングで信号が入力される。

以上のように、本発明の第１の実施形態によれば、１つの信号源を複数に分岐して複数のデータ伝送処理を行うときに、分岐した信号の配線遅延が異なることによって生じるタイミングの誤差を最小化して、伝送後のデータ処理の信頼性を向上する半導体装置を提供することができる。

本発明の第１の実施形態に係る半導体装置の一部の構成を示すブロック図。図１の構成のうち、制御信号の伝送対象となる回路を複数に分けた場合のブロック図。図１及び図２に示した本発明の第１の実施形態の半導体装置に係る動作を示すタイミングチャート。

符号の説明

ＢＵＦ１〜ＢＵＦ４バッファ
ＣＳ１信号源
ＣＴＲＬ１〜ＣＴＲＬ３制御信号
ＲＤ１〜ＲＤ４出力信号
ＴＣ１〜ＴＣ４対象回路
Ｒ抵抗

Claims

信号源と、
前記信号源から発生される１つの信号を単位配線長にＮを乗じた配線長で伝播させる第１の信号線と、
前記１つの信号をＮ個の信号に分岐させる分岐部と、
前記Ｎ個の信号をＮ個の信号保持部に伝播させ、前記分岐部から最も近い1番目の信号保持部と、前記分岐部から最も遠いＮ番目の信号保持部まで単位配線長に順次０，１，・・・・，Ｎ−１を乗じた配線長で伝播させる第２の信号線と、
前記Ｎ個の信号保持部から出力される各信号を回路に伝播させ、前記回路から前記１番目の信号保持部までと、前記回路から前記Ｎ番目の信号保持部まで順次単位配線長にＮ，Ｎ−１，・・・，１を乗じた配線長で伝播させる第３の信号線と、
を備えることを特徴とする半導体装置。
前記第１の信号線と、前記第２の信号線及び前記第３の信号線とを合計した配線長が、前記分岐させた信号の各伝播経路において同一となるように構成したことを特徴とする請求項１記載の半導体装置。
前記第１の信号線と、前記第２の信号線及び前記第３の信号線とを合計した伝送特性が、前記分岐させた信号の各伝播経路において同一の伝送遅延時間となるように構成したことを特徴とする請求項１記載の半導体装置。
前記第１の信号線、前記第２の信号線及び前記第３の信号線は、単位配線長毎に一定の抵抗成分を有することを特徴とする請求項１乃至３に記載の半導体装置。
前記第１の信号線、前記第２の信号線及び前記第３の信号線は、単位配線長毎に一定の伝送特性を有することを特徴とする請求項記載の半導体装置。