JP2008175982A

JP2008175982A - 表示装置およびその製造方法

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Publication number: JP2008175982A
Application number: JP2007008310A
Authority: JP
Inventors: Takeshi Ohara; 健大原; Yoshiaki Nakayoshi; 良彰仲吉; Tsunenori Yamamoto; 恒典山本; Susumu Edo; 進江戸
Original assignee: Hitachi Displays Ltd
Current assignee: Japan Display Inc
Priority date: 2007-01-17
Filing date: 2007-01-17
Publication date: 2008-07-31
Anticipated expiration: 2027-01-17
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Abstract

【課題】液晶表示装置の画質むらを容易に低減する。
【解決手段】複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、ある１つのＴＦＴが配置された領域における前記走査信号線の幅と、前記ある１つのＴＦＴとは異なる別の１つのＴＦＴが配置された領域における前記走査信号線の幅とが異なるときに、前記ある１つのＴＦＴにおけるチャネル幅およびチャネル長と、前記別のＴＦＴにおけるチャネル幅およびチャネル長とが概ね等しく、前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積とが概ね等しい表示装置。
【選択図】図４（ｃ）

Description

本発明は、表示装置およびその製造方法に関し、特に、ＴＦＴ液晶表示装置およびその製造方法に適用して有効な技術に関するものである。

従来、液晶表示装置には、アクティブ素子（スイッチング素子と呼ぶこともある。）がマトリクス状に配置されたアクティブマトリクス型の液晶表示装置がある。前記アクティブ素子には、たとえば、ＭＩＳ構造（ＭＯＳ構造を含む）のＴＦＴが用いられる。

前記アクティブマトリクス型の液晶表示装置における前記アクティブ素子（ＴＦＴ）は、たとえば、走査信号線の上に第１の絶縁層（ゲート絶縁膜）を介して半導体層が設けられている。このとき、前記半導体層のドレイン領域は、たとえば、映像信号線から分岐したドレイン電極と接続しており、前記半導体層のソース領域は、前記映像信号線と同時に形成されるソース電極と接続している。また、ソース電極は、第２の絶縁層を介して設けられる画素電極とスルーホールで接続している。

前記液晶表示装置の表示領域は、複数の画素で構成されており、前記ＴＦＴおよび前記画素電極は、各画素に配置されている。

前記液晶表示装置を製造する際に重要となる点の１つに、たとえば、１枚の液晶表示パネルにある１つの表示領域を構成する各画素の表示特性が均一になるようにすることが挙げられる。

また、前記液晶表示パネルで用いられる、前記ＴＦＴなどが形成された基板（以下、ＴＦＴ基板と呼ぶ。）を製造するときには、一般に、１枚の大面積のガラス基板（マザーガラス）の複数の領域のそれぞれに、走査信号線、映像信号線、ＴＦＴ、画素電極などを形成した後、前記複数の領域を前記マザーガラスから切り出して、複数枚のＴＦＴ基板を得るような製造方法がとられる。

そのため、たとえば、液晶テレビやパーソナルコンピュータのディスプレイ（モニタ）などの大型の液晶表示装置で用いられるＴＦＴ基板を製造するときには、たとえば、１枚のＴＦＴ基板の１つの表示領域を構成する各画素のＴＦＴのサイズが同じサイズになるように、半導体層、前記半導体層のドレイン領域に接続するドレイン電極、前記半導体層のソース領域に接続するソース電極を形成している。

また、たとえば、携帯電話端末やＰＤＡのディスプレイなどの小型の液晶表示装置で用いられるＴＦＴ基板を製造するときには、１枚のマザーガラスから得られる複数枚のＴＦＴ基板について、たとえば、各ＴＦＴ基板の表示領域に形成されたＴＦＴ素子のサイズが同じサイズになるように、半導体層、前記半導体層のドレイン領域に接続するドレイン電極、前記半導体層のソース領域に接続するソース電極を形成している。

しかしながら、前記従来のＴＦＴ基板の製造方法では、たとえば、各画素のＴＦＴのソース電極と走査信号線との間に生じる配線容量（寄生容量）にばらつきが生じ、各画素の液晶層に印加される実効電圧の大きさに差が生じやすい。そのため、前記大型の液晶表示装置では、たとえば、１つの表示領域に輝度むら（画質むら）が生じるという問題があった。また、前記小型の液晶表示装置では、たとえば、ある１つの液晶表示装置における画質と、別の１つの液晶表示装置における画質に差が生じるという問題があった。

前記従来の液晶表示装置では、上記のような問題に対して、たとえば、前記走査信号線の幅を広くして、走査信号線と画素電極との間に生じる補助容量が大きくなるようにする方法が提案されている。しかしながら、走査信号線の幅を広くすると、開口率が低下するという別の問題が生じる。

本発明の目的は、たとえば、液晶表示装置の画質むらを容易に低減することが可能な技術を提供することにある。

本発明の他の目的は、たとえば、液晶表示装置の開口率を低下させることなく、画質むらを低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。

（１）複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、前記ＴＦＴは、走査信号線と、前記走査信号線と平面でみて重なる領域に絶縁層を介して配置された半導体層と、映像信号線から分岐して前記半導体層のドレイン領域に接続しているドレイン電極と、前記半導体層のソース領域および画素電極に接続しているソース電極とを有し、前記複数個のＴＦＴのうちの、ある１つのＴＦＴが配置された領域における前記走査信号線の幅と、前記ある１つのＴＦＴとは異なる別の１つのＴＦＴが配置された領域における前記走査信号線の幅とが異なるときに、前記ある１つのＴＦＴにおけるチャネル幅およびチャネル長と、前記別のＴＦＴにおけるチャネル幅およびチャネル長とが概ね等しく、前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積とが概ね等しい表示装置。

（２）前記（１）の表示装置において、前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の平面寸法と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の平面寸法とが概ね等しく、前記ある１つのＴＦＴの前記ドレイン電極のうちの、前記ドレイン領域に接している部分と前記映像信号線とを連結する部分が延びている方向と、前記別の１つのＴＦＴの前記ドレイン電極のうちの、前記ドレイン領域に接している部分と前記映像信号線とを連結する部分が延びている方向とが異なる表示装置。

（３）前記（１）の表示装置において、前記ソース電極は、前記半導体層のソース領域に接している部分と、前記画素電極に接続している部分との間に、前記走査信号線と平面でみて重なり、かつ、前記半導体層のソース領域に接している部分と前記画素電極に接続している部分とを結ぶ当該ソース電極の延在方向から分岐した部分を有し、前記ある１つのＴＦＴの前記ソース電極の前記分岐した部分と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極の前記分岐した部分と前記走査信号線とが平面でみて重なる領域の面積とが異なり、かつ、前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域全体の面積と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域全体の面積とが概ね等しい表示装置。

（４）複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、前記ＴＦＴは、走査信号線と、前記走査信号線と平面でみて重なる領域に絶縁層を介して配置された半導体層と、映像信号線から分岐して前記半導体層のドレイン領域に接続しているドレイン電極と、前記半導体層のソース領域および画素電極に接続しているソース電極とを有し、前記画素電極は、当該画素電極に接続しているソース電極を有するＴＦＴのゲートが接続している走査信号線と平面でみて重なる部分を有し、前記複数個のＴＦＴのうちの、ある１つのＴＦＴが配置された領域における前記走査信号線の幅と、前記ある１つのＴＦＴとは異なる別の１つのＴＦＴが配置された領域における前記走査信号線の幅とが異なるときに、前記ある１つのＴＦＴの前記ソース電極に接続している前記画素電極と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極に接続している前記画素電極と前記走査信号線とが平面でみて重なる領域の面積とが異なる表示装置。

（５）前記（４）の表示装置において、前記ある１つのＴＦＴの前記ソース電極と前記走査信号線との間に生じる配線容量および当該ソース電極に接続している前記画素電極と前記走査信号線との間に生じる配線容量の和と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線との間に生じる配線容量および当該ソース電極に接続している前記画素電極と前記走査信号線との間に生じる配線容量の和とが概ね等しい表示装置。

（６）前記（４）または（５）の表示装置において、前記ＴＦＴの前記ソース電極と前記画素電極とは、前記走査信号線と平面でみて重なる領域で接続している表示装置。

（７）前記（１）乃至（６）のいずれかの表示装置において、前記表示パネルは、２枚の基板の間に液晶を封入した液晶表示パネルである表示装置。

（８）絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、前記複数本の走査信号線を形成する第１の工程と、前記第１の工程で形成された前記複数本の走査信号線について、前記複数個のＴＦＴが配置される領域の近傍における幅を測定する第２の工程と、前記第２の工程における測定結果に基づいて、前記ＴＦＴの半導体層を形成する位置、前記映像信号線および前記ＴＦＴの前記半導体層のドレイン領域に接続させるドレイン電極の寸法および形成する位置、前記ＴＦＴの前記半導体層のソース領域に接続させるソース電極の寸法及び形成する位置を決定する第３の工程と、前記第２の工程の後、第１の絶縁層を形成する第４の工程と、前記第４の工程の後、前記第３の工程で決定した位置に前記ＴＦＴの半導体層を形成する第５の工程と、前記第５の工程の後、前記第３の工程で決定した位置に、前記第３の工程で決定した寸法の前記映像信号線および前記ドレイン電極ならびに前記ソース電極を形成する第６の工程と、前記第６の工程の後、第２の絶縁層を形成する第７の工程と、前記第７の工程の後、前記ソース電極に接続する画素電極を形成する第８の工程とを有し、前記第３の工程は、前記走査信号線の幅によらず、各ＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が等しくなり、かつ、各ＴＦＴのチャネル幅およびチャネル長が等しくなるように、前記ドレイン電極および前記ソース電極の寸法および形成する位置を決定する表示装置の製造方法。

（９）絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、前記複数本の走査信号線を形成する第１の工程と、前記第１の工程の後、第１の絶縁層を形成する第２の工程と、前記第２の工程の後、前記ＴＦＴの半導体層を形成する第３の工程と、前記第３の工程の後、前記走査信号線の端から前記半導体層までの距離を測定する第４の工程と、前記第４の工程における測定結果に基づいて、前記ＴＦＴの前記半導体層のソース領域に接続されるソース電極の寸法を決定する第５の工程と、前記第４の工程および前記第５の工程の後、前記第５の工程で決定した寸法のソース電極および前記複数本の映像信号線ならびに前記ＴＦＴの前記半導体層のドレイン領域に接続するドレイン電極を形成する第６の工程と、前記第６の工程の後、第２の絶縁層を形成する第７の工程と、前記第７の工程の後、前記ソース電極に接続する前記画素電極を形成する第８の工程とを有し、前記第５の工程は、前記各ソース電極のうちの、前記半導体層のソース領域に接する部分と前記画素電極を接続させる部分との間に、前記走査信号線と平面でみて重なり、かつ、前記半導体層のソース領域に接する部分と前記画素電極を接続させる部分とを結ぶ当該ソース電極の延在方向から分岐した部分を設け、前記走査信号線の端から前記半導体層までの距離が長い場合は、前記分岐した部分の面積を狭くし、前記走査信号線の端から前記半導体層までの距離が短い場合は前記分岐した部分の面積を広くすることで、各ソース電極と走査信号線とが平面でみて重なる領域の面積が等しくなるように、前記ソース電極の寸法を決定する表示装置の製造方法。

（１０）絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、前記複数本の走査信号線を形成する第１の工程と、前記第１の工程の後、第１の絶縁層を形成する第２の工程と、前記第２の工程の後、前記ＴＦＴの半導体層を形成する第３の工程と、前記第３の工程の後、前記複数本の映像信号線と、前記ＴＦＴの前記半導体層のドレイン領域および前記映像信号線に接続されるドレイン電極と、前記ＴＦＴの前記半導体層のソース領域に接続されるソース電極とを形成する第４の工程と、前記第４の工程の後、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積を測定する第５の工程と、前記第５の工程における測定結果に基づいて、前記ソース電極に接続される画素電極の、当該画素電極に接続される前記ソース電極を有するＴＦＴのゲートが接続している走査信号線と平面で重なる領域の寸法を決定する第６の工程と、前記第５の工程および第６の工程の後、第２の絶縁層を形成する第７の工程と、前記第７の工程の後、前記第６の工程で決定した寸法の画素電極を形成する第８の工程とを有し、前記第６の工程は、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が広い場合は、当該ソース電極に接続される画素電極と前記走査信号線とが平面でみて重なる領域の面積を狭くし、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が狭い場合は、当該ソース電極に接続される画素電極と前記走査信号線とが平面でみて重なる領域の面積を広くするように前記画素電極の寸法を決定する表示装置の製造方法。

本発明の表示装置およびその製造方法によれば、たとえば、１つの表示領域を構成する各画素における、走査信号線とＴＦＴのソース電極との間に生じる配線容量（寄生容量）を概ね等しくすることができるので、当該配線容量の大きさの違いに起因する画質むらを低減できる。また、１枚のマザーガラスから得られた複数枚のＴＦＴ基板を用いて製造された複数の表示装置における画質の差も低減できる。

また、本発明の表示装置およびその製造方法によれば、開口率を低下させることなく、走査信号線とＴＦＴのソース電極との間に生じる配線容量の違いに起因する画質むらを低減できる。

以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。

図１（ａ）は、本発明に係わる液晶表示装置の概略構成の一例を示す模式図である。図１（ｂ）は、図１（ａ）に示した液晶表示パネルにおける１画素の回路構成の一例を示す模式回路図である。

本発明は、たとえば、アクティブマトリクス型のＴＦＴ液晶表示装置に適用することができる。アクティブマトリクス型のＴＦＴ液晶表示装置は、たとえば、図１（ａ）に示すように、液晶表示パネル１と、データドライバ２と、ゲートドライバ３とを有する。なお、図１（ａ）では省略しているが、ＴＦＴ液晶表示装置は、これらのほかに、たとえば、データドライバ２やゲートドライバ３の動作を制御する制御回路などを有する。また、透過型または半透過型のＴＦＴ液晶表示装置の場合、バックライトユニット（光源）も有する。

液晶表示パネル１は、複数本の走査信号線ＧＬおよび複数本の映像信号線ＤＬと、表示領域ＤＡにマトリクス状に配置された多数個のアクティブ素子（スイッチング素子と呼ぶこともある）とを有する。走査信号線ＧＬと映像信号線ＤＬは、絶縁層を介して形成されており、１本の映像信号線ＤＬは、前記絶縁層を介して複数本の走査信号線ＧＬと立体的に交差している。また、液晶表示パネル１において、前記アクティブ素子は、ＭＩＳ構造（ＭＯＳ構造を含む）のＴＦＴである。

液晶表示パネル１の表示領域ＤＡは、走査信号線ＧＬの延在方向および映像信号線ＤＬの延在方向に配置された多数個の画素により構成されており、１つの画素が占める領域は、隣接する２本の走査信号線ＧＬと隣接する２本の映像信号線ＤＬとで囲まれる領域に相当する。

前記アクティブ素子として用いるＴＦＴが、１つの画素に対して１個の割合で配置される場合、たとえば、図１（ｂ）に示すように、隣接する２本の走査信号線ＧＬ_ｎ，ＧＬ_ｎ＋１（ｎは１より大きい整数）と、隣接する２本の映像信号線ＤＬ_ｍ，ＤＬ_ｍ＋１（ｍは１より大きい整数）とで囲まれる領域（画素）に対して配置されるＴＦＴは、ゲート（Ｇ）が走査信号線ＧＬ_ｎ＋１に接続し、ドレイン（Ｄ）が映像信号線ＤＬ_ｍに接続している。またこのとき、ＴＦＴのソース（Ｓ）は、画素電極ＰＸに接続している。画素電極ＰＸは、対向電極ＣＴ（共通電極と呼ぶこともある）および液晶ＬＣと画素容量（液晶容量と呼ぶこともある）Ｃ_ＬＣを形成している。

また、図１（ｂ）に示したような構成を有する液晶表示パネルでは、画素容量Ｃ_ＬＣのほかに、たとえば、ＴＦＴのソース（Ｓ）と走査信号線ＧＬ_ｎ＋１との間に配線容量（寄生容量）Ｃ_ＧＳが形成される。

なお、本明細書では、ＴＦＴのドレイン（Ｄ）とソース（Ｓ）について、映像信号線ＤＬに接続しているほうをドレイン（Ｄ）と呼び、画素電極ＰＸに接続しているほうをソース（Ｓ）と呼んでいるが、この逆、すなわち、映像信号線ＤＬに接続しているほうをソース（Ｓ）と呼び、画素電極ＰＸに接続しているほうをドレイン（Ｄ）と呼ぶこともある。

図２（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ’線における模式断面図である。
図３（ａ）は、液晶表示パネルのＴＦＴ基板における１画素の構成の一例を示す模式平面図である。図３（ｂ）は、図３（ａ）のＢ−Ｂ’線における模式断面図である。図３（ｃ）は、図３（ａ）のＣ−Ｃ’線における模式断面図である。

液晶表示パネル１は、たとえば、図２（ａ）および図２（ｂ）に示すように、ＴＦＴ基板１０１および対向基板１０２と呼ばれる一対の基板の間に液晶ＬＣを封入している。このとき、ＴＦＴ基板１０１と対向基板１０２は、表示領域ＤＡを囲む環状のシール材１０３で接着されており、液晶ＬＣは、ＴＦＴ基板１０１および対向基板１０２ならびにシール材１０３で囲まれた空間に封入されている。

また、液晶表示パネル１が透過型または半透過型の場合、ＴＦＴ基板１０１および対向基板１０２の外側を向いた面には、たとえば、一対の偏光板１０４Ａ，１０４Ｂが設けられている。またこのとき、たとえば、ＴＦＴ基板１０１と偏光板１０４Ａとの間、および対向基板１０２と偏光板１０４Ｂとの間には、それぞれ、１層または複数層の位相差板が設けられていることもある。

また、液晶表示パネル１が反射型の場合は、一般に、ＴＦＴ基板１０１側の偏光板１０４Ａや位相差板は不要である。

液晶表示パネル１が透過型であり、かつ、ＴＮ方式またはＶＡ方式などの縦電界駆動方式の場合、ＴＦＴ基板１０１には、図１（ａ）および図１（ｂ）に示した構成のうちの、走査信号線ＧＬ、映像信号線ＤＬ、アクティブ素子として用いるＴＦＴ、画素電極ＰＸが形成されている。

このとき、ＴＦＴ基板１０１における１画素の構成は、たとえば、図３（ａ）乃至図３（ｃ）に示したような構成になっており、ガラス基板などの絶縁基板ＳＵＢの表面に走査信号線ＧＬ、第１の絶縁層ＰＡＳ１、半導体層ＳＣ、映像信号線ＤＬおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２、第２の絶縁層ＰＡＳ２、画素電極ＰＸが積層している。画素電極ＰＸは、スルーホールＴＨによりソース電極ＳＤ２と接続している。

走査信号線ＧＬは、たとえば、アルミニウムなどの金属からなる第１の導電膜をエッチングして形成された導電層である。

走査信号線ＧＬの上に、第１の絶縁層ＰＡＳ１を介して設けられた半導体層ＳＣは、たとえば、アモルファスシリコンからなる半導体膜をエッチングして形成された半導体層であり、ＴＦＴの半導体層として機能する。このとき、半導体層ＳＣは、ドレイン領域、ソース領域、およびチャネル領域の３つの領域を有する。また、第１の絶縁層ＰＡＳ１は、たとえば、シリコン酸化膜で形成された絶縁層であり、ＴＦＴのゲート絶縁膜としての機能を有する。

映像信号線ＤＬおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２は、たとえば、アルミニウムなどの金属からなる第２の導電膜をエッチングして形成された導電層である。このとき、ドレイン電極ＳＤ１は、たとえば、映像信号線ＤＬと一体形成される。またこのとき、ソース電極ＳＤ２は、映像信号線ＤＬの延在方向（ｙ方向）に長く延びており、走査信号線ＧＬと平面でみて重なる部分と、重ならない部分を有する。そして、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域には、配線容量Ｃ_ＧＳが形成される。

なお、前記平面とは、図３（ａ）に示した平面、すなわちＴＦＴ基板１０１（液晶表示パネル１）を観察者側からみたときの平面である。また、本明細書の説明におけるその他の平面についても、図３（ａ）に示した平面、すなわちＴＦＴ基板１０１（液晶表示パネル１）を観察者側からみたときの平面である。

映像信号線ＤＬなどが形成された面の上に、第２の絶縁層ＰＡＳ２を介して設けられた画素電極ＰＸは、たとえば、ＩＴＯなどの光透過性が高い導電体からなる第３の導電膜をエッチングして形成された導電層である。画素電極ＰＸは、スルーホールＴＨでソース電極ＳＤ２に接続している。また、画素電極ＰＸは、たとえば、２本の隣接する走査信号線ＧＬのうちの、当該画素電極ＰＸに接続しているソース電極ＳＤ２を有するＴＦＴのゲートが接続していないほうの走査信号線ＧＬと平面でみて重なる部分を有する。このとき、画素電極ＰＸと走査信号線ＧＬとが平面でみて重なる領域には、保持容量（補助容量と呼ぶこともある）が形成される。

また、図３（ｂ）および図３（ｃ）では省略しているが、画素電極ＰＸが形成された面の上には、たとえば、配向膜が形成されており、ＴＦＴ基板１０１は、前記配向膜が形成された面が、液晶ＬＣを介して対向基板１０２に対向している。

また、詳細な説明は省略するが、対向基板１０２は、たとえば、ガラス基板などの絶縁基板の表面に、表示領域ＤＡを画素毎の領域に分割する遮光膜、カラーフィルタ、対向電極ＣＴ、および配向膜などが形成されている。

以下、表示領域ＤＡにおける１つの画素の構成が図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１に、本発明を適用した場合の構成の特徴について説明する。

図４（ａ）は、本発明による実施例１のＴＦＴ基板における基本構成を示す模式平面図である。図４（ｂ）は、従来のＴＦＴ基板で起こりうる問題の一例を示す模式平面図である。図４（ｃ）は、実施例１のＴＦＴ基板における第１の特徴を説明するための模式平面図である。図４（ｄ）は、従来のＴＦＴ基板で起こりうる問題の別の一例を示す模式平面図である。図４（ｅ）は、実施例１のＴＦＴ基板における第２の特徴を説明するための模式平面図である。図４（ｆ）は、実施例１のＴＦＴ基板における走査信号線の幅とドレイン電極の接続角との関係を説明するための模式図である。

実施例１のＴＦＴ基板１０１における各ＴＦＴは、たとえば、図４（ａ）に示すように、幅（ｙ方向の寸法）がＧＬＷ_１の走査信号線ＧＬと平面でみて重なる領域に、半導体層ＳＣ、半導体層ＳＣのドレイン領域に接続されるドレイン電極ＳＤ１、および半導体層ＳＣのソース領域に接続されるソース電極ＳＤ２が形成される。このとき、走査信号線ＧＬ、半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２は、あらかじめ用意されたレイアウトデータに基づいて形成される。そのため、各ＴＦＴが設計時のレイアウトデータ通りに形成されれば、ＴＦＴが形成された各領域における、ソース電極ＳＤ２に接続した画素電極ＰＸと対向する走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_１は、概ね同じ値になる。同様に、ＴＦＴが形成された各領域における、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_１、および走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_１も、それぞれ、概ね同じ値になる。

またこのとき、各ＴＦＴが設計時のレイアウトデータ通りに形成されれば、ＴＦＴが形成された各領域における、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ_１も、概ね同じ値Ｓ_１になる。

また、映像信号線ＤＬから分岐して半導体層ＳＣのドレイン領域に接続しているドレイン電極ＳＤ１は、その中心線が、たとえば、走査信号線ＧＬの中心線Ｍと重なるような位置から分岐して走査信号線ＧＬの延在方向に延びている。このとき、設計時のレイアウトデータでは、ドレイン電極ＳＤ１の幅（ｙ方向の寸法）がＬ４_１、ドレイン電極ＳＤ１と映像信号線ＤＬとのなす角θ_１が、たとえば、π／２（ｒａｄ）になる。

ＴＦＴ基板１０１を製造するときには、上記のように、あらかじめ用意されたレイアウトデータに基づいて走査信号線ＧＬ、半導体層ＳＣ、映像信号線ＤＬなどを形成するので、完成したＴＦＴ基板１０１では、通常、走査信号線ＧＬなどの完成寸法が、設計時のレイアウトデータとほぼ一致していると考えられる。

しかしながら、実際にＴＦＴ基板１０１を製造するときには、レイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図４（ｂ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_２（＞ＧＬＷ_１）、すなわち、設計時のレイアウトデータよりも幅が広くなってしまうことがある。

このとき、従来のＴＦＴ基板１０１の製造方法だと、映像信号線ＤＬから分岐しているドレイン電極ＳＤ１は、走査信号線ＧＬの幅によらず、その中心線が、たとえば、走査信号線ＧＬの中心線Ｍと重なるような位置に形成される。そのため、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_２、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_２、および走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_２と、図４（ａ）に示した３つの距離Ｌ１_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_２＞Ｌ１_１，Ｌ２_２＞Ｌ２_１，Ｌ３_２＞Ｌ３_１になる。その結果、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ_２がＳ_２（＞Ｓ_１）になり、配線容量Ｃ_ＧＳの値が設計時の値よりも大きくなってしまう。

そこで、実施例１のＴＦＴ基板１０１では、実際に形成された走査信号線ＧＬの幅が設計時の幅ＧＬＷ_１よりも広い値ＧＬＷ_２になってしまった場合、たとえば、図４（ｃ）に示すように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離がＬ１_１、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離がＬ２_１、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離がＬ３_１になるように、半導体層ＳＣ、ドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺、およびソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺のｙ方向の位置を、走査信号線ＧＬの端ＧＬｂ１側にずらす。このようにすれば、ＴＦＴのチャネル幅およびチャネル長を設計時のレイアウトデータ、すなわち走査信号線ＧＬの幅がＧＬＷ１のときのＴＦＴのチャネル幅およびチャネル長と同じ値に保ったまま、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ_２をＳ_１にすることができる。そのため、ＴＦＴの動作特性を保ったまま、配線容量Ｃ_ＧＳの値を設計時の値にできる。

またこのとき、映像信号線ＤＬとドレイン電極ＳＤ１の接続位置は、設計時のレイアウトデータと同じ位置にし、ドレイン電極ＳＤ１のうちの半導体層ＳＣのドレイン領域に接している部分と映像信号線ＤＬとを連結している部分ＳＤ１_ｂｒと、映像信号線ＤＬとの接続角をθ_２（＞θ_１）にする。

また、実際にＴＦＴ基板１０１を形成するときには、レイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図４（ｄ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_３（＜ＧＬＷ_１）、すなわち、設計時のレイアウトデータよりも幅が狭くなってしまうこともある。

このときも、従来のＴＦＴ基板１０１の製造方法だと、映像信号線ＤＬから分岐しているドレイン電極ＳＤ１は、走査信号線ＧＬの幅によらず、その中心線が、たとえば、走査信号線ＧＬの中心線Ｍと重なるような位置に形成される。そのため、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_３、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_３、および走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_３と、図４（ａ）に示した３つの距離Ｌ_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_３＜Ｌ１_１，Ｌ２_３＜Ｌ２_１，Ｌ３_３＜Ｌ３_１になる。その結果、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ_３がＳ_３（＜Ｓ_１）になり、配線容量Ｃ_ＧＳの値が設計時の値よりも小さくなってしまう。

そこで、実施例１のＴＦＴ基板１０１では、実際に形成された走査信号線ＧＬの幅が設計時の幅ＧＬＷ_１よりも狭い値ＧＬＷ_３になってしまった場合、たとえば、図４（ｅ）に示すように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離がＬ１_１、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離がＬ２_１、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離がＬ３_１になるように、半導体層ＳＣ、ドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺、およびソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺のｙ方向の位置を、走査信号線ＧＬの端ＧＬｂ１とは反対側にずらす。このようにすれば、ＴＦＴのチャネル幅およびチャネル長を設計時のレイアウトデータ、すなわち走査信号線ＧＬの幅がＧＬＷ１のときのＴＦＴのチャネル幅およびチャネル長と同じ値に保ったまま、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ_３をＳ_１にすることができる。そのため、ＴＦＴの動作特性を保ったまま、配線容量Ｃ_ＧＳの値を設計時の値にできる。

またこのとき、映像信号線ＤＬとドレイン電極ＳＤ１の接続位置は、設計時のレイアウトデータと同じ位置にし、ドレイン電極ＳＤ１のうちの半導体層ＳＣのドレイン領域に接している部分と映像信号線ＤＬとを連結している部分ＳＤ１_ｂｒと、映像信号線ＤＬとの接続角をθ_３（＜θ_１）にする。

なお、実施例１では、実際に形成された走査信号線ＧＬの幅が、設計時のレイアウトデータの幅ＧＬＷ_１の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも広い幅ＧＬＷ_２の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも狭い幅ＧＬＷ_３の３通りを示しているが、実際に形成された走査信号線ＧＬの幅を測定すると、たとえば、幅ＧＬＷ_１と幅ＧＬＷ_２の間の値になる部分、幅ＧＬＷ_２よりも広い値になる部分、幅ＧＬＷ_１と幅ＧＬＷ_３の間の値になる部分、幅ＧＬＷ_３よりも狭い値になる部分が生じることもある。そのため、実施例１のような考え方でＴＦＴ基板１０１を製造するときには、たとえば、図４（ｆ）に示したような走査信号線ＧＬの幅ＧＬＷ（μｍ）とドレイン電極ＳＤ１の連結部分ＳＤ１_ｂｒの接続角ＣＡ（ｒａｄ）の関係に基づいて、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離、走査信号線ＧＬの端ＧＬＢから半導体層ＳＣの端までの距離を決めればよい。図４（ｆ）に示したグラフ図は、本願発明者らが調べた走査信号線ＧＬの幅とドレイン電極ＳＤ１の連結部分ＳＤ１_ｂｒの接続角との関係ＰＦ_ＣＡと、そのときのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積の変化ＰＦ_ＳＧＳの一例を示しており、横軸が走査信号線ＧＬの幅ＧＬＷ（μｍ）であり、左側の縦軸がドレイン電極ＳＤ１の連結部分ＳＤ１_ｂｒの接続角ＣＡ（ｒａｄ）であり、右側の縦軸がソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ（μｍ^２）である。

このように、走査信号線ＧＬの幅ＧＬＷが広くなるにつれて、ドレイン電極ＳＤ１の接続角ＣＡが単調に増加するように半導体層ＳＣおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２を形成することで、各画素におけるソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳが設計時の面積Ｓ_１と概ね同じ値なる。そのため、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができ、当該配線容量Ｃ_ＧＳの違いに起因した画質むらを低減できる。また、従来のＴＦＴ基板１０１のように走査信号線ＧＬの幅を広くしなくても、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができるので、開口率の低下も防げる。

図５（ａ）は、実施例１のＴＦＴ基板１０１の製造方法の一例を説明するための模式フロー図である。図５（ｂ）は、図５（ａ）のステップ４０９の直後のＴＦＴ形成部の概略構成の一例を示す模式断面図である。図５（ｃ）は、図５（ａ）のステップ４１０の直後のＴＦＴ形成部の概略構成の一例を示す模式断面図である。

実施例１のＴＦＴ基板１０１を製造するときには、たとえば、図５（ａ）に示すように、まず、ガラス基板などの絶縁基板ＳＵＢの表面に複数本の走査信号線ＧＬを形成する（ステップ４０１）。ステップ４０１は、従来のＴＦＴ基板１０１の製造方法において走査信号線ＧＬを形成する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ４０１で形成した走査信号線ＧＬの幅を測定する（ステップ４０２）。ステップ４０２は、たとえば、段差測定計またはレーザ分光計、もしくはカメラで撮影した画像を用いて測定すればよいので、詳細な説明は省略する。

次に、ステップ４０２の測定結果に基づいて、半導体層ＳＣのレイアウトデータと、映像信号線ＤＬ（ドレイン電極ＳＤ１）およびソース電極ＳＤ２のレイアウトデータを編集し、更新する（ステップ４０３）。ステップ４０３は、たとえば、図４（ｆ）に示したような関係のグラフ図に基づいて、ドレイン電極ＳＤ１の接続角ＣＡを決定した後、走査信号線ＧＬの端ＧＬＢからソース電極ＳＤ２の先端までの距離、走査信号線ＧＬの端ＧＬＢからドレイン電極ＳＤ１までの距離、走査信号線ＧＬの端ＧＬＢから半導体層ＳＣの端までの距離のそれぞれが、設計時のレイアウトデータにおける値になるように、たとえば、それぞれの形成位置の座標値を編集して更新する。

次に、第１の絶縁膜を成膜して第１の絶縁層ＰＡＳ１を形成し、続けて、半導体膜を成膜する（ステップ４０４）。ステップ４０４は、従来のＴＦＴ基板１０１の製造方法において第１の絶縁層ＰＡＳ１および半導体膜を形成する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、前記半導体膜の上に感光性レジストを塗布した後、前記感光性レジストを露光・現像してエッチングレジストを形成する（ステップ４０５）。ステップ４０６において、感光性レジストを露光するときには、たとえば、直描露光機と呼ばれる露光機を用いて行う。前記直描露光機は、たとえば、感光性レジストの露光領域を多数の微小領域に分割しておき、ＣＡＤなどで作成したレイアウトデータ（数値データ）に基づいて各微小領域を露光するか否かを判断し、露光すると判断した微小領域のみを順次または一括して露光する露光装置である。このとき、直描露光機では、ステップ４０３で更新した半導体層ＳＣのレイアウトデータを使用する。

前記直描露光機を用いた場合、使用するレイアウトデータの数値を変更するだけで露光パターン（露光領域）を変更することができる。そのため、ＴＦＴ基板１０１毎に第１の絶縁層ＰＡＳ１の膜厚の変化の度合いが異なる場合でも、迅速かつ柔軟に対応することができる。また、前記直描露光機の場合、従来の一般的な露光装置で用いる露光マスクは不要であるため、製造コストを低減できる。

次に、半導体膜をエッチングした後、エッチングレジストを剥離（除去）すると、半導体層ＳＣが形成される（ステップ４０６）。

次に、映像信号線ＤＬなどの形成に用いる導電膜（前記第２の導電膜）を成膜する（ステップ４０７）。ステップ４０７も、従来のＴＦＴ基板１０１の製造方法において、映像信号線ＤＬなどの形成に用いる導電膜を成膜する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ４０７で成膜した前記導電膜の上に感光性レジストを塗布した後、前記感光性レジストを露光・現像してエッチングレジストを形成する（ステップ４０８）。ステップ４０８において、感光性レジストを露光するときにも、たとえば、直描露光機と呼ばれる露光機を用いて行う。このとき、直描露光機では、ステップ４０３で更新した映像信号線ＤＬ（ドレイン電極ＳＤ１を含む）およびソース電極ＳＤ２のレイアウトデータを使用する。

次に、前記導電膜をエッチングした後、エッチングレジストを剥離（除去）すると、映像信号線ＤＬおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２が形成される（ステップ４０９）。

ところで、前記半導体層ＳＣを形成するときには、たとえば、図５（ｂ）に示すように、第１の半導体膜ＳＣＦ１の上に第２の半導体膜ＳＣＦ２を積層している。このとき、第２の半導体膜ＳＣＦ２は、ドレイン領域およびソース領域の形成に用いられる半導体膜であり、たとえば、不純物濃度が高いｎ型半導体膜である。また、第１の半導体膜ＳＣＦ１は、チャネル領域の形成に用いられる半導体膜であり、不純物濃度が低いｐ型半導体膜またはｎ型半導体膜、あるいは真性の半導体膜である。

また、ステップ４０９の処理を行った直後は、第２の半導体膜ＳＣＦ２が１つである。そのため、次に、たとえば、ドレイン電極ＳＤ１およびソース電極ＳＤ２をマスクにしたエッチングで、図５（ｃ）に示すように、第２の半導体膜ＳＣＦ２をドレイン領域ＳＣ１とソース領域ＳＣ２に分離すると、ドレイン領域ＳＣ１およびソース領域ＳＣ２ならびにチャネル領域ＳＣ３を有する半導体層ＳＣが得られる（ステップ４１０）。

その後、第２の絶縁層ＰＡＳ２を形成し、続けて画素電極ＰＸを形成すると（ステップ４１１）、図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１が得られる。

なお、上記の製造方法の説明では、ステップ４０５およびステップ４０７において、感光性レジストを露光するときに、直描露光機を用いて露光する場合を例に挙げた。しかしながら、ステップ４０５では、たとえば、ステップ４０３で更新した半導体層ＳＣのレイアウトデータに基づいて作成された露光マスクを用いて感光性レジストを露光してもよいことはもちろんである。同様に、ステップ４０７では、たとえば、ステップ４０３で更新した映像信号線ＤＬ（ドレイン電極ＳＤ１を含む）およびソース電極ＳＤ２のレイアウトデータに基づいて作成された露光マスクを用いて感光性レジストを露光してもよいことはもちろんである。

図６（ａ）は、実施例１のＴＦＴ基板の製造方法と効果の関係の一例を説明するための模式平面図である。図６（ｂ）は、実施例１のＴＦＴ基板の製造方法と効果の関係の別の例を説明するための模式平面図である。

実施例１で説明したような構成を、たとえば、液晶テレビやパーソナルコンピュータのディスプレイ（モニタ）などの大型の液晶表示装置に用いられるＴＦＴ基板１０１に適用した場合と、たとえば、携帯電話端末やＰＤＡのディスプレイなどの小型の液晶表示装置に用いられるＴＦＴ基板１０１に適用した場合とでは、画素の構成および得られる効果が若干違ってくる。

大型の液晶表示装置に用いられるＴＦＴ基板１０１を製造するときには、たとえば、図６（ａ）に示すように、１枚の大面積の絶縁基板（マザーガラス）５の２箇所の領域５０１，５０２のそれぞれに、ＴＦＴ基板１０１が形成される。そして、最後に各領域５０１，５０２をマザーガラス５から切り出すと２枚のＴＦＴ基板１０１が得られる。

このような大型の液晶表示装置に用いられるＴＦＴ基板１０１の場合、たとえば、領域５０１に形成される１枚のＴＦＴ基板１０１において、マザーガラス５の中心（重心）Ｐからの距離が短い画素ＳＰ１の近傍における走査信号線ＧＬ_Ｎの幅と、マザーガラス５の中心Ｐからの距離が長い画素ＳＰ２の近傍における走査信号線ＧＬ_１の幅とを比較したときに、画素ＳＰ２の近傍における走査信号線ＧＬ_１の幅が、画素ＳＰ１の近傍における走査信号線ＧＬ_Ｎの幅よりも狭くなることがある。このように走査信号線ＧＬの幅が変動する理由としては、たとえば、走査信号線ＧＬを形成するための導電膜を成膜したときに、当該導電膜の膜厚が、マザーガラス５の中心Ｐの近傍がもっとも厚く、中心Ｐから遠ざかるにつれて徐々に薄くなっていくという変化をしていることが挙げられる。

そのため、大型の液晶表示装置に用いられるＴＦＴ基板１０１に実施例１の構成を適用すると、１枚のＴＦＴ基板１０１には、たとえば、図４（ａ）に示したような構成、図４（ｃ）に示したような構成、図４（ｅ）に示したような構成がみられると考えられる。そして、そのような構成にすることで、１つの液晶表示装置の１つの表示領域内における画質むら（輝度むら）を低減できる。

一方、小型の液晶表示装置に用いられるＴＦＴ基板１０１を製造するときには、たとえば、図６（ｂ）に示すように、１枚のマザーガラス５の１５箇所の領域のそれぞれに、ＴＦＴ基板１０１が形成される。そして、最後に各領域をマザーガラス５から切り出すと１５枚のＴＦＴ基板１０１が得られる。

このような小型の液晶表示装置に用いられるＴＦＴ基板１０１の場合、たとえば、１枚のＴＦＴ基板１０１を形成する１つの領域５１１は、面積が小さい。そのため、走査信号線ＧＬを形成するための導電膜を成膜したときに、１つの領域５１１内における当該導電膜の膜厚の変化が少なく、１つの領域５１１に形成される複数本の走査信号線の幅はほぼ均一であると見なせる。

しかしながら、マザーガラス５を用いて一度に複数枚のＴＦＴ基板１０１を形成する場合、走査信号線ＧＬを形成するための導電膜を成膜したときに、たとえば、マザーガラス５の中心Ｐを含む領域５１２と、マザーガラス５の角部の領域５１１とでは、導電膜の膜厚の変化が大きくなることがある。その結果、１つの領域５１１に形成される走査信号線の幅と、別の１つの領域５１２に形成される走査信号線の幅とが異なる場合がある。

このように、小型の液晶表示装置に用いられるＴＦＴ基板１０１では、１つの液晶表示装置の１つの表示領域における画質むらは少ないが、１枚のマザーガラス５により同時に形成されたＴＦＴ基板１０１を有する複数個の液晶表示装置について、各表示領域における画質を比較したときに、画質に個体差が大きくなることがある。

そのため、小型の液晶表示装置に用いられるＴＦＴ基板１０１に実施例１の構成を適用すると、たとえば、領域５１１から切り出したＴＦＴ基板１０１は図４（ｃ）に示したような構成であり、領域５１２から切り出したＴＦＴ基板１０１は図４（ｂ）に示したような構成であるといったように、ＴＦＴ基板１０１毎に、異なる構成がみられると考えられる。そして、そのような構成にすることで、１枚のマザーガラス５から切り出したＴＦＴ基板１０１を用いて製造された複数個の液晶表示装置における画質の個体差を低減できる。

図７は、実施例１のＴＦＴ基板におけるＴＦＴの変形例を説明するための模式平面図である。

実施例１では、ＴＦＴ（アクティブ素子）の平面形状の一例として、ソース電極ＳＤ２が、たとえば、図４（ａ）に示したような平面形状の場合を例に挙げた。しかしながら、ソース電極ＳＤ２の平面形状は、たとえば、図７に示すように、半導体層ＳＣと平面でみて重なる領域がＬ字型になっていてもよいことはもちろんである。この場合も、図５に示したような手順でＴＦＴ基板１０１を製造すれば、走査信号線ＧＬの幅ＧＬＷが変化しても、各ＴＦＴのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳ（すなわち平面寸法）が一定になり、かつ、チャネル幅およびチャネル長が一定になる。

またさらに、図示は省略するが、実施例１の考え方は、たとえば、ドレイン電極ＳＤ１の平面形状がＵ字型である場合などにも適用できることはもちろんである。

図８（ａ）は、本発明による実施例２のＴＦＴ基板における基本構成を示す模式平面図である。図８（ｂ）は、実施例２のＴＦＴ基板における第１の特徴を説明するための模式平面図である。図８（ｃ）は、実施例２のＴＦＴ基板における第２の特徴を説明するための模式平面図である。図８（ｄ）は、実施例２のＴＦＴ基板における走査信号線の幅とソース電極の分岐部分の面積との関係を説明するための模式図である。

実施例１では、走査信号線ＧＬの幅に応じて、半導体層ＳＣ、ドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺、およびソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺の位置をずらすことで、走査信号線ＧＬの幅によらず、各ＴＦＴのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳを一定にしている。

実施例２では、実施例１とは異なる方法で、走査信号線ＧＬの幅によらず、各ＴＦＴのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積ＳＧＳを一定にするＴＦＴ基板１０１の構成を説明する。

実施例２のＴＦＴ基板１０１における各ＴＦＴも、たとえば、図８（ａ）に示すように、幅（ｙ方向の寸法）がＧＬＷ_１の走査信号線ＧＬと平面でみて重なる領域に、半導体層ＳＣ、半導体層ＳＣのドレイン領域に接続されるドレイン電極ＳＤ１、および半導体層ＳＣのソース領域に接続されるソース電極ＳＤ２が形成される。このとき、走査信号線ＧＬ、半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２は、あらかじめ用意されたレイアウトデータに基づいて形成される。そのため、各ＴＦＴが設計時のレイアウトデータ通りに形成されれば、ＴＦＴが形成された各領域における、ソース電極ＳＤ２に接続した画素電極ＰＸと対向する走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_１は、概ね同じ値になる。同様に、ＴＦＴが形成された各領域における、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_１、および走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_１も、それぞれ、概ね同じ値になる。

また、実施例２のＴＦＴ基板１０１のソース電極ＳＤ２は、半導体層ＳＣのソース領域に接している部分と、画素電極ＰＸに接続している部分の間に、走査信号線ＧＬと平面でみて重なり、かつ、半導体層ＳＣのソース領域に接している部分と画素電極ＰＸに接続している部分とを結ぶ方向（延在方向）から分岐した部分とを有する。そして、各ＴＦＴが設計時のレイアウトデータ通りに形成されれば、ＴＦＴが形成された各領域における、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積（ＳＧＳ１_１＋ＳＧＳ２_１）は、概ね同じ値（Ｓ１_１＋Ｓ２_１）になる。

また、映像信号線ＤＬから分岐して半導体層ＳＣのドレイン領域に接続しているドレイン電極ＳＤ１は、ドレイン電極ＳＤ１の幅（ｙ方向の寸法）がＬ４_１、ドレイン電極ＳＤ１と映像信号線ＤＬとのなす角θ_１が、たとえば、π／２（ｒａｄ）になる。

実施例２のような構成のＴＦＴ基板１０１を製造するときにも、レイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図８（ｂ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_２（＞ＧＬＷ_１）、すなわち、設計時のレイアウトデータよりも幅が広くなってしまうことがある。

このとき、実施例２のＴＦＴ基板１０１では、設計時のレイアウトデータに基づいて半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する。そのため、たとえば、図８（ｂ）に示すように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_２、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_２、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_２と、図８（ａ）に示した３つの距離Ｌ１_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_２＞Ｌ１_１，Ｌ２_２＞Ｌ２_１，Ｌ３_２＞Ｌ３_１になっている。

このようにすると、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域のうちの第１の領域の面積ＳＧＳ１_２がＳ１_２（＞Ｓ１_１）になることはもちろんである。

そこで、実施例２のＴＦＴ基板１０１では、前記第１の領域の面積ＳＧＳ１_２が広くなった分、ソース電極ＳＤ２の分岐した部分と走査信号線とが平面でみて重なる領域（第２の領域）の面積ＳＧＳ２_２をＳ２_２（＜Ｓ２_１）にして、Ｓ１_２＋Ｓ２_２≒Ｓ１_１＋Ｓ２_１になるようにする。

また、実際にＴＦＴ基板１０１を形成するときには、レイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図８（ｃ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_３（＜ＧＬＷ_１）、すなわち、設計時のレイアウトデータよりも幅が狭くなってしまうこともある。

このときも、実施例２のＴＦＴ基板１０１では、設計時のレイアウトデータに基づいて半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する。そのため、たとえば、図８（ｃ）に示すように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_３、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_３、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_３と、図８（ａ）に示した３つの距離Ｌ１_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_３＜Ｌ１_１，Ｌ２_３＜Ｌ２_１，Ｌ３_３＜Ｌ３_１になっている。

このようにすると、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域のうちの第１の領域の面積ＳＧＳ１_３がＳ１_３（＜Ｓ１_１）になることはもちろんである。

そこで、実施例２のＴＦＴ基板１０１では、前記第１の領域の面積ＳＧＳ１_３が狭くなった分、ソース電極ＳＤ２の分岐した部分と走査信号線とが平面でみて重なる領域（第２の領域）の面積ＳＧＳ２_３をＳ２_３（＞Ｓ２_１）にして、Ｓ１_３＋Ｓ２_３≒Ｓ１_１＋Ｓ２_１になるようにする。

このようにすれば、走査信号線ＧＬの幅が設計時の値とは異なっていても、各画素におけるソース電極ＳＤ２と走査信号線ＧＬとの間で形成される配線容量Ｃ_ＧＳを設計時の値にできる。また、半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２のドレイン電極ＳＤ１に対向する部分のレイアウトデータは変更しないので、各ＴＦＴのチャネル幅およびチャネル長は設計時の値のままである。そのため、ＴＦＴの動作特性を保ったまま、配線容量Ｃ_ＧＳの値を設計時の値にできる。

なお、実施例２では、実際に形成された走査信号線ＧＬの幅が、設計時のレイアウトデータの幅ＧＬＷ_１の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも広い幅ＧＬＷ_２の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも狭い幅ＧＬＷ_３の３通りを示しているが、実際に形成された走査信号線ＧＬの幅を測定すると、たとえば、幅ＧＬＷ_１と幅ＧＬＷ_２の間の値になる部分、幅ＧＬＷ_２よりも広くなる部分、幅ＧＬＷ_１と幅ＧＬＷ_３の間の値になる部分、幅ＧＬＷ_３よりも狭くなる部分が生じることもある。そのため、実施例２のような考え方でＴＦＴ基板１０１を製造するときには、たとえば、図８（ｄ）に示したような走査信号線ＧＬの幅ＧＬＷ（μｍ）とソース電極ＳＤ２の分岐部分の面積ＳＧＳ２との関係に基づいて、ソース電極ＳＤ２の寸法を決めればよい。図８（ｄ）に示したグラフ図は、本願発明者らが調べた走査信号線ＧＬの幅とソース電極ＳＤ２の分岐部分の面積ＳＧＳ２との関係ＰＦ_ＳＧＳ２と、そのときのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積の変化ＰＦ_ＳＧＳの一例を示しており、横軸が走査信号線ＧＬの幅ＧＬＷ（μｍ）であり、左側の縦軸がソース電極ＳＤ２の分岐部分の面積ＳＧＳ２（μｍ^２）であり、右側の縦軸がソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域全体の面積ＳＧＳ（μｍ^２）である。

このように、走査信号線ＧＬの幅ＧＬＷが広くなるにつれて、ソース電極ＳＤ２の分岐部分の面積ＳＧＳ２が単調に減少するようにソース電極ＳＤ２を形成することで、各画素におけるソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域全体の面積ＳＧＳが設計時の面積Ｓ_１と概ね同じ値になる。そのため、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができ、当該配線容量Ｃ_ＧＳの違いに起因した画質むらを低減できる。また、従来のＴＦＴ基板１０１のように走査信号線ＧＬの幅を広くしなくても、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができるので、開口率の低下も防げる。

図９は、実施例２のＴＦＴ基板の製造方法の一例を説明するための模式フロー図である。

実施例２のＴＦＴ基板１０１を製造するときには、たとえば、図９に示すように、まず、ガラス基板などの絶縁基板ＳＵＢの表面に複数本の走査信号線ＧＬ、第１の絶縁層ＰＡＳ１、および半導体層ＳＣを形成する（ステップ６０１）。ステップ６０１は、従来のＴＦＴ基板１０１の製造方法において走査信号線ＧＬ、第１の絶縁層ＰＡＳ１、および半導体層ＳＣを形成する一連の工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ６０１で形成した走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ２を測定する（ステップ６０２）。ステップ６０２は、たとえば、段差測定計またはレーザ分光計、もしくはカメラで撮影した画像を用いて測定すればよいので、詳細な説明は省略する。

次に、ステップ６０２の測定結果に基づいて、ソース電極ＳＤ２のレイアウトデータを編集し、更新する（ステップ６０３）。ステップ６０３は、たとえば、図８（ｄ）に示したような関係のグラフ図に基づいて、測定で得られた距離Ｌ２に応じたソース電極ＳＤ２の分岐部分の面積ＳＧＳ２を求め、求めた面積ＳＧＳ２になるように分岐部分の寸法を編集して更新する。

次に、映像信号線ＤＬなどの形成に用いる導電膜（前記第２の導電膜）を成膜する（ステップ６０４）。ステップ６０４も、従来のＴＦＴ基板１０１の製造方法において、映像信号線ＤＬなどの形成に用いる導電膜を成膜する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ６０４で成膜した前記導電膜の上に感光性レジストを塗布した後、前記感光性レジストを露光・現像してエッチングレジストを形成する（ステップ６０５）。ステップ６０５において、感光性レジストを露光するときには、たとえば、直描露光機と呼ばれる露光機を用いて行う。このとき、直描露光機では、ステップ６０３で更新したソース電極ＳＤ２のレイアウトデータを使用する。

次に、前記導電膜をエッチングした後、エッチングレジストを除去（剥離）すると、映像信号線ＤＬおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２が形成される（ステップ６０６）。

また、ステップ６０６の処理を行った直後は、実施例１で説明したように、ドレイン領域およびソース領域を形成するための第２の半導体膜ＳＣＦ２が１つである。そのため、次に、たとえば、ドレイン電極ＳＤ１およびソース電極ＳＤ２をマスクにしたエッチングで、図５（ｃ）に示したように、第２の半導体膜ＳＣＦ２をドレイン領域ＳＣ１とソース領域ＳＣ２に分離する（ステップ６０７）。

その後、第２の絶縁層ＰＡＳ２を形成し、続けて画素電極ＰＸを形成すると（ステップ６０８）、図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１が得られる。

なお、上記の製造方法の説明では、ステップ６０５において、感光性レジストを露光するときに、直描露光機を用いて露光する場合を例に挙げた。しかしながら、ステップ６０５では、たとえば、ステップ６０３で更新したソース電極ＳＤ２のレイアウトデータに基づいて作成された露光マスクを用いて感光性レジストを露光してもよいことはもちろんである。

このような実施例２の構成を、たとえば、大型の液晶表示装置に用いられるＴＦＴ基板１０１に適用した場合、１枚のＴＦＴ基板１０１に、たとえば、図８（ａ）に示したような構成、図８（ｂ）に示したような構成、図８（ｃ）に示したような構成がみられると考えられる。そして、そのような構成にすることで、１つの液晶表示装置の１つの表示領域内における画質むら（輝度むら）を低減できる。

また、小型の液晶表示装置に用いられるＴＦＴ基板１０１に実施例２の構成を適用した場合、たとえば、マザーガラス５のある領域から切り出した１枚のＴＦＴ基板１０１は図８（ｂ）に示したような構成であり、別の領域から切り出した１枚のＴＦＴ基板１０１は図８（ｃ）に示したような構成であるといったように、ＴＦＴ基板１０１毎に、異なる構成がみられると考えられる。そして、そのような構成にすることで、１枚のマザーガラス５から切り出したＴＦＴ基板１０１を用いて製造された複数個の液晶表示装置における画質の個体差を低減できる。

また、実施例２のＴＦＴ基板１０１においても、ソース電極ＳＤ２の平面形状は、たとえば、半導体層ＳＣと平面でみて重なる領域がＬ字型になっていてもよいことはもちろんである。この場合も、図９に示したような手順でＴＦＴ基板１０１を製造すれば、走査信号線ＧＬの幅が変化しても、各ＴＦＴのソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域全体の面積ＳＧＳが一定になり、かつ、チャネル幅およびチャネル長が一定になる。

またさらに、実施例２の考え方は、たとえば、ドレイン電極ＳＤ１の平面形状がＵ字型である場合などにも適用できることはもちろんである。

図１０（ａ）は、本発明による実施例３のＴＦＴ基板の１画素の構成の一例を示す模式平面図である。図１０（ｂ）は、図１０（ａ）のＤ−Ｄ’線における模式断面図である。図１０（ｃ）は、図１０（ａ）のＥ−Ｅ’線における模式断面図である。

実施例１および実施例２では、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域ＳＧＳの面積を調整し、ソース電極ＳＤ２と走査信号線ＧＬとの間で形成される配線容量の変動を調整している。

実施例３では、実施例１および実施例２とは異なり、ソース電極ＳＤ２に接続している画素電極ＰＸを利用してソース電極ＳＤ２と走査信号線ＧＬとの間で形成される配線容量の変動を調整する方法について説明する。

実施例３で挙げるＴＦＴ基板１０１の１画素の構成は、基本的には、図３（ａ）乃至図３（ｃ）に示した構成と同じである。しかしながら、実施例３のＴＦＴ基板１０１では、たとえば、図１０（ａ）乃至図１０（ｃ）に示すように、画素電極ＰＸの一部分が、当該画素電極ＰＸに接続しているソース電極ＳＤ２を有するＴＦＴのゲートが接続している走査信号線ＧＬと平面でみて重なっている。すなわち、実施例３のＴＦＴ基板１０１では、ソース電極ＳＤ２と走査信号線ＧＬとの間で形成される第１の配線容量Ｃ_ＧＳ１と、画素電極ＰＸと走査信号線ＧＬとの間で形成される第２の配線容量Ｃ_ＧＳ２との合成容量が、実施例１および実施例２における配線容量Ｃ_ＧＳに相当する。

図１１（ａ）は、実施例３のＴＦＴ基板における基本構成を示す模式平面図である。図１１（ｂ）は、実施例３のＴＦＴ基板における第１の特徴を説明するための模式平面図である。図１１（ｃ）は、実施例３のＴＦＴ基板における第２の特徴を説明するための模式平面図である。図１１（ｄ）は、実施例３のＴＦＴ基板における走査信号線の幅と画素電極の寸法との関係を説明するための模式図である。

実施例３のＴＦＴ基板１０１における各ＴＦＴも、たとえば、図１１（ａ）に示すように、幅（ｙ方向の寸法）がＧＬＷ_１の走査信号線ＧＬと平面でみて重なる領域に、半導体層ＳＣ、半導体層ＳＣのドレイン領域に接続されるドレイン電極ＳＤ１、半導体層ＳＣのソース領域に接続されるソース電極ＳＤ２、および画素電極ＰＸの一部分が形成される。このとき、走査信号線ＧＬ、半導体層ＳＣ、ドレイン電極ＳＤ１、ソース電極ＳＤ２、および画素電極ＰＸは、あらかじめ用意されたレイアウトデータに基づいて形成される。そのため、各ＴＦＴが設計時のレイアウトデータ通りに形成されれば、ＴＦＴが形成された各領域における、ソース電極ＳＤ２に接続した画素電極ＰＸと対向する走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_１は、概ね同じ値になる。同様に、ＴＦＴが形成された各領域における、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_１、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_１、および画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域のｙ方向の寸法Ｌ５_１も、それぞれ、概ね同じ値になる。そして、各画素における第１の配線容量Ｃ_ＧＳ１と、画素電極ＰＸと走査信号線ＧＬとの間で形成される第２の配線容量Ｃ_ＧＳ２との合成容量が概ね同じ値になる。

また、映像信号線ＤＬから分岐して半導体層ＳＣのドレイン領域に接続しているドレイン電極ＳＤ１は、ドレイン電極ＳＤ１の幅（ｙ方向の寸法）がＬ４_１、ドレイン電極ＳＤ１と映像信号線ＤＬとのなす角θ_１がπ／２（ｒａｄ）になる。

実施例３のような構成のＴＦＴ基板１０１を製造するときにも、レイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図１１（ｂ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_２（＞ＧＬＷ_１）、すなわち設計時のレイアウトデータよりも幅が広くなってしまうことがある。

このとき、実施例３のＴＦＴ基板１０１では、設計時のレイアウトデータに基づいて半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する。そのため、たとえば、図１１（ｂ）に示しように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_２、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_２、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_２と、図１１（ａ）に示した３つの距離Ｌ１_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_２＞Ｌ１_１，Ｌ２_２＞Ｌ２_１，Ｌ３_２＞Ｌ３_１になっている。

このようにすると、走査信号線ＧＬの幅が広くなった分だけ、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積が広くなり（ＳＧＳ_２＞ＳＧＳ_１）、第１の配線容量Ｃ_ＧＳ１が大きくなる。そのため、図１１（ｂ）に示したように、画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域のｙ方向の寸法Ｌ５_２を小さく（Ｌ５_２＜Ｌ５_１）して、第２の配線容量Ｃ_ＧＳ２を小さくする。

また、実際にＴＦＴ基板１０１を形成するときには、たとえば、図１１（ａ）に示したようなレイアウトデータに基づいて各走査信号線ＧＬの幅がＧＬＷ_１になるように形成しても、たとえば、図１１（ｃ）に示すように、実際に形成された走査信号線ＧＬの幅（完成寸法）がＧＬＷ_３（＜ＧＬＷ_１）、すなわち、設計時のレイアウトデータよりも幅が狭くなってしまうこともある。

このときも、実施例３のＴＦＴ基板１０１では、設計時のレイアウトデータに基づいて半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する。そのため、たとえば、図１１（ｃ）に示しように、走査信号線ＧＬの端ＧＬｂ１からソース電極ＳＤ２のドレイン電極ＳＤ１に対向する辺までの距離Ｌ１_３、走査信号線ＧＬの端ＧＬｂ１からドレイン電極ＳＤ１のソース電極ＳＤ２に対向する辺までの距離Ｌ２_３、走査信号線ＧＬの端ＧＬｂ１から半導体層ＳＣの端までの距離Ｌ３_３と、図１１（ａ）に示した３つの距離Ｌ１_１，Ｌ２_１，Ｌ３_１との関係は、Ｌ１_３＜Ｌ１_１，Ｌ２_３＜Ｌ２_１，Ｌ３_３＜Ｌ３_１になっている。

このようにすると、走査信号線ＧＬの幅が狭くなった分だけ、ソース電極ＳＤ２と走査信号線ＧＬとが平面でみて重なる領域の面積が狭くなり（ＳＧＳ_３＜ＳＧＳ_１）、第１の配線容量Ｃ_ＧＳ１が小さくなる。そのため、図１１（ｃ）に示したように、画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域のｙ方向の寸法Ｌ５_３を大きく（Ｌ５_３＞Ｌ５_１）して、第２の配線容量Ｃ_ＧＳ２を大きくする。

このようにすれば、走査信号線ＧＬの幅が設計時の値とは異なっていても、各画素におけるソース電極ＳＤ２と走査信号線ＧＬとの間で形成される配線容量Ｃ_ＧＳの差を設計時の値にできる。また、半導体層ＳＣ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２のドレイン電極ＳＤ１に対向する部分のレイアウトデータは変更しないので、各ＴＦＴのチャネル幅およびチャネル長は設計時の値のままである。そのため、ＴＦＴの動作特性を保ったまま、配線容量Ｃ_ＧＳの値を設計時の値にできる。

なお、実施例３では、実際に形成された走査信号線ＧＬの幅が、設計時のレイアウトデータの幅ＧＬＷ_１の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも広い幅ＧＬＷ_２の場合、設計時のレイアウトデータの幅ＧＬＷ_１よりも狭い幅ＧＬＷ_３の３通りを示しているが、実際に形成された走査信号線ＧＬの幅を測定すると、たとえば、幅ＧＬＷ_１と幅ＧＬＷ_２の間の値になる部分、幅ＧＬＷ_２よりも広くなる部分、幅ＧＬＷ_１と幅ＧＬＷ_３の間の値になる部分、幅ＧＬＷ_３よりも狭くなる部分が生じることもある。そのため、実施例３のような考え方でＴＦＴ基板１０１を製造するときには、たとえば、図１１（ｄ）に示したような走査信号線ＧＬの幅ＧＬＷ（μｍ）とソース電極ＳＤ２の分岐部分ＳＢＲの長さとの関係に基づいて、画素電極ＰＸの寸法を決めればよい。図１１（ｄ）に示したグラフ図は、本願発明者らが調べた走査信号線ＧＬの幅と画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域の面積ＳＧＸとの関係ＰＦ_ＳＧＸと、そのときの配線容量Ｃ_ＧＳの変化ＰＦ_ＣＧＳの一例を示しており、横軸が走査信号線ＧＬの幅ＧＬＷ（μｍ）であり、左側の縦軸が画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域の面積ＳＧＸ（μｍ^２）であり、右側の縦軸が第１の配線容量Ｃ_ＧＳ１と第２の配線容量Ｃ_ＧＳ２を合成した配線容量Ｃ_ＧＳ（ｆＦ）である。

このように、走査信号線ＧＬの幅ＧＬＷが広くなるにつれて、画素電極ＰＸと走査信号線ＧＬとが平面でみて重なる領域ＳＧＸの面積が単調に減少するように画素電極ＰＸを形成することで、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができ、当該配線容量Ｃ_ＧＳの違いに起因した画質むらを低減できる。また、従来のＴＦＴ基板１０１のように走査信号線ＧＬの幅を広くしなくても、各画素における配線容量Ｃ_ＧＳの値を概ね等しくすることができるので、開口率の低下も防げる。

図１２は、実施例３のＴＦＴ基板の製造方法の一例を説明するための模式フロー図である。

実施例３のＴＦＴ基板１０１を製造するときには、たとえば、図１２に示すように、まず、ガラス基板などの絶縁基板ＳＵＢの表面に複数本の走査信号線ＧＬ、第１の絶縁層ＰＡＳ１、および半導体層ＳＣを形成する（ステップ７０１）。ステップ７０１は、従来のＴＦＴ基板１０１の製造方法において走査信号線ＧＬ、第１の絶縁層ＰＡＳ１、および半導体層ＳＣを形成する一連の工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、続けて、映像信号線ＤＬ（ドレイン電極ＳＤ１を含む）およびソース電極ＳＤ２を形成する（ステップ７０２）。また、映像信号線ＤＬおよびドレイン電極ＳＤ１ならびにソース電極ＳＤ２をマスクにしたエッチングで、第２の半導体膜ＳＣＦ２をドレイン領域とソース領域に分離する（ステップ７０３）。ステップ７０２およびステップ７０３も、従来のＴＦＴ基板１０１の製造方法において映像信号線ＤＬおよびソース電極ＳＤ２を形成する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ７０１で形成した走査信号線ＧＬの端ＧＬｂ１の位置と、走査信号線ＧＬとソース電極ＳＤ２の重畳面積（すなわち平面でみて重なる領域ＳＧＳの面積）を測定する（ステップ７０４）。ステップ７０４は、たとえば、段差測定計またはレーザ分光計、もしくはカメラで撮影した画像を用いて測定すればよいので、詳細な説明は省略する。

次に、ステップ７０４の測定結果に基づいて、画素電極ＰＸのレイアウトデータを編集し、更新する（ステップ７０５）。ステップ７０５は、たとえば、図１１（ｄ）に示したような関係のグラフ図に基づいて画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域の面積ＳＧＸを求め、その求めた面積に基づいて画素電極ＰＸの走査信号線ＧＬと平面でみて重なる領域のｙ方向の寸法Ｌ５を編集して更新する。

次に、第２の絶縁層ＰＡＳ２を形成する（ステップ７０６）。ステップ７０６は、従来のＴＦＴ基板１０１の製造方法において第２の絶縁層ＰＡＳ２を形成する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、画素電極ＰＸの形成に用いる導電膜（たとえば、ＩＴＯ膜）を成膜する（ステップ７０７）。ステップ７０７も、従来のＴＦＴ基板１０１の製造方法において、画素電極などの形成に用いる導電膜を成膜する工程と同じ処理を行えばよいので、詳細な説明は省略する。

次に、ステップ７０５で成膜した前記導電膜の上に感光性レジストを塗布した後、前記感光性レジストを露光・現像してエッチングレジストを形成する（ステップ７０８）。ステップ７０８において、感光性レジストを露光するときには、たとえば、直描露光機と呼ばれる露光機を用いて行う。このとき、直描露光機では、ステップ７０５で更新した画素電極ＰＸのレイアウトデータを使用する。

次に、前記導電膜をエッチングした後、エッチングレジストを剥離（除去）すると、画素電極ＰＸが形成される（ステップ７０９）。その結果、図１０（ａ）乃至図１０（ｃ）に示したような構成のＴＦＴ基板１０１が得られる。

なお、上記の製造方法の説明では、ステップ７０８において、感光性レジストを露光するときに、直描露光機を用いて露光する場合を例に挙げた。しかしながら、ステップ７０８では、たとえば、ステップ７０５で更新した画素電極ＰＸのレイアウトデータに基づいて作成された露光マスクを用いて感光性レジストを露光してもよいことはもちろんである。

このような実施例３の構成を、たとえば、大型の液晶表示装置に用いられるＴＦＴ基板１０１に適用した場合、１枚のＴＦＴ基板１０１に、たとえば、図１１（ａ）に示したような構成、図１１（ｂ）に示したような構成、図１１（ｃ）に示したような構成がみられると考えられる。そして、そのような構成にすることで、１つの液晶表示装置の１つの表示領域内における画質むら（輝度むら）を低減できる。

また、小型の液晶表示装置に用いられるＴＦＴ基板１０１に実施例２の構成を適用した場合、たとえば、マザーガラス５のある領域から切り出した１枚のＴＦＴ基板１０１は図１１（ｂ）に示したような構成であり、別の領域から切り出した１枚のＴＦＴ基板１０１は図１１（ｃ）に示したような構成であるといったように、ＴＦＴ基板１０１毎に、異なる構成がみられると考えられる。そして、そのような構成にすることで、１枚のマザーガラス５から切り出したＴＦＴ基板１０１を用いて製造された複数個の液晶表示装置における画質の個体差を低減できる。

また、実施例３のＴＦＴ基板１０１においても、ソース電極ＳＤ２の平面形状は、たとえば、半導体層ＳＣと平面でみて重なる領域がＬ字型になっていてもよいことはもちろんである。この場合も、図１２に示したような手順でＴＦＴ基板１０１を製造すれば、走査信号線ＧＬの幅が変化しても、各画素における配線容量Ｃ_ＧＳが一定になり、かつ、チャネル幅およびチャネル長が一定になる。

またさらに、実施例３の考え方は、たとえば、ドレイン電極ＳＤ１の平面形状がＵ字型である場合などにも適用できることはもちろんである。

図１３は、実施例３のＴＦＴ基板の応用例を説明するための模式平面図である。

実施例１乃至実施例３では、ソース電極ＳＤ２が、走査信号線ＧＬと平面でみて重ならない部分を有し、当該走査信号線ＧＬと重ならない部分においてソース電極ＳＤ２と画素電極ＰＸとを接続している構成を例に挙げた。これは、従来の一般的なＴＦＴ基板において、画素電極ＰＸを形成するときに、当該画素電極ＰＸが接続しているソース電極ＳＤ２を有するＴＦＴのゲートが接続している走査信号線ＧＬと平面でみて重ならないようにしているためである。

しかしながら、実施例３のＴＦＴ基板１０１のように、画素電極ＰＸの一部分を、当該画素電極ＰＸに接続しているソース電極ＳＤ２を有するＴＦＴのゲートが接続している走査信号線ＧＬと平面でみて重なるようにする場合、たとえば、図１３に示すように、当該走査信号線ＧＬと平面でみて重なる領域にスルーホールＴＨを形成してソース電極ＳＤ２と画素電極ＰＸとを接続することが可能になる。そのため、開口率を高くすることが可能になる。

また、図１３に示したような構成のＴＦＴ基板１０１の場合、たとえば、画素電極ＰＸのうちの、走査信号線ＧＬと平面でみて重なる領域のｘ方向の寸法を大きくしたり小さくしたりすることで、第２の配線容量Ｃ_ＧＳ２の大きさを変えられる。

以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。

たとえば、前記実施例１乃至実施例３では、１画素の構成が、図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１を例に挙げたが、本発明は、これに限らず、前記各実施例で説明したような構成のＴＦＴを有するＴＦＴ基板であれば適用できることはもちろんである。

また、本発明を適用する場合、実施例１乃至実施例３で説明した構成のいずれか１つの構成を適用するだけでなく、たとえば、実施例１の構成と実施例３の構成を組み合わせるなど、複数の構成を組み合わせてもよいことはもちろんである。

また、前記実施例１乃至実施例３では、画素電極ＰＸがＴＦＴ基板１０１に設けられ、対向電極ＣＴが対向基板１０２に設けられている、いわゆる縦電解駆動方式の液晶表示パネルに用いられるＴＦＴ基板を例に挙げたが、本発明は、これに限らず、たとえば、画素電極ＰＸおよび対向電極ＣＴがＴＦＴ基板１０１に設けられていてもよいことはもちろんである。

またさらに、前記実施例１乃至実施例３では、液晶表示パネルで用いられるＴＦＴ基板１０１を例に挙げたが、本発明は、これに限らず、たとえば、有機ＥＬを用いた自発光型ディスプレイの表示パネルで用いられるＴＦＴ基板などにも適用できることはもちろんである。

本発明に係わる液晶表示装置の概略構成の一例を示す模式図である。図１（ａ）に示した液晶表示パネルにおける１画素の回路構成の一例を示す模式回路図である。液晶表示パネルの概略構成の一例を示す模式平面図である。図２（ａ）のＡ−Ａ’線における模式断面図である。液晶表示パネルのＴＦＴ基板における１画素の構成の一例を示す模式平面図である。図３（ａ）のＢ−Ｂ’線における模式断面図である。図３（ａ）のＣ−Ｃ’線における模式断面図である。本発明による実施例１のＴＦＴ基板における基本構成を示す模式平面図である。従来のＴＦＴ基板で起こりうる問題の一例を示す模式平面図である。実施例１のＴＦＴ基板における第１の特徴を説明するための模式平面図である。従来のＴＦＴ基板で起こりうる問題の別の一例を示す模式平面図である。実施例１のＴＦＴ基板における第２の特徴を説明するための模式平面図である。実施例１のＴＦＴ基板における走査信号線の幅とドレイン電極の接続角との関係を説明するための模式図である。実施例１のＴＦＴ基板１０１の製造方法の一例を説明するための模式フロー図である。図５（ａ）のステップ４０９の直後のＴＦＴ形成部の概略構成の一例を示す模式断面図である。図５（ａ）のステップ４１０の直後のＴＦＴ形成部の概略構成の一例を示す模式断面図である。実施例１のＴＦＴ基板の製造方法と効果の関係の一例を説明するための模式平面図である。実施例１のＴＦＴ基板の製造方法と効果の関係の別の例を説明するための模式平面図である。実施例１のＴＦＴ基板におけるＴＦＴの変形例を説明するための模式平面図である。本発明による実施例２のＴＦＴ基板における基本構成を示す模式平面図である。実施例２のＴＦＴ基板における第１の特徴を説明するための模式平面図である。実施例２のＴＦＴ基板における第２の特徴を説明するための模式平面図である。実施例２のＴＦＴ基板における走査信号線の幅とソース電極の分岐部分の面積との関係を説明するための模式図である。実施例２のＴＦＴ基板の製造方法の一例を説明するための模式フロー図である。本発明による実施例３のＴＦＴ基板の１画素の構成の一例を示す模式平面図である。図１０（ａ）のＤ−Ｄ’線における模式断面図である。図１０（ａ）のＥ−Ｅ’線における模式断面図である。実施例３のＴＦＴ基板における基本構成を示す模式平面図である。実施例３のＴＦＴ基板における第１の特徴を説明するための模式平面図である。実施例３のＴＦＴ基板における第２の特徴を説明するための模式平面図である。実施例３のＴＦＴ基板における走査信号線の幅と画素電極の寸法との関係を説明するための模式図である。実施例３のＴＦＴ基板の製造方法の一例を説明するための模式フロー図である。実施例３のＴＦＴ基板の応用例を説明するための模式平面図である。

符号の説明

１…液晶表示パネル
１０１…ＴＦＴ基板
１０２…対向基板
１０３…シール材
１０４，１０５…偏光板
ＧＬ，ＧＬ_ｎ，ＧＬ_ｎ＋１…走査信号線
ＤＬ，ＤＬ_ｍ，ＤＬ_ｍ＋１…映像信号線
ＳＣ…半導体層
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＰＸ…画素電極
ＣＴ…対向電極
ＬＣ…液晶
２…データドライバ
３…ゲートドライバ
５…マザーガラス

Claims

複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、
前記ＴＦＴは、走査信号線と、前記走査信号線と平面でみて重なる領域に絶縁層を介して配置された半導体層と、映像信号線から分岐して前記半導体層のドレイン領域に接続しているドレイン電極と、前記半導体層のソース領域および画素電極に接続しているソース電極とを有し、
前記複数個のＴＦＴのうちの、ある１つのＴＦＴが配置された領域における前記走査信号線の幅と、前記ある１つのＴＦＴとは異なる別の１つのＴＦＴが配置された領域における前記走査信号線の幅とが異なるときに、
前記ある１つのＴＦＴにおけるチャネル幅およびチャネル長と、前記別のＴＦＴにおけるチャネル幅およびチャネル長とが概ね等しく、
前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積とが概ね等しいことを特徴とする表示装置。
前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の平面寸法と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の平面寸法とが概ね等しく、
前記ある１つのＴＦＴの前記ドレイン電極のうちの、前記ドレイン領域に接している部分と前記映像信号線とを連結する部分が延びている方向と、前記別の１つのＴＦＴの前記ドレイン電極のうちの、前記ドレイン領域に接している部分と前記映像信号線とを連結する部分が延びている方向とが異なることを特徴とする請求項１に記載の表示装置。
前記ソース電極は、前記半導体層のソース領域に接している部分と、前記画素電極に接続している部分との間に、前記走査信号線と平面でみて重なり、かつ、前記半導体層のソース領域に接している部分と前記画素電極に接続している部分とを結ぶ当該ソース電極の延在方向から分岐した部分を有し、
前記ある１つのＴＦＴの前記ソース電極の前記分岐した部分と前記走査信号線とが平面でみて重なる領域の面積と、前記別の１つのＴＦＴの前記ソース電極の前記分岐した部分と前記走査信号線とが平面でみて重なる領域の面積とが異なり、かつ、
前記ある１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域全体の面積と、前記別の１つのＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域全体の面積とが概ね等しいことを特徴とする請求項１に記載の表示装置。
複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、
前記ＴＦＴは、走査信号線と、前記走査信号線と平面でみて重なる領域に絶縁層を介して配置された半導体層と、映像信号線から分岐して前記半導体層のドレイン領域に接続しているドレイン電極と、前記半導体層のソース領域および画素電極に接続しているソース電極とを有し、
前記画素電極は、当該画素電極に接続しているソース電極を有するＴＦＴのゲートが接続している走査信号線と平面でみて重なる部分を有し、
前記複数個のＴＦＴのうちの、ある１つのＴＦＴが配置された領域における前記走査信号線の幅と、前記ある１つのＴＦＴとは異なる別の１つのＴＦＴが配置された領域における前記走査信号線の幅とが異なるときに、
前記ある１つのＴＦＴの前記ソース電極に接続している前記画素電極と前記走査信号線とが平面でみて重なる領域の面積と、
前記別の１つのＴＦＴの前記ソース電極に接続している前記画素電極と前記走査信号線とが平面でみて重なる領域の面積とが異なることを特徴とする表示装置。
前記ある１つのＴＦＴの前記ソース電極と前記走査信号線との間に生じる配線容量および当該ソース電極に接続している前記画素電極と前記走査信号線との間に生じる配線容量の和と、
前記別の１つのＴＦＴの前記ソース電極と前記走査信号線との間に生じる配線容量および当該ソース電極に接続している前記画素電極と前記走査信号線との間に生じる配線容量の和とが概ね等しいことを特徴とする請求項４に記載の表示装置。
前記ＴＦＴの前記ソース電極と前記画素電極とは、前記走査信号線と平面でみて重なる領域で接続していることを特徴とする請求項４または請求項５に記載の表示装置。
前記表示パネルは、２枚の基板の間に液晶を封入した液晶表示パネルであることを特徴とする請求項１乃至請求項６のいずれか１項に記載の表示装置。
絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、
前記複数本の走査信号線を形成する第１の工程と、
前記第１の工程で形成された前記複数本の走査信号線について、前記複数個のＴＦＴが配置される領域の近傍における幅を測定する第２の工程と、
前記第２の工程における測定結果に基づいて、前記ＴＦＴの半導体層を形成する位置、前記映像信号線および前記ＴＦＴの前記半導体層のドレイン領域に接続させるドレイン電極の寸法および形成する位置、前記ＴＦＴの前記半導体層のソース領域に接続させるソース電極の寸法及び形成する位置を決定する第３の工程と、
前記第２の工程の後、第１の絶縁層を形成する第４の工程と、
前記第４の工程の後、前記第３の工程で決定した位置に前記ＴＦＴの半導体層を形成する第５の工程と、
前記第５の工程の後、前記第３の工程で決定した位置に、前記第３の工程で決定した寸法の前記映像信号線および前記ドレイン電極ならびに前記ソース電極を形成する第６の工程と、
前記第６の工程の後、第２の絶縁層を形成する第７の工程と、
前記第７の工程の後、前記ソース電極に接続する画素電極を形成する第８の工程とを有し、
前記第３の工程は、前記走査信号線の幅によらず、各ＴＦＴの前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が等しくなり、かつ、各ＴＦＴのチャネル幅およびチャネル長が等しくなるように、前記ドレイン電極および前記ソース電極の寸法および形成する位置を決定することを特徴とする表示装置の製造方法。
絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、
前記複数本の走査信号線を形成する第１の工程と、
前記第１の工程の後、第１の絶縁層を形成する第２の工程と、
前記第２の工程の後、前記ＴＦＴの半導体層を形成する第３の工程と、
前記第３の工程の後、前記走査信号線の端から前記半導体層までの距離を測定する第４の工程と、
前記第４の工程における測定結果に基づいて、前記ＴＦＴの前記半導体層のソース領域に接続されるソース電極の寸法を決定する第５の工程と、
前記第４の工程および前記第５の工程の後、前記第５の工程で決定した寸法のソース電極および前記複数本の映像信号線ならびに前記ＴＦＴの前記半導体層のドレイン領域に接続するドレイン電極を形成する第６の工程と、
前記第６の工程の後、第２の絶縁層を形成する第７の工程と、
前記第７の工程の後、前記ソース電極に接続する前記画素電極を形成する第８の工程とを有し、
前記第５の工程は、前記各ソース電極のうちの、前記半導体層のソース領域に接する部分と前記画素電極を接続させる部分との間に、前記走査信号線と平面でみて重なり、かつ、前記半導体層のソース領域に接する部分と前記画素電極を接続させる部分とを結ぶ当該ソース電極の延在方向から分岐した部分を設け、
前記走査信号線の端から前記半導体層までの距離が長い場合は、前記分岐した部分の面積を狭くし、前記走査信号線の端から前記半導体層までの距離が短い場合は前記分岐した部分の面積を広くすることで、各ソース電極と走査信号線とが平面でみて重なる領域の面積が等しくなるように、前記ソース電極の寸法を決定することを特徴とする表示装置の製造方法。
絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを形成する表示装置の製造方法であって、
前記複数本の走査信号線を形成する第１の工程と、
前記第１の工程の後、第１の絶縁層を形成する第２の工程と、
前記第２の工程の後、前記ＴＦＴの半導体層を形成する第３の工程と、
前記第３の工程の後、前記複数本の映像信号線と、前記ＴＦＴの前記半導体層のドレイン領域および前記映像信号線に接続されるドレイン電極と、前記ＴＦＴの前記半導体層のソース領域に接続されるソース電極とを形成する第４の工程と、
前記第４の工程の後、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積を測定する第５の工程と、
前記第５の工程における測定結果に基づいて、前記ソース電極に接続される画素電極の、当該画素電極に接続される前記ソース電極を有するＴＦＴのゲートが接続している走査信号線と平面で重なる領域の寸法を決定する第６の工程と、
前記第５の工程および第６の工程の後、第２の絶縁層を形成する第７の工程と、
前記第７の工程の後、前記第６の工程で決定した寸法の画素電極を形成する第８の工程とを有し、
前記第６の工程は、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が広い場合は、当該ソース電極に接続される画素電極と前記走査信号線とが平面でみて重なる領域の面積を狭くし、前記ソース電極と前記走査信号線とが平面でみて重なる領域の面積が狭い場合は、当該ソース電極に接続される画素電極と前記走査信号線とが平面でみて重なる領域の面積を広くするように前記画素電極の寸法を決定することを特徴とする表示装置の製造方法。