JP2008160596A - Ａｄシステム - Google Patents

Abstract

【課題】立ち上がり時間を改善するＡＤシステムを提供すること。
【解決手段】ＡＤシステム１００は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器１１３と、デジタル信号に含まれる直流オフセット成分及び折り返し雑音成分を除去するデジタルＢＰＦ１１４と、ＡＤシステムの基本クロックに周波数追従するＰＬＬ回路１２２と、ＰＬＬ回路１２２から出力されるクロックに基づいて、Ａ／Ｄ変換器１１３及びデジタルＢＰＦ１１４を同位相で動作させるクロックを生成するクロック生成回路１２１と、ＡＤシステムの立ち上がり時に所定時間だけＰＬＬ回路１２２のＶＣＯ２０３の入力電圧Ｖｉｎ１に強制的に電圧Ｖ１１を印加するチャージ回路１３０とを備え、ＡＤシステム１００の立ち上がり時に、ＰＬＬ回路１２２のコンデンサ１２３を急速に充電する。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤ（Analog to Digital）システムに関する。

ＡＤ（Analog to Digital）システムとは、アナログ信号を離散時間でサンプリングし、さらに振幅情報の量子化を行ってデジタル信号へと変換する工程を実現するシステムを指す。ＡＤシステムでは、量子化により生じる量子化雑音、サンプリングによる折り返し雑音及び直流オフセット成分を除去するためにデジタルフィルタを用いるのが一般的である。

ＡＤシステムで用いられるデジタルフィルタの形態は、ローパスフィルタ（ＬＰＦ：Low Pass Filter）、ハイパスフィルタ（ＨＰＦ：High Pass Filter）、バンドパスフィルタ（ＢＰＦ：Band Pass Filter）及びバンドリジェクションフィルタの４種類に大きく分類される。ＡＤシステムのデジタル出力中に直流オフセット成分を除去するために用いるデジタルフィルタは、ハイパスフィルタまたはバンドパスフィルタである。

ＡＤシステムを利用する回路に音声ＣＯＤＥＣ（COder-DECoder）回路がある。音声ＣＯＤＥＣ回路は、マイクから入力された音声アナログ信号をデジタル信号へ変換することを主な機能とする。

図９は、特許文献１に記載のＡＤシステムの要部構成を示すブロック図であり、音声ＣＯＤＥＣ回路に用いられるＡＤシステムである。

図９において、ＡＤシステム１０は、入力のアナログ信号１１から、サンプリングにより生じる折り返し雑音をあらかじめ除去するアナログローパスフィルタ（ＬＰＦ）１２と、ＬＰＦ１２の出力信号を標本化周波数ｆｓの整数（Ｎ）倍のサンプリングレート（Ｎ×ｆｓ）で標本化・保持するサンプル・ホールド（Ｓ／Ｈ：Sample Hold）回路１３と、Ｓ／Ｈ回路１３の出力信号のサンプリングレート（Ｎ×ｆｓ）で量子化及び符号化し、デジタル信号に変換するＡ／Ｄ（Analog to Digital）変換器１４と、Ａ／Ｄ変換器１４の出力信号中に含まれる直流オフセット成分及び折り返し雑音成分を取り除くデジタルバンドパスフィルタ（ＢＰＦ）１５と、デジタルＢＰＦ１５の出力においてサンプル値の間引きを行い標本化周波数に相当するサンプリングレート（ｆｓ）に戻し、デジタル信号１８を出力するサンプリングレート変換回路１６と、Ｓ／Ｈ回路１３、Ａ／Ｄ変換器１４、デジタルＢＰＦ１５及びサンプリングレート変換回路１６を同位相で動作させるクロックを生成するタイミング発生回路１７とを備えて構成される。

サンプリングレート変換回路１６の出力信号１８は、デジタル信号出力インターフェース（Ｉ／Ｆ：Inter Face）を通過し、システム外部へ出力されるのが一般的である。
実開昭６３−１１３２５６号公報

ＡＤシステムにあっては、音声系に対応するためＢＰＦのＨＰＦ側のカットオフ周波数を２０Ｈｚ以下とする場合が発生する。その場合、時定数の関係でフィルタの応答が非常に遅くなり、従来技術では直流オフセット成分除去に要する時間が非常に長くなってしまう。

カットオフ周波数が低いほどＨＰＦの応答が遅くなることを示す例として、図１０にＡＤシステム１０のデジタルＢＰＦ１５のＨＰＦ側のインパルス応答例を示す。横軸は時間ｔを示し、縦軸には振幅“１”のインパルスに対する応答の振幅を示す。また、同図中、インパルス応答２１の安定する時間をＴ２１、インパルス応答２２の安定する時間をＴ２２で示す。インパルス応答２１のＨＰＦはインパルス応答２２のＨＰＦより低いカットオフ周波数を持っている。図１０に示されるように、インパルス応答２１のＨＰＦはインパルス応答２２のＨＰＦに比べ応答が遅い。

すなわち、従来技術では、２０Ｈｚ以下のような低いカットオフ周波数を持つデジタルフィルタを備える場合、ＡＤシステムの立ち上がりが遅くなるという問題がある。特に、通信系に使用する場合、立ち上がりの時間の遅さが致命傷となる。

本発明はかかる点に鑑みてなされたものであり、立ち上がり時間を改善するＡＤシステムを提供することを目的とする。

かかる課題を解決するため、本発明に係るＡＤシステムは、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記デジタル信号に含まれる直流オフセット成分及び折り返し雑音成分を除去するデジタルバンドパスフィルタと、基本クロックに周波数追従するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロックを基に、前記Ａ／Ｄ変換器及び前記デジタルバンドパスフィルタを同位相で動作させるクロックを生成するクロック生成回路と、システム立ち上がり時に、初期状態から所定時間だけ前記ＰＬＬ回路の電圧制御発振器の入力に強制的に所定電圧を印加するチャージ回路とを備える構成を採る。

本発明によれば、ＡＤシステムの立ち上がり時に、ＰＬＬ回路内のコンデンサが急速に充電され、ＰＬＬ回路が速やかに安定し、ＰＬＬ回路から供給を受けるクロック生成回路は周波数が安定したサンプリングレートを速やかに各部に出力する。各部は、このサンプリングレートを用いて動作するので、直流オフセット成分除去に要する時間が短縮され、ＡＤシステムの立ち上がり時間が改善する。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るＡＤシステムの要部構成を示すブロック図である。本実施の形態は、音声ＣＯＤＥＣ回路に用いられるＡＤシステムに適用した例である。

図１において、ＡＤシステム１００は、ＬＰＦ（Low Pass Filter）１１１、サンプル・ホールド（Ｓ／Ｈ）回路１１２、Ａ／Ｄ変換器１１３、デジタルバンドパスフィルタ（ＢＰＦ）１１４、サンプリングレート変換回路１１５、デジタル信号出力インターフェース（Ｉ／Ｆ）１１６、タイミング発生回路１２０、チャージ回路１３０、及び電圧モニタ回路１４０を備えて構成される。

ＬＰＦ１１１は、サンプリングにより生じる折り返し雑音の発生を防止する。ＬＰＦ１１１は、入力アナログ信号１０１に対し帯域制限を施し、Ｓ／Ｈ回路１１２のサンプリングレートの１／２以上の周波数成分をあらかじめ除去し、帯域制限後のアナログ信号をＳ／Ｈ回路１１２に出力する。

Ｓ／Ｈ回路１１２は、ＬＰＦ１１１の出力信号を標本化周波数ｆｓの整数倍のサンプリングレート（Ｎ×ｆｓ）で標本化・保持する。Ｓ／Ｈ回路１１２は、標本化後のアナログ信号をＡ／Ｄ変換器１１３に出力する。

Ａ／Ｄ変換器１１３は、標本化後のアナログ信号をＳ／Ｈ回路１１２のサンプリングレート（Ｎ×ｆｓ）に等しいサンプリングレートで量子化及び符号化によりデジタル信号に変換し、変換後のデジタル信号をデジタルＢＰＦ１１４に出力する。

デジタルＢＰＦ１１４は、Ａ／Ｄ変換器１１３の出力信号中に含まれる直流オフセット成分及び折り返し雑音成分を取り除く。デジタルＢＰＦ１１４は、Ａ／Ｄ変換後のデジタル信号に対し帯域制限を施し、帯域制限後のデジタル信号をサンプリングレート変換回路１１５に出力する。

サンプリングレート変換回路１１５は、帯域制限後のデジタル信号のサンプル値を間引き、標本化周波数に相当するサンプリングレート（ｆｓ）に戻し、サンプル値を間引いた後のデジタル信号１０６をデジタル信号出力Ｉ／Ｆ１１６に出力する。

デジタル信号出力Ｉ／Ｆ１１６は、間引き後のデジタル信号１０６をＡＤシステム１００の外部へ出力する。

タイミング発生回路１２０は、Ｓ／Ｈ回路１１２、Ａ／Ｄ変換器１１３、デジタルＢＰＦ１１４及びサンプリングレート変換回路１１５を同位相で動作させるクロックを生成する回路であり、クロック生成回路１２１と、ＰＬＬ（Phase Lock Loop）１２２と、コンデンサ１２３とを備えて構成される。

クロック生成回路１２１は、ＰＬＬ回路１２２からのクロック１０７の供給を受けて、Ｓ／Ｈ回路１１２、Ａ／Ｄ変換器１１３、デジタルＢＰＦ１１４及びサンプリングレート変換回路１１５を同位相で動作させるクロックを生成し、生成したクロックをＳ／Ｈ回路１１２、Ａ／Ｄ変換器１１３、デジタルＢＰＦ１１４及びサンプリングレート変換回路１１５に出力する。

ＰＬＬ回路１２２は、ＡＤシステム１００のＣＰＵクロックから供給される基本クロック１０３と、ＰＬＬ回路１２２内部のＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の入力電圧Ｖｉｎ１とに基づいてクロック１０７を生成する。ＰＬＬ回路１２２は、後述する位相検出器、ＬＰＦ及び電圧制御発振器（ＶＣＯ）から構成され、基本クロック１０３とクロック１０７間の位相差を比較して誤差信号を検出し、コンデンサ１２３から成るＬＰＦで誤差信号の高周波成分を除去し得られる誤差電圧でＶＣＯを制御して同期状態（「ロック動作」ともいう）に引き込み、基本クロック１０３に周波数追従する。ＰＬＬ回路１２２は、ＬＰＦを構成するコンデンサ１２３を有し、図１では、ＰＬＬ回路１２２の外部に図示されている。

コンデンサ１２３は、ＡＤシステム１００の立ち上がり時にチャージ回路１３０から出力される電圧に基づいて充放電を行い、ＰＬＬ回路１２２内部のＶＣＯの入力電圧Ｖｉｎ１を決定する。

チャージ回路１３０は、ＡＤシステム１００の立ち上がり時に所定時間だけ、ＰＬＬロック動作時の入力電圧Ｖ１２よりも高い電圧Ｖ１１を入力電圧Ｖｉｎ１に強制的に印加し、コンデンサ１２３を急速に充電する。

チャージ回路１３０は、トライステートバッファ１３１、及び制御回路１３２を備えて構成される。

トライステートバッファ１３１は、ハイインピーダンス状態を持つスイッチであり、入力電圧Ｖｉｎ１に強制的に与える電圧Ｖ１１のＯＮ／ＯＦＦを行う。ここでは、トライステートバッファ１３１は、制御回路１３２から出力される制御信号１０８に応じて、入力電圧Ｖｉｎ１に電圧Ｖ１１を強制的に与える。

制御回路１３２は、トライステートバッファ１３１の制御及びデジタル信号出力Ｉ／Ｆ１１６の出力制御を行う。

チャージ回路１３０の出力制御には、必ずしもトライステートバッファを用いる必要はなく、スイッチの機能を有するものであればよい。また、制御回路１３２は、チャージ回路１３０の内部にある必要はなく、別構成としてもよい。

電圧モニタ回路１４０は、入力電圧Ｖｉｎ１をモニタし、モニタ結果１１０を制御回路１３２に出力する。

図２は、タイミング発生回路１２０の内部構成を示すブロック図であり、チャージポンプ型ＰＬＬを備えて構成される例である。

図２において、ＰＬＬ回路１２２は、周波数・位相比較器２０１、チャージポンプ２０２、ＶＣＯ２０３、及び分周器２０４を備えて構成される。

周波数・位相比較器２０１は、基本クロック１０３の周波数及び位相と分周器２０４から出力される分周後のクロック２１１の周波数及び位相との比較を行い、比較結果である誤差信号をチャージポンプ２０２に出力する。

チャージポンプ２０２は、比較結果である誤差信号に基づいて、コンデンサ１２３を充電又は放電させて、ＶＣＯ２０３に出力される制御信号の入力電圧Ｖｉｎ１（以下「ＶＣＯ入力電圧Ｖｉｎ１」ともいう）を調整する。

ＶＣＯ２０３は、ＶＣＯ入力電圧Ｖｉｎ１に基づいてクロック１０７を生成し、クロック１０７を分周器２０４及びクロック生成回路１２１に出力する。

以下、上述のように構成されたＡＤシステム１００の動作について説明する。

図３は、ＡＤシステム１００の動作を示すタイミング図であり、各処理部の入出力信号の電圧状態を示す。

図３において、Ｔ１１は、ＡＤシステムパワーオン信号１０４が“Ｌ”から“Ｈ”となる時間、Ｔ１２は、直流オフセット成分除去が完了したとみなせる時間、Ｔ１３は、ＰＬＬ回路１２２がロックする時間である。Ｔ１１〜Ｔ１３間には、Ｔ１３＞Ｔ１２＞Ｔ１１＞０の関係がある。時間０−Ｔ１１間は、ＡＤシステムのパワーオフ期間、時間Ｔ１１−Ｔ１２間は、ＡＤシステムの立ち上がり動作期間、時間Ｔ１２−Ｔ１３間は、ＰＬＬロック動作期間となる。

Ｖ１２は、ＰＬＬロック動作時のＶＣＯ入力電圧Ｖｉｎ１で、ＰＬＬロック時動作時にＶＣＯ２０３に出力される電圧である。ＰＬＬロック動作時の入力電圧Ｖ１２と、ＡＤシステム立ち上がり時に所定時間だけＶｉｎ１に印可される電圧Ｖ１１との間には、Ｖ１１＞Ｖ１２＞０の関係がある。図３中のその他の符号は図１及び図２中の符号に対応している。

初期状態では、ＡＤシステムパワーオン信号１０４は“Ｌ”である。Ｔ１１でＡＤシステムパワーオン信号１０４が“Ｈ”となり制御回路１３２に入力されると、制御回路１３２は制御信号１０８を“Ｈ”とし（図３ａ．参照）、トライステートバッファ１３１はＶ１１を出力する（図３ｂ．参照）。

トライステートバッファ１３１から電圧Ｖ１１がＶｉｎ１に出力されることにより、ＶＣＯ入力電圧Ｖｉｎ１が周波数・位相比較器２０１の位相比較の結果とは無関係に、ＰＬＬロック動作時の入力電圧Ｖ１２より高い電圧Ｖ１１に制御され、コンデンサ１２３が急速充電される。初期状態では、コンデンサ１２３がまだ十分に充電されていないので、ＶＣＯ２０３に出力される誤差電圧が小さく、ＰＬＬ回路１２２が初期状態から同期状態に引き込まれるまでに時間がかかる。本実施の形態では、初期状態において、周波数・位相比較器２０１の位相比較の結果とは関係なく、ＰＬＬ回路１２２ロック動作時の誤差電圧Ｖ１２より高い電圧Ｖ１１がＶＣＯ２０３の入力に印加される結果、ＰＬＬ回路１２２が速やかに安定する。速やかに安定したＰＬＬ回路１２２からのクロック１０７の供給を受けて、クロック生成回路１２１も安定したクロックを速やかに生成し、クロック生成回路１２１から周波数が安定したサンプリングレートが各部に速やかに出力され、直流オフセット成分除去に要する時間が短縮される。

制御回路１３２は、早回し時のデジタル信号１０６が外部に出力されることを防ぐため、ＡＤシステムパワーオン信号１０４が“Ｈ”となったと同時に、デジタル信号出力Ｉ／Ｆ１１６にてデジタル信号１０２の出力をゲートする制御信号１０９を“Ｈ”とする（図３ｃ．参照）。また、制御回路１３２は、カウンタを備え、カウンタ値が、レジスタ値１０５により設定された時間Ｔ１２になると、制御信号１０８を“Ｌ”とし（図３ｄ．参照）、チャージ回路１３０の出力をハイインピーダンスとする。

その後、ＰＬＬ回路１２２は、通常のＰＬＬロック動作を行い、コンデンサ１２３が放電される。ＶＣＯ入力電圧Ｖｉｎ１は、図３ｅ．に示すようにアナログ的な滑らかな変化を伴うため、ＡＤシステム１００のデジタル回路の内部状態が異常になることはない。

電圧モニタ回路１４０は、ＶＣＯ入力電圧Ｖｉｎ１をモニタし、ＰＬＬ回路１２２が通常動作時の周波数のクロックを出力するとみなせる電圧値となったことを時間Ｔ１３で検知し、制御信号１１０を“Ｈ”とする（図３ｆ．参照）。

制御回路１３２は、制御信号１１０を受け取り、デジタル信号１０６の出力タイミングを決定し、制御信号１０９を“Ｌ”とする（図３ｇ．参照）。デジタル信号出力Ｉ／Ｆ１１６は、制御信号１０９を受け取り、デジタル信号１０２がＡＤシステム１００の外部へ出力される。

図４は、デジタルＢＰＦ１１４のＨＰＦ側のインパルス応答例である。横軸は時間ｔを示し、縦軸は振幅“１”のインパルスに対する応答の振幅を示す。インパルス応答３０１は、Ｓ／Ｈ回路１１２と、Ａ／Ｄ変換器１１３と、デジタルＢＰＦ１１４とが通常クロック周波数で動作した時のデジタルＢＰＦ１１４のＨＰＦ側のインパルス応答の様子を示し、インパルス応答３０２はＳ／Ｈ回路１１２と、Ａ／Ｄ変換器１１３と、デジタルＢＰＦ１１４とが通常クロック周波数の２倍の周波数で動作した時のＨＰＦ側のインパルス応答の様子を示す。Ｔ３０１は、インパルス応答３０１の安定する時間を示し、Ｔ３０２は、インパルス応答３０２の安定する時間を示す。

すなわち、ＡＤシステム１００の立ち上がり時にチャージ回路１３０によりコンデンサ１２３をＰＬＬロック動作時の誤差電圧Ｖ１２より高い電位Ｖ１１まで充電することによって、デジタルＢＰＦ１１４の応答が速くなる。

以上のように、本実施の形態によれば、ＡＤシステム１００は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器１１３と、デジタル信号に含まれる直流オフセット成分及び折り返し雑音成分を除去するデジタルＢＰＦ１１４と、ＡＤシステムの基本クロックに周波数追従するＰＬＬ回路１２２と、ＰＬＬ回路１２２から出力されるクロックに基づいて、Ａ／Ｄ変換器１１３及びデジタルＢＰＦ１１４を同位相で動作させるクロックを生成するクロック生成回路１２１と、ＡＤシステムの立ち上がり時に所定時間だけＶＣＯ２０３の入力電圧Ｖｉｎ１に強制的に電圧Ｖ１１を印加するチャージ回路１３０とを備えるので、ＡＤシステム１００の立ち上がり時に、コンデンサ１２３が急速に充電され、ＰＬＬ回路１２２が速やかに安定し、ＰＬＬ回路１２２から供給を受けるクロック生成回路１２１は周波数が安定したサンプリングレートを速やかに各部に出力する。各部は、このサンプリングレートを用いて動作するので、直流オフセット成分除去に要する時間が短縮され、ＡＤシステム１００の立ち上がり時間が改善する。

また、所定時間経過後、トライステートバッファ１３１がＯＦＦして、タイミング発生回路１２０とチャージ回路１３０とが電気的に切り離され、ＶＣＯ入力電圧Ｖｉｎ１に電圧Ｖ１１が印加されなくなるので、コンデンサ１２３は放電を開始する。この放電により、図３ｅ．に示すようにＶＣＯ入力電圧Ｖｉｎ１はアナログ的な滑らかな変化となるので、ＡＤシステム１００のデジタル回路の内部状態が異常になることはなく、クロック生成回路１２１から出力されるクロックの周波数が通常周波数へ復帰する時にデジタル信号が異常になることを未然に防ぐことができる。

また、ＡＤシステム１００は、ＶＣＯ２０３の入力電圧Ｖｉｎ１をモニタする電圧モニタ回路１４０と、当該入力電圧Ｖｉｎ１に基づいてデジタル信号出力Ｉ／Ｆ１１６を制御する制御回路１３２とを備えることにより、入力電圧Ｖｉｎ１に強制的に電圧Ｖ１１が印可される結果、ＰＬＬロック動作時に出力される周波数より高い周波数のクロックに基づいて生成されたサンプリングレートで各部が動作する間及び通常動作復帰までの間のデジタル信号の出力を防止し、通常周波数へ復帰する間のデータの外部への出力を防ぐことができる。

なお、デジタルＢＰＦ１１４のＨＰＦ側の通常クロック時のインパルス応答は、インパルス応答３０１には限られず、フィルタの構成及びカットオフ周波数により変わる。また、ＡＤシステムの動作早回し時のクロック周波数は、通常クロック周波数の１倍より大きい値であればよく、２倍には限定されるものではない。

（実施の形態２）
図５は、本発明の実施の形態２に係るＡＤシステム４００の要部構成を示すブロック図である。本実施の形態の説明にあたり、図１と同一構成部分には同一符号を付して説明を省略する。

実施の形態１との相違点は、本実施の形態のＡＤシステム４００は、制御回路１３２内部にカウンタ及びカウンタ値設定信号の入力がない点、及び、シグナルグランド４１１とサンプリングレート変換回路１１５の出力１０６を比較することにより直流オフセット成分が除去されたことを検出するオフセットキャンセル検出回路４１０を備えることにある。

オフセットキャンセル検出回路４１０は、シグナルグランド（最終的に安定するオフセットが０の状態のデータ）４１１と現在のデータ１０６の値とを比較する。シグナルグランド４１１とデータ１０６はデジタル値であり、例えばデータが４ｂｉｔでシグナルグランド４１１が“００００”であるとする。データ１０６が“１０１０”，“０１０１”，“００１０”，“００００”と変化したとすると、データ１０６が“００００”となった時、シグナルグランド４１１との一致が検出され、オフセットがキャンセルされたと言える。オフセットキャンセル検出回路４１０は、シグナルグランド４１１と現在のデータ１０６の値が一致した場合に、制御信号４１２として“Ｈ”をチャージ回路１３０内部の制御回路１３２に出力する。

オフセットキャンセル検出回路４１０は、実施の形態１における制御回路１３２内のカウンタと同様にタイミング発生回路１２０の出力１０７のクロック周波数を一時的に高める期間を決定する。オフセットキャンセル検出回路４１０を用いることにより、実施の形態１で用いたカウンタが不要となるので、カウンタの面積が大きい場合、ＡＤシステム４００の面積の削減が可能となる。

以下、上述のように構成されたＡＤシステム４００の動作について説明する。

図６は、ＡＤシステム４００の動作を示すタイミング図であり、各処理部の入出力信号の電圧状態を示す。

図６において、Ｔ４１は、ＡＤシステムパワーオン信号１０４が“Ｌ”から“Ｈ”となる時間、Ｔ４２は、直流オフセット成分除去が完了したとみなせる時間、Ｔ４３は、ＰＬＬ回路１２２がロックする時間である。Ｔ４１〜Ｔ４３の間には、Ｔ４３＞Ｔ４２＞Ｔ４１＞０の関係がある。時間０−Ｔ４１間は、ＡＤシステムパワーオフ期間、時間Ｔ４１−Ｔ４２間はＡＤシステム立ち上がり動作期間、時間Ｔ４２−Ｔ４３間はＰＬＬロック動作期間となる。Ｖ１２は、ＰＬＬロック時のＶＣＯ入力電圧Ｖｉｎ１であり、ＰＬＬロック時動作時にＶＣＯ２０３に出力される電圧である。ＰＬＬロック動作時の入力電圧Ｖ１２と、ＡＤシステム立ち上がり時に所定時間だけＶｉｎ１に印可される電圧Ｖ１１との間には、Ｖ１１＞Ｖ１２＞０の関係がある。図６中のその他の符号は図５中の符号に対応している。

初期状態では、ＡＤシステムパワーオン信号１０４は“Ｌ”である。Ｔ４１でＡＤシステムパワーオン信号１０４が“Ｈ”となり制御回路１３２に入力されると、制御回路１３２は制御信号１０８を“Ｈ”とし（図６ａ．参照）、トライステートバッファ１３１はＶ１１を出力する（図６ｂ．参照）。

トライステートバッファ１３１から電圧Ｖ１１がＶｉｎ１に出力されることにより、ＶＣＯ入力電圧Ｖｉｎ１が周波数・位相比較器２０１の位相比較の結果とは無関係に、ＰＬＬロック動作時の入力電圧Ｖ１２より高い電圧Ｖ１１に制御され、コンデンサ１２３が急速充電され、実施の形態１と同様に、直流オフセット成分除去に要する時間が短縮される。

制御回路１３２は、早回し時のデジタル信号１０６が外部に出力されることを防ぐため、ＡＤシステムパワーオン信号１０４が“Ｈ”となったと同時に、デジタル信号出力Ｉ／Ｆ１１６にてデジタル信号１０２の出力をゲートする制御信号１０９を“Ｈ”とする（図６ｃ．参照）。

オフセットキャンセル検出回路４１０は、デジタル信号１０６とシグナルグランド４１１の比較を行い２つの信号が十分に近づきデジタル信号１０６の直流オフセット成分が除去されたと判断すると、制御信号４１２を“Ｈ”とする（図６ｄ．参照）。この時間をＴ４２する。制御回路１３２は制御信号４１２を受け取ると、制御信号１０８を“Ｌ”とし（図６ｅ．参照）、チャージ回路１３０の出力をハイインピーダンスとする。

その後、ＰＬＬ回路１２２は、通常のＰＬＬロック動作を行い、コンデンサ１２３が放電される。ＶＣＯ入力電圧Ｖｉｎ１は、図６ｆ．に示すようにアナログ的な滑らかな変化を伴うため、ＡＤシステム４００のデジタル回路の内部状態が異常になることはない。

電圧モニタ回路１４０は、ＶＣＯ入力電圧Ｖｉｎ１をモニタし、ＰＬＬ回路１２２が通常動作時の周波数のクロックを出力するとみなせる電圧値となったことを時間Ｔ４３で検知し、制御信号１１０を“Ｈ”とする（図６ｇ．参照）。

制御回路１３２は、制御信号１１０を受け取り、デジタル信号１０６の出力タイミングを決定し、制御信号１０９を“Ｌ”とする（図６ｈ．参照）。デジタル信号出力Ｉ／Ｆ１１６は、制御信号１０９を受け取り、デジタル信号１０２がＡＤシステム４００の外部へ出力される。

このとき、デジタルフィルタ１１４のＨＰＦ側のインパルス応答は、図４に示すインパルス応答例と同様となる。

以上のように、本実施の形態によれば、実施の形態１と同様に、ＡＤシステムの立ち上がり時に所定時間だけＶＣＯ２０３の入力電圧Ｖｉｎ１に強制的に電圧Ｖ１１を印加するので、この結果、直流オフセット成分除去に要する時間が短縮され、ＡＤシステム４００の立ち上がり時間が改善する。また、実施の形態１と同様に、ＶＣＯ入力電圧Ｖｉｎ１はアナログ的な滑らかな変化となるので、ＡＤシステム４００のデジタル回路の内部状態が異常になることはなく、クロック生成回路１２１から出力されるクロックの周波数が通常周波数へ復帰する時にデジタル信号が異常になることを未然に防ぐことができる。通常周波数へ復帰する間のデータの外部への出力を防ぐことができる。

さらに、ＡＤシステム４００は、サンプリングレート変換回路１１５の出力であるデジタル信号１０６とシグナルグランド４１１との比較を行うオフセットキャンセル検出回路４１０を備え、デジタル信号１０６とシグナルグランド４１１との比較を行い２つの信号が十分に近づきデジタル信号１０６の直流オフセット成分が除去されたと判断されるまでの時間、ＶＣＯ２０３の入力電圧Ｖｉｎ１に電圧Ｖ１１を印可するので、実施の形態１と異なりカウンタが不要となり、この結果、オフセットキャンセルに時間がかかるような場合にも、カウンタの面積が大きくなり回路規模が増大するのを回避することができる。

（実施の形態３）
図７は、本発明の実施の形態３に係るＡＤシステム５００の要部構成を示すブロック図である。本実施の形態の説明にあたり、図５と同一構成部分には同一符号を付して説明を省略する。

実施の形態２との相違点は、本実施の形態のＡＤシステム５００は、サンプリングレート変換回路１１５の出力１０６を遅延させる遅延器５１０と、オフセットキャンセル検出回路４１０に代え、遅延器５１０の出力５１１とサンプリングレート変換回路１１５の出力１０６とを比較することにより直流オフセット成分が除去されたことを検出するオフセットキャンセル検出回路５２０とを備えることにある。

オフセットキャンセル検出回路５２０は、遅延器５１０の出力５１１と現在のデータ１０６とを比較する。シグナルグランド（最終的に安定するオフセットが０の状態のデータ）とデータ１０６はデジタル値であり、例えばデータが４ｂｉｔでシグナルグランドが“００１０”であるとする。データ１０６が“１０１０”、“０１０１”、“００１０”、”００１０”と変化したとし、遅延器５１０の出力５１１が現在の値”００１０”の一つ手前の”００１０”である場合、両データが一致したことが検出される。タイミングの異なるデータが一致した場合、データが安定したと言える。すなわち、オフセットがキャンセルされたと言える。オフセットキャンセル検出回路５２０は、遅延器５１０の出力５１１と現在のデータ１０６の値が一致した場合に、制御信号５２１として“Ｈ”をチャージ回路１３０内部の制御回路１３２に出力する。

オフセットキャンセル検出回路５２０は、実施の形態１における制御回路１３２内のカウンタと同様に、ＰＬＬ回路１２２の出力１０７のクロック周波数を一時的に高める期間を決定する。実施の形態２に係るオフセットキャンセル検出回路４１０は、オフセットキャンセル後のデータ値が自明である場合に適応できるのに対し、本実施の形態に係るオフセットキャンセル検出回路５２０は、オフセットキャンセル後のデータ値が自明でない場合でも適応することが可能である。

以下、上述のように構成されたＡＤシステム５００の動作について説明する。

図８は、ＡＤシステム５００の動作を示すタイミング図であり、各処理部の入出力信号の電圧状態を示す。

図８において、Ｔ５１は、ＡＤシステムパワーオン信号１０４が“Ｌ”から“Ｈ”となる時間、Ｔ５２は、直流オフセット成分除去が完了したとみなせる時間、Ｔ５３は、ＰＬＬ回路１２２がロックする時間である。Ｔ５１〜Ｔ５３の間には、Ｔ５３＞Ｔ５２＞Ｔ５１＞０の関係がある。時間０−Ｔ５１間は、ＡＤシステムパワーオフ期間、時間Ｔ５１−Ｔ５２間はＡＤシステム立ち上がり動作期間、時間Ｔ５２−Ｔ５３間はＰＬＬロック動作期間となる。Ｖ１２は、ＰＬＬロック時のＶＣＯ入力電圧Ｖｉｎ１であり、ＰＬＬロック時動作時にＶＣＯ２０３に出力される電圧である。ＰＬＬロック動作時の入力電圧Ｖ１２と、ＡＤシステム立ち上がり時に所定時間だけＶｉｎ１に印可される電圧Ｖ１１との間には、Ｖ１１＞Ｖ１２＞０の関係がある。図８中のその他の符号は図７中の符号に対応している。

初期状態ではＡＤシステムパワーオン信号１０４は “Ｌ”である。Ｔ５１でＡＤシステムパワーオン信号１０４が“Ｈ”となり制御回路１３２に入力されると、制御回路１３２は制御信号１０８を“Ｈ”とし（図８ａ．参照）、トライステートバッファ１３１はＶ１１を出力する（図８ｂ．参照）。

トライステートバッファ１３１から電圧Ｖ１１がＶｉｎ１に出力されることにより、ＶＣＯ入力電圧Ｖｉｎ１が周波数・位相比較器２０１の位相比較の結果とは無関係に、ＰＬＬロック動作時の入力電圧Ｖ１２より高い電圧Ｖ１１に制御され、コンデンサ１２３が急速充電され、実施の形態１及び実施の形態２と同様に、直流オフセット成分除去に要する時間が短縮される。

制御回路１３２は、早回し時のデジタル信号１０６が外部に出力されることを防ぐため、ＡＤシステムパワーオン信号１０４が“Ｈ”となったと同時に、デジタル信号出力Ｉ／Ｆ１１６にてデジタル信号１０２の出力をゲートする制御信号１０９を“Ｈ”とする（図８ｃ．参照）。

オフセットキャンセル検出回路５２０は、デジタル信号１０６と遅延器５１０の出力５１１の比較を行い、デジタル信号１０６の変化が十分小さくなり、デジタル信号１０６の直流オフセット成分が除去されたと判断すると、制御信号５２１を“Ｈ”とする（図８ｄ．参照）。この時間をＴ５２する。制御回路１３２は制御信号５２１を受け取ると、制御信号１０８を“Ｌ”とし（図８ｅ．参照）、チャージ回路１３０の出力をハイインピーダンスとする。

その後、ＰＬＬ回路１２２は、通常のＰＬＬロック動作を行い、コンデンサ１２３が放電される。ＶＣＯ入力電圧Ｖｉｎ１は、図８ｆ．に示すようにアナログ的な滑らかな変化を伴うため、ＡＤシステム５００のデジタル回路の内部状態が異常になることはない。

電圧モニタ回路１４０は、ＶＣＯ入力電圧Ｖｉｎ１をモニタし、ＰＬＬ回路１２２が通常動作時の周波数のクロックを出力するとみなせる電圧値となったことを時間Ｔ５３で検知し、制御信号１１０を“Ｈ”とする（図８ｇ．参照）。

制御回路１３２は、制御信号１１０を受け取り、デジタル信号１０６の出力タイミングを決定し、制御信号１０９を“Ｌ”とする（図６ｈ．参照）。デジタル信号出力Ｉ／Ｆ１１６は、制御信号１０９を受け取り、デジタル信号１０２がＡＤシステム５００の外部へ出力される。

このとき、デジタルＢＰＦ１１４ＨＰＦ側のインパルス応答は、図４に示すインパルス応答例と同様である。

以上のように、本実施の形態によれば、実施の形態１及び実施の形態２と同様に、ＡＤシステムの立ち上がり時に所定時間だけＶＣＯ２０３の入力電圧Ｖｉｎ１に強制的に電圧Ｖ１１を印加するので、この結果、直流オフセット成分除去に要する時間が短縮され、ＡＤシステム５００の立ち上がり時間が改善する。また、実施の形態１及び実施の形態２と同様に、ＶＣＯ入力電圧Ｖｉｎ１はアナログ的な滑らかな変化となるので、ＡＤシステム５００のデジタル回路の内部状態が異常になることはなく、クロック生成回路１２１から出力されるクロックの周波数が通常周波数へ復帰する時にデジタル信号が異常になることを未然に防ぐことができる。通常周波数へ復帰する間のデータの外部への出力を防ぐことができる。

さらに、実施の形態２では、オフセットキャンセル検出回路４１０は、オフセットキャンセル後のデータ値が自明である場合にのみ適応できるのに対し、本実施の形態では、サンプリングレート変換回路１１５の出力１０６を遅延する遅延器５１０を備え、オフセットキャンセル検出回路５２０は、データ信号１０６と遅延器５１０の出力５１１とを比較し、両者が一致した場合にオフセットがキャンセルされたと判断するので、オフセットキャンセル後のデータ値が自明でない場合でも適応することができる。

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。

また、ＡＤシステムは音声ＣＯＤＥＣ回路に限らず、他のアナログ信号をデジタル信号に変換するＡＤシステムにおいても有用であることは言うまでもない。また、トライステートバッファは、スイッチング動作を行う素子であればどのようなスイッチ素子であってもよい。

さらに、上記ＡＤシステムを構成する各回路部、例えばＡ／Ｄ変換器の段数、そのビット数及び接続方法などは特に限定されない。

また、上記各実施の形態では、ＡＤシステムという名称を用いたが、これは説明の便宜上であり、Ａ／Ｄ変換回路、Ａ／Ｄ変換処理装置等でもよいことは勿論である。

本発明のＡＤシステムは、立ち上がり時間を改善することができ、例えば、低い周波数成分の信号処理を行う音声ＣＯＤＥＣ回路に用いられるＡＤシステムなどに有用である。

本発明の実施の形態１に係るＡＤシステムの要部構成を示すブロック図 実施の形態１に係るタイミング発生回路の内部構成を示すブロック図 実施の形態１に係るＡＤシステムの動作を示すタイミング図 デジタルＢＰＦのＨＰＦ側のインパルス応答例を示す図 本発明の実施の形態２に係るＡＤシステムの要部構成を示すブロック図 実施の形態２に係るＡＤシステムの動作を示すタイミング図 本発明の実施の形態３に係るＡＤシステムの要部構成を示すブロック図 実施の形態３に係るＡＤシステムの動作を示すタイミング図 従来のＡＤシステムの要部構成を示すブロック図 従来のＡＤシステムが備えるデジタルフィルタのＨＰＦ側のインパルス応答例を示す図

符号の説明

１１１ ＬＰＦ
１１２ Ｓ／Ｈ回路
１１３ Ａ／Ｄ変換器
１１４ デジタルＢＰＦ
１１５ サンプリングレート変換回路
１１６ デジタル信号出力Ｉ／Ｆ
１２０ タイミング発生回路
１２１ クロック生成回路
１２２ ＰＬＬ回路
１２３ コンデンサ
１３０ チャージ回路
１３１ トライステートバッファ
１３２ 制御回路
１４０ 電圧モニタ回路
２０１ 周波数・位相比較器
２０２ チャージポンプ
２０３ ＶＣＯ
２０４ 分周器
４１０，５２０ オフセットキャンセル検出回路
５１０ 遅延器

Claims (6)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
   前記デジタル信号に含まれる直流オフセット成分及び折り返し雑音成分を除去するデジタルバンドパスフィルタと、
   基本クロックに周波数追従するＰＬＬ回路と、
   前記ＰＬＬ回路から出力されるクロックを基に、前記Ａ／Ｄ変換器及び前記デジタルバンドパスフィルタを同位相で動作させるクロックを生成するクロック生成回路と、
   システム立ち上がり時に、初期状態から所定時間だけ前記ＰＬＬ回路の電圧制御発振器の入力に強制的に所定電圧を印加するチャージ回路と
   を備えるＡＤシステム。
2. 前記チャージ回路は、システム立ち上がり時に、前記ＰＬＬ回路が前記基本クロックに周波数追従している場合に前記電圧制御発振器に入力される入力電位よりも高い電圧を、前記電圧制御発振器の入力に印加する
   請求項１に記載のＡＤシステム。
3. さらに、サンプリングにより生じる折り返し雑音に対応する周波数成分を除去するアナログローパスフィルタと、
   前記アナログローパスフィルタから出力されるアナログ信号を標本化周波数の整数倍のサンプリングレートで標本化・保持するサンプル・ホールド回路と、
   前記デジタルバンドパスフィルタの出力においてサンプル値の間引きを行い標本化周波数に相当するサンプリングレートに戻すサンプリングレート変換回路と、
   前記サンプリングレート変換回路の出力をＡＤシステム外部に出力するデジタル信号出力インターフェースとを備え、
   前記クロック生成回路は、前記サンプル・ホールド回路、Ａ／Ｄ変換器、デジタルフィルタおよびサンプリングレート変換回路を同位相で動作させるクロックを生成する
   請求項１に記載のＡＤシステム。
4. 前記電圧制御発振器の入力電圧をモニタする電圧モニタ回路と、
   前記電圧モニタ回路によりモニタされた電圧に基づいて、前記デジタル信号出力インターフェースを制御する制御回路とを備える
   請求項３に記載のＡＤシステム。
5. 前記サンプリングレート変換回路の出力とシグナルグランドとを比較するオフセットキャンセル検出回路と、
   前記オフセットキャンセル検出結果の比較結果に基づいて、システム立ち上がり時に、前記チャージ回路が、前記電圧制御発振器の入力に初期状態から強制的に電圧を印可する時間を制御する制御回路とを備える
   請求項３に記載のＡＤシステム。
6. 前記サンプリングレート変換回路の出力を遅延する遅延器と、
   前記サンプリングレート変換回路の出力と前記遅延器の出力とを比較するオフセットキャンセル検出回路と、
   前記オフセットキャンセル検出結果の比較結果に基づいて、システム立ち上がり時に、前記チャージ回路が、前記電圧制御発振器の入力に初期状態から強制的に電圧を印可する時間を制御する制御回路とを備える
   請求項３に記載のＡＤシステム。

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