JP2008151530A - 磁界検出用半導体集積回路 - Google Patents

Abstract

【課題】磁電変換素子の特性劣化などを検出できるようにする。
【解決手段】バスパー４にテスト電流Ｉ１が流されることによって検出部３ｂがホール素子２に生じる電圧を検出し、変動電圧ΔＶが所定の判定しきい値よりも大きいことを条件として「異常」と判定し、出力部３ｃが出力電圧を一定電圧とするため、異常が生じたときでも出力部３ｃがテスト結果を外部に出力することができ、たとえホール素子２の特性劣化等の問題が生じたとしても外部回路５に情報伝達することができる。
【選択図】図２

Description

本発明は、半導体チップ内に磁電変換素子を構成した磁界検出用半導体集積回路に関する。

例えばホール素子は、周知のように半導体のホール効果を利用して磁界を電気信号に変換する磁電変換素子として用いられる。尚、ホール素子による電流センサの一例が特許文献１に開示されている。この特許文献１に開示されている構成によれば、電流によって発生する磁界を検出する電流センサにおいて、電流中心からの距離が異なる位置に磁気抵抗素子を複数個設けている。
特開平７−２０９３３６号公報

磁電変換素子には電圧が印加されるため、磁電変換素子の断線、短絡などの故障については、外部から信号変化を検出することで故障検出可能であるものの、磁電変換素子の経時的な特性劣化、または、集積回路の特性が許容範囲から外れたとしても、この変化を半導体集積回路の外部から特定できないという問題を生じている。

本発明は、磁電変換素子の特性劣化などを検出できるようにした磁界検出用半導体集積回路を提供することを目的とする。

請求項１に係る発明によれば、導電パターンが磁電変換素子周辺に配設され当該導電パターンにテスト電流が流されることによって磁電変換素子に生じる電気信号を検出部により検出し、この検出された電気信号に基づいて出力部がテスト結果を外部に出力するため、磁電変換素子の特性劣化等の問題が生じたとしてもこの問題を半導体集積回路の外部から特定できるようになる。

請求項２に係る発明によれば、テスト電流を一定電流としているため、テスト電流を印加するタイミングを図って検出する必要なく磁電変換素子の特性劣化等の影響を認識しやすくなる。

請求項３に係る発明のように、電流印加回路が導電パターンにテスト電流を流すようにしても良い。この場合、電流印加タイミングを容易に調整できる。また、請求項４に係る発明のように、外部から導電パターンにテスト電流を流すようにしても良い。外部から導電パターンにテスト電流を流すことができれば導電パターンに対してより大電流を流すことができる。これにより、幅広い磁界印加範囲で磁界印加テストを実施できるようになる。

請求項５に係る発明によれば、多層構造の半導体チップ内の配線層によって導電パターンを構成しているため、磁電変換素子に対してテスト用の磁界をより近接して与えることができテスト精度をより向上できる。この場合、請求項６に係る発明のように、半導体チップ内の配線層をアルミ等の金属層及び／又は多結晶シリコン層によって構成すると良い。

請求項７に係る発明によれば、薄板状の磁電変換素子の周縁部脇に位置して半導体チップ内の層構造により導電パターンを構成しているため、磁電変換素子に対してテスト用の磁界をより近接して与えることができテスト精度をより向上できる。この場合、請求項８に係る発明のように、導電パターンを薄板状の磁電変換素子の周縁部に沿って形成すると良い。

請求項９に係る発明によれば、導電パターンを矩形枠型に形成しているため、半導体集積回路内に導電パターンを効率よく配置することができ、集積回路内のスペースを無駄なく有効活用できる。

請求項１７に係る発明によれば、リードフレームが導電パターンを構成しているため、例えば半導体の層構造で導電パターンを構成するのに比較して通電電流をより多く流すことができ、幅広い磁界印加範囲で磁界印加テストを実施できる。

(第１の実施形態）
以下、本発明の磁界検出用半導体集積回路を、ホール素子にテスト磁界を与えることによって自己診断（テスト）する機能を備えたホールＩＣに適用した第１の実施形態について図面を参照しながら説明する。

図１（ａ）および図１（ｂ）は、ホールＩＣ内のホール素子の周辺構造を縦断面図によって模式的に示しており、図２は、ホールＩＣ内の電気的構成をブロック図によって概略的に示している。

図２に示すように、ホールＩＣ１（磁界検出用半導体集積回路に相当）は、正方形もしくは矩形薄板状のホール素子２と、このホール素子２の周辺に配設されたＩＣ回路部３と、このＩＣ回路部３からテスト電流が印加可能に構成された導電パターンとしてのバスバー４とを備えて構成される。ホールＩＣ１は、外部回路５から電圧Ｖｃｃが与えられることによって動作する磁気センサ回路である。

ホール素子２は、周知のように半導体のホール効果を利用して磁界を電圧（電気信号）に変換する磁電変換素子であり、その構成材料としては、シリコン（Ｓｉ）半導体や、インジウム砒素（ＩｎＡｓ）、ガリウム砒素（ＧａＡｓ）等の化合物半導体等が用いられる。

図１（ａ）および図１（ｂ）は、ホール素子２およびバスパー４の配設関係の一例を模式的な縦断面図により示している。これらの図１（ａ）および図１（ｂ）に示すように、ホール素子２は、ホールＩＣ１を構成する絶縁層６の内部に埋込まれて構成されている。バスバー４は、ホール素子２の脇に離間して配設され、当該バスバー４の電流Ｉ１の経路がホール素子２の近隣位置に設けられている。

より具体的に詳述すれば、ホールＩＣ１を構成する半導体チップ内は多層構造で構成され、当該多層構造内の一層を用いてホール素子２が半導体材料により例えば薄板状に埋込まれると共に、そのホール素子２の周縁部脇の近隣に位置してバスパー４が埋込まれている。図１（ａ）、図１（ｂ）および図２に示すように、バスパー４がホール素子２の周縁部に沿って形成されていると良い。また図２に示すように、バスパー４は平面的には矩形枠型（コの字型）に形成されていると良い。

また図１（ａ）に示すように、ホール素子２とバスパー４は互いに異なる層に構成されていても良いし、図１（ｂ）に示すように、ホール素子２とバスパー４は同一層に構成されていても良い。

バスパー４は、ホールＩＣ１の多層構造内の一層内において例えば長尺な直線状のパターンによって平長板形状（薄板状）に構成されている。バスパー４は、例えば、アルミ等の金属層及び／又は不純物導入型の多結晶シリコンなどによる半導体層構造で構成されており、その厚さがサブミクロンオーダーで形成されているが、上述したようにホール素子２の近隣に配設されているため、一定のテスト電流Ｉ１（被測定電流）を流すことによって強いテスト磁界をホール素子２に与えることができる。

ＩＣ回路部３は、電流印加回路３ａ、検出部３ｂ、出力部３ｃなどの電気的機能ブロックに分割構成される。電流印加回路３ａは、外部回路５から電圧Ｖｃｃの供給を受けてバスパー４に対し所定の一定の電流Ｉ１をテスト電流として流すことを可能とした電流源を備えた周辺回路である。検出部３ｂは、ホール素子２に対して電気的に接続されており、ホール素子２に生じた電圧（電気信号）を検出する。出力部３ｃは、検出部３ｂの検出電圧に基づいてテスト結果を外部に出力するように構成されている。

ＩＣ回路部３には、電流印加回路３ａ、検出部３ｂ、出力部３ｃがテスト用に搭載されているため、これらの回路が互いに同期してテスト処理を行うことによってテスト電流を流すタイミングや検出タイミング、出力タイミングなどの連携を簡単に行うことができ、外部回路５に依存することなくホールＩＣ１単体での自己診断を容易に行うことができる。

図３は、このようなホールＩＣの使用形態を概略的に示している。
この図３に示すように、ホールＩＣ１は、ＳＩＰ（System in Package）化されており、外部に設けられた磁石７から磁界が与えられると、この磁界を磁気検知面２ａ（図１（ａ）および図１（ｂ）参照）にて検知し、ＩＣ回路部３の検出部３ｂおよび出力部３ｃを通じて外部回路５に対し測定結果を出力するように構成されている。

上記構成のテスト時の作用について図４および図５を参照しながら説明する。本実施形態に係るホールＩＣ１には、当該ホールＩＣ１の特性が許容範囲から外れたり経時的な特性劣化を生じることを想定し、内部で自己診断する機能が設けられている。図４は、ホールＩＣが単体でテストするときの自己診断動作をフローチャートにより概略的に示しており、図５は、検出結果に応じた出力電圧の時間変化を概略的に示している。

まず図５に示すように、テストを開始するときには電流印加回路３ａが所定のバイアス電流をバスバー４に印加する。検出部３ｂはこのときホール素子２に生じた電圧を検出し出力部３ｃの出力電圧ＯＵＴがある所定時間だけ一定の基準電圧Ｖ１となることを確認し、その上で外部から磁界が検出されていないと判断した上で診断開始する。

図４に示すように、電流印加回路３ａがバスバー４にテスト用の一定の所定電流Ｉ１を通電させる（ステップＳ１）。すると、ホール素子２には磁界に応じた電圧変動ΔＶを生じる。検出部３ｂはこの電圧変動ΔＶが所定範囲に収まっているか否かを判定する。電流印加回路３ａがテスト電流Ｉ１の電流値をある一定値に設定してバスバー４に電流Ｉ１を印加すると、ホール素子２が正常に動作している場合には磁界変化に対するホール素子２の検出電圧変化（感度）もある範囲内に収束する。したがって、電圧変動ΔＶが判定用しきい値以下であれば「正常」であると判定し（ステップＳ３：ＮＯ）、電圧変動ΔＶが判定用しきい値よりも大きいことを条件として「異常」であると判定する（ステップＳ３：ＹＥＳ）。ステップＳ３において「異常」と判定された場合には、出力電圧ＯＵＴを固定電圧Ｖ２として外部回路５に与えることで外部回路５に対して「異常」であることを情報伝達する。逆に「正常」である場合には、電圧Ｖ１に変動電圧ΔＶを加えた電圧Ｖ３を出力電圧ＯＵＴとして出力する。

本実施形態によれば、バスパー４にテスト電流Ｉ１が流されることによってホール素子２に生じる電圧を検出部３ｂにより検出し、変動電圧ΔＶが所定の判定しきい値よりも大きいことを条件として「異常」と判定し、出力電圧ＯＵＴを一定電圧Ｖ２とするため、異常が生じたときでも出力部３ｃが異常であるというテスト結果を外部に出力することができ、たとえホール素子２の特性劣化等の問題が生じたとしてもホールＩＣ１が単独で問題を検出することができ、この旨を外部回路５に対して情報伝達することができる。

テスト電流Ｉ１を一定電流としているため、検出部３ｂはテスト電流Ｉ１が印加されるタイミングを図って検出する必要がなくなりホール素子２の特性劣化等の影響を認識しやすい。電流印加回路３ａをホールＩＣ１内に備えているため、他の検出部３ｂや出力部３ｃと同期をとってテスト電流Ｉ１をバスバー４に印加することができ、タイミングを図って検出する必要がなくなりホール素子２の特性劣化等の影響を認識しやすい。

ホールＩＣ１内の多層構造の配線層によってバスバー４を構成しているため、ホール素子２に対してより近接して磁界を与えることができテスト精度をより向上できる。薄板状のホール素子２の周縁部脇に位置してバスバー４を構成しているため、ホール素子２に対してより近接して磁界を与えることができ、幅広い磁界印加範囲で磁界印加テストを実施できる。ホール素子２の周縁部に沿ってバスバー４を構成しているため、ホール素子２に対してより近接して磁界を与えることができ、幅広い磁界印加範囲で磁界印加テストを実施できる。また、従来構造に比較して部品点数を削減できるため筐体に対する搭載性を良化できる。

バスバー４を矩形枠型（コの字型）に構成しているため、ホールＩＣ１内にバスバー４を効率よく配置することができ、ホールＩＣ１による半導体チップ内のスペースを無駄なく有効活用でき、１枚の半導体ウェハから得られる半導体チップの製造個数も増すことができる。

特許文献１の構成では、測定電流が流れる導体と複数の磁気抵抗素子を設置することで複数のセンサを作成し、それぞれの出力を比較している。このため複数の磁気抵抗素子に対応して回路部も複数必要となる。本実施形態によれば、電流印加回路３ａ、検出部３ｂ、出力部３ｃをそれぞれ１つのみで構成しているため、回路を小規模化してホール素子２の特性劣化を検出することができ、ホールＩＣ１が単独で自己診断できる。

（第２の実施形態）
図６は、本発明の第２の実施形態の説明を示すもので、前述実施形態と異なるところは、外部から導電パターンにテスト電流を印加しているところにある。また、外部からリードフレームを介して導電パターンに印加しているところにある。前述実施形態と同一部分については同一符号を付して以下異なる部分のみ説明する。

図６は、ホールＩＣと外部回路の接続状態を模式的に示している。この図６に示すように、外部回路５に代わる外部回路１５は、ホールＩＣ１に代わるホールＩＣ１１に対してテスト電流Ｉ２を印加する機能を備えている。具体的には、ホールＩＣ１１の半導体パッケージにはリードフレーム１６が固着されており、バスバー４にはリードフレーム１６を通じて外部回路１５から電流を印加可能に構成されている。すなわち、外部回路１５からバスパー４にテスト電流を流すことができるように構成されている。

前述実施形態と同様に、バスパー４にテスト電流が流れるとホール素子２に磁界が与えられるが、検出部３ｂは、当該磁界によってホール素子２に生じる電圧（電気信号）を検出し、出力部３ｃはこの検出電圧に応じたテスト結果を外部回路１５に対して出力するようになっている。

本実施形態によれば、外部回路１５からテスト電流をバスバー４に印加可能になっているため、ホールＩＣ内部からバスバー４に電流を印加する構成に比較して、より大電流をホールＩＣ１１内に印加できるようになる。

（第３の実施形態）
図７は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、リードフレームによってテスト電流を印加するための導電パターンを構成しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。

図７は、ホールＩＣ１に代わるホールＩＣ１７の構成を模式的に示している。この図７に示すように、ＩＣ回路部３には、ワイヤボンディング等を介してリードフレーム１８が導電パターンとして接続されている。このリードフレーム１８は、半導体パッケージ内部に独立して構成され、リードフレーム１８に流れる電流Ｉ３の経路の周辺にホール素子２が配設されている。リードフレーム１８は、矩形状のホール素子２の周縁部に沿って矩形枠型（例えばコの字型）に配設されている。

リードフレーム１８は、その厚さが例えば数百μｍ〜数ｍｍの範囲であり、半導体の多層構造を用いて導電パターンを構成するのに比較して厚い。したがって、前述実施形態に比較してもリードフレーム１８に対して大きなテスト電流Ｉ３を流すことができ、ホール素子２に対して強いテスト磁界を印加できる。しかも、ホール素子２の周辺の近隣に配設されているため、強いテスト磁界を与えることができる。

本実施形態によれば、リードフレーム１８を使用しているため大電流を印加することができる。
また、外部回路１５からＩＣ回路部３に電圧を与え、ＩＣ回路部３がリードフレーム１８に対してテスト電流Ｉ３を流すため、リードフレーム１８に対して大きなテスト電流Ｉ３を流すことができ、ホール素子２に対して強いテスト磁界を与えることができる。これにより、幅広い範囲で磁界印加テストを実施できる。

（第４の実施形態）
図８は、本発明の第４の実施形態を示すもので、前述実施形態と異なるところは、外部からリードフレーム１８に直接電流を印加するように構成しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。

図８は、ホールＩＣ１に代わるホールＩＣ１９の構成を模式的に示している。この図８に示すように、外部回路１５は、リードフレーム１８に対して電流Ｉ４を印加可能に構成されている。すなわち外部回路１５は、リードフレーム１８に対して大きな電流Ｉ４を直接印加できるように構成されている。したがって、前述実施形態に比較してもリードフレーム１８に対して大きなテスト電流Ｉ４を流すことができ、ホール素子２に対して強いテスト磁界を与えることができる。これにより幅広い磁界印加範囲で磁界印加テストを実施できる。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
導電パターンとしてバスパー４を矩形枠型（コの字型）に構成した実施形態を示したが、これに代えて、Ｕ字型またはＣ字型に構成しても良いし、コイル状に構成しても良い。
ホールＩＣ１内部にコンデンサを設け、コンデンサの蓄電電圧によってテスト電流を印加するように構成しても良い。
磁電変換素子としてホール素子２を適用したが、その他、磁気抵抗効果（ＭＲＥ：Magneto Resistive Effect）素子、磁気インピーダンス（ＭＩ：Magneto Impedance）素子等を適用できる。

本発明の第１の実施形態について磁電変換素子とその周辺の縦断面を模式的に示す図 回路ブロックの電気的構成と磁電変換素子およびその周辺の配設状態を示す図 使用形態を模式的に示す斜視図 動作を概略的に示すフローチャート 出力電圧の変化を示す図 本発明の第２の実施形態を示す図２相当図 本発明の第３の実施形態を示す図２相当図 本発明の第４の実施形態を示す図２相当図

符号の説明

図面中、１、１１、１７、１９はホールＩＣ（磁界検出用半導体集積回路）、２はホール素子（磁電変換素子）、３ａは電流印加回路、３ｂは検出部、３ｃは出力部、４はバスバー（導電パターン）、５、１５は外部回路、１８はリードフレームを示す。

Claims (18)

1. 外部から与えられる磁界を検知し電気信号に変換する磁電変換素子を備えた磁界検出用半導体集積回路であって、
   前記磁電変換素子周辺に配設された導電パターンと、
   前記導電パターンにテスト電流が流されることによって前記磁電変換素子に生じる電気信号を検出する検出部と、
   この検出部により検出された電気信号に基づいてテスト結果を出力する出力部とを備えたことを特徴とする磁界検出用半導体集積回路。
2. 前記テスト電流は一定の電流であることを特徴とする請求項１記載の磁界検出用半導体集積回路。
3. 前記導電パターンにテスト電流を流す電流印加回路を備えたことを特徴とする請求項１または２記載の磁界検出用半導体集積回路。
4. 前記導電パターンに流すテスト電流が外部から印加可能に構成されていることを特徴とする請求項１または２記載の磁界検出用半導体集積回路。
5. 前記導電パターンは、多層構造の半導体チップ内の配線層により構成されていることを特徴とする請求項１ないし４の何れかに記載の磁界検出用半導体集積回路。
6. 前記半導体チップ内の配線層は、アルミ等の金属層及び／又は多結晶シリコン層によって構成されていることを特徴とする請求項５記載の磁界検出用半導体集積回路。
7. 前記磁電変換素子は、多層構造の半導体チップ内の所定層に対して薄板状に構成され、
   前記導電パターンは、前記薄板状の磁電変換素子の周縁部脇に位置して半導体チップ内の層構造により構成されていることを特徴とする請求項１ないし６の何れかに記載の磁界検出用半導体集積回路。
8. 前記導電パターンは、前記薄板状の磁電変換素子の周縁部に沿って形成されていることを特徴とする請求項７記載の磁界検出用半導体集積回路。
9. 前記導電パターンは、矩形枠型に形成されていることを特徴とする請求項１ないし８の何れかに記載の磁界検出用半導体集積回路。
10. 前記導電パターンは、Ｕ字型またはＣ字型に形成されていることを特徴とする請求項１ないし８の何れかに記載の磁界検出用半導体集積回路。
11. 前記導電パターンは、コイル状に構成されていることを特徴とする請求項１ないし８の何れかに記載の磁界検出用半導体集積回路。
12. 前記磁電変換素子は、多層構造の半導体チップ内の所定層に対して薄板状に構成され、
    前記導電パターンは、半導体チップ内において前記磁電変換素子と同一層に構成されていることを特徴とする請求項１ないし１１の何れかに記載の磁界検出用半導体集積回路。
13. 前記磁電変換素子は、多層構造の半導体チップ内の所定層に対して薄板状に構成され、
    前記導電パターンは、半導体チップ内において前記磁電変換素子と異なる層に構成されていることを特徴とする請求項１ないし１１の何れかに記載の磁界検出用半導体集積回路。
14. 前記磁電変換素子は、ホール素子であることを特徴とする請求項１ないし１３の何れかに記載の磁界検出用半導体集積回路。
15. 前記ホール素子は、その構成材料がシリコン（Ｓｉ）による半導体材料や、インジウム砒素（ＩｎＡｓ）、または、ガリウム砒素（ＧａＡｓ）による化合物半導体材料によって構成されていることを特徴とする請求項１４記載の磁界検出用半導体集積回路。
16. 前記磁電変換素子は、磁気抵抗効果（ＭＲＥ：Magneto Resistive Effect）素子、または、磁気インピーダンス（ＭＩ：Magneto Impedance）素子により構成されていることを特徴とする請求項１ないし１３の何れかに記載の磁界検出用半導体集積回路。
17. 半導体集積回路の内部配線としてリードフレームを備え、
    前記リードフレームが、前記導電パターンを構成していることを特徴とする請求項１ないし１６の何れかに記載の磁界検出用半導体集積回路。
18. 外部から蓄電するコンデンサを備え、
    前記蓄電されたコンデンサからテスト電流を印加可能に構成されていることを特徴とする請求項１ないし１７の何れかに記載の磁界検出用半導体集積回路。

Images