JP2008147588A - 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム - Google Patents

回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム Download PDF

Info

Publication number
JP2008147588A
JP2008147588A JP2006336141A JP2006336141A JP2008147588A JP 2008147588 A JP2008147588 A JP 2008147588A JP 2006336141 A JP2006336141 A JP 2006336141A JP 2006336141 A JP2006336141 A JP 2006336141A JP 2008147588 A JP2008147588 A JP 2008147588A
Authority
JP
Japan
Prior art keywords
space width
circuit pattern
data
bundle
shape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006336141A
Other languages
English (en)
Inventor
Tsunaichi Konishi
綱一 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2006336141A priority Critical patent/JP2008147588A/ja
Priority to US12/000,420 priority patent/US20080148202A1/en
Priority to CNA2007101995430A priority patent/CN101201875A/zh
Publication of JP2008147588A publication Critical patent/JP2008147588A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】突抜けが発生しないようにビアプラグを配置することのできる回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラムを提供する。
【解決手段】ビア束の形状とエッチング後にビア底部の突抜けが発生するビア束間スペース幅との対応関係を示すスペース幅算出用データ部を準備するスペース幅算出用データ提供ステップと、複数のビアの配置情報を含む仮レイアウトデータを準備するステップと、前記仮レイアウトデータ中に対して、確認対象ビア束を設定する確認対象ビア束設定ステップと、前記確認対象ビア束の形状を認識する形状認識ステップと、前記スペース幅算出用データを参照して、認識した前記確認対象ビア束の形状に対応する前記ビア束間スペース幅を、禁止スペース幅として算出する禁止スペース幅算出ステップと、前記禁止スペース幅を、前記確認対象ビア束と対応付けて出力する出力ステップと、を具備する。
【選択図】図１２

Description

本発明は、回路パターンを設計する回路パターン設計方法、回路パターン設計システム、及び回路パターン設計プログラムに関する。
半導体装置の配線構造として、複数の配線が積層された多層配線構造が知られている。多層配線構造において、層間における配線の接続は、ビアプラグによって行われる。
多層配線構造を形成する手法の一つとして、予め上層配線形成用のトレンチとビアプラグ形成用のホールとを形成しておき、このトレンチとホールに導電体を埋めこむデュアルダマシン法が知られている。
デュアルダマシン法には、ビアファースト法とトレンチファースト法とがある。ビアファースト法では、まずビアプラグ形成用のホールが下層の配線に接続されるように形成され、その後、上層の配線形成用のトレンチが形成される。そして、ホールとトレンチとに導電体を堆積させることで、上層配線と下層配線とがビアプラグによって接続された構造を得る、というものである。一方、トレンチファースト法では、配線形成用のトレンチが形成された後に、ビアプラグ形成用のホールが形成される。トレンチファースト法では、ホールを形成する際に、トレンチの段差の影響を受けてしまうので、微細構造を得る場合には段差の影響が少ないビアファースト法が有利とされている。
但し、ビアファースト法においても、配線形成用のトレンチを形成する際に、ビアプラグ用のホール部分は段差となってしまう。従って、この段差の影響を少なくするために、ホール部分に反射防止膜などの有機膜を埋めこんだ後、配線形成用のトレンチを形成する場合がある。これに関連して、特許文献１には、有機物（反射防止膜）のビアホールに埋めこまれる量は、ビアホールの密度やその他の要因で決まる、との記載がある。
ところで、多層配線構造を歩留まり良く形成するにあたっては、上層と下層を接続するビアプラグのレイアウトも重要である。ビアプラグのレイアウトは、リソグラフィ工程における解像度や、光近接効果、実用特性などを考慮した所定の設計ルールの制限下で決定される。このような設計ルールとしては、例えば特許文献２に記載されるように、ビア径を２００ｎｍ、ビアパターン間の最小スペースを２００ｎｍとすることが挙げられる。
特開２００４−３６３２５６号 公報 特開２００３−１７３０１３号 公報
上述のビアファースト法を用いた場合のプロセスを図１を参照して説明する。まず、配線１０６の形成された下層配線層１１１上に、エッチングストッパー１０７、ビア層間膜１０５、エッチングストッパー１０４、配線層間膜１０３が順次形成される。そして、配線層間膜１０３上に、有機膜１０２とフォトレジスト１０１が形成される。ここで、有機膜１０２は、フォトレジスト１０１を露光する際の反射防止膜として用いられる。つぎに、フォトレジスト１０１がパターニングされ、ビアプラグを形成する位置に開口が設けられる。この状態を示す図が図１（ａ）である。
続いて、フォトレジスト１０１をマスクとしたエッチングが行われ、エッチングストッパー１０７まで到達する孔１１０が形成される。さらに、フォトレジスト１０１及び有機膜１０２が剥離される。この状態を示す図が図１（ｂ）である。
続いて、配線形成用のトレンチが形成される。このトレンチを形成する手法については、いくつか考えられるが、孔１１０の半分程度の深さまで有機物１０８が埋めこむ手法（以下、ハーフフィルプロセスと記載することがある）を用いると、工程数の観点から有利となる。
この有機物１０８は、有機膜１０２と同様に後工程における露光の際の反射防止膜として用いられるものである。有機物１０８を孔１１０に埋めこんだとき、配線層間膜１０３上にも有機物１０８が形成される。その後、フォトレジスト１０９が形成され、トレンチを形成するためのパターニングが行われる。この状態を示す図が図１（ｃ）である。
図１（ｃ）の状態から、フォトレジスト１０９をマスクとして、エッチングストッパー１０４までのエッチングが行われ、配線形成用のトレンチが形成される。この状態を示す図が、図１（ｄ）である。
更に、アッシングが行われ、孔１１０に埋め込まれた有機物１０８が除去される。その後にエッチングストッパー１０７を除去するエッチングが行われる。この状態を示す図が図１（ｅ）である。
以上のようなプロセスを経て、配線形成用のトレンチと、ビアプラグ形成用のホールが形成される。この後、トレンチとホールに導電体が埋めこまれ、ビアプラグと上層配線とが形成される。
上述のようなハーフフィルプロセスにおいては、孔１１０に有機物１０８を埋めこむ際に、埋めこまれる有機物１０８の量を精度よくコントロールすることが重要である。例えば、孔１１０に埋めこまれた有機物１０８が少なければ、トレンチ形成のエッチング時に、有機物１０８やエッチングストッパー１０７までもが完全に除去されてしまい、下地の配線１０６までもがエッチングされてしまうことがある。すなわち、図２に示されるように、配線１０６の一部がエッチングされた突抜け部ができてしまう。突抜け部では、この後のアッシング時に配線１０６が酸化される。配線１０６は酸化されると、電気的な信頼性が低下する。よって、有機物１０８は、突抜けの発生しない程度に埋めこまれていなければならない。
しかしながら、ハーフフィルプロセスを用い、従来のような設計ルールの適用されたレイアウトを用いると、配線１０６に突抜け部が発生してしまうことがあった。
このような突抜け発生の一因として、ビアプラグのレイアウトが関係していることが考えられる。具体的には、同じ条件で有機物１０８を埋めこんだ場合、多数のビア（孔１１０）が狭ピッチで密集している領域ほど、またビアの密集した領域が広いほど、個々の孔１１０に埋めこまれる有機物１０８の量が少なくなってしまう。埋め込まれた有機物１０８の量が少ない孔１１０においては、トレンチ形成用のエッチングを行った際に、突抜けが発生し易くなる。
従って、本発明の目的は、突抜けが発生しないようにビアプラグを配置することのできる回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラムを提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課
題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記
載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで
付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載され
ている発明の技術的範囲の解釈に用いてはならない。
本発明にかかる回路パターンの設計方法は、ビア束（１）の形状とエッチング後にビア底部の突抜けが発生するビア束間スペース幅（２）との対応関係を示すスペース幅算出用データ部（２１、２２、２３）を準備するスペース幅算出用データ提供ステップと、複数のビア（６）の配置情報を含む仮レイアウトデータ（４）を準備するステップと、その仮レイアウトデータに対して、確認対象ビア束（３）を選択する確認対象ビア束設定ステップ（ステップＳ３０）と、確認対象ビア束（３）の形状を認識する形状認識ステップ（ステップＳ４０）と、スペース幅算出用データ部（２１、２２、２３）を参照して、認識した確認対象ビア束（３）の形状に対応するビア束間スペース幅（２）を、禁止スペース幅（５）として算出する禁止スペース幅算出ステップ（ステップＳ５０）と、禁止スペース幅（５）を、確認対象ビア束（３）と対応付けて出力する出力ステップ（ステップＳ６０）と、を具備する。
上述のような方法に依れば、スペース幅算出用データ部を準備しておくことによって、仮レイアウトデータ（４）中の確認対象ビア束（３）に対して、禁止スペース幅（５）を算出することができる。この禁止スペース幅（５）は、ステップＳ５０において、ビア束の形状とエッチング後に突抜けが発生するビア束間スペース幅との対応関係（スペース幅算出用データ部）に基いて算出されたものである。つまり、禁止スペース幅（５）は、幅内に別のビア、又はビア束が存在すると、エッチング後に突抜けが発生してしまうことを示す幅である。この禁止スペース幅（５）の出力結果を参照すれば、仮レイアウトデータ（４）が突抜けの発生する可能性のあるものであるか否かを知ることができる。また、突抜けが発生する可能性があった場合に、突抜けの発生しないビアプラグの配置を得るためには、禁止スペース幅（５）内に別のビアやビア束が存在しない様に訂正するだけでよく、容易に再レイアウトできる。
本発明に依れば、突抜けが発生しないようにビアプラグを配置することのできる回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラムが提供される。
添付の図面を参照して、本発明の具体的な実施形態について説明する。本発明にかかる回路パターン設計システム７０は、入力された仮レイアウトデータ４に対して、ビア６の配置に問題がないかどうかを確認し、その結果を出力するものである。尚、本実施形態では、図１に示した半導体装置の製造プロセスにおいて、配線１０６が銅（Ｃｕ）配線、エッチングストッパー１０７、１０４がＳｉＣＮ膜、ビア層間膜１０５及び配線層間膜１０３がＳｉＯ２膜、有機物１０８がＡＲＣ（下地反射防止膜）である場合を例に挙げて説明する。
まず、入力される仮レイアウトデータ４について説明する。図３は、仮レイアウトデータ４の内容を示す概念図である。図３に示されるように、仮レイアウトデータ４は、複数のビア６の配置情報を含んだデータであり、事前に諸条件（例示；配線層の配線レイアウト、ビア径、ビア深さ等）に基いて設計されたデータである。また、以下の説明において、説明を簡略化するために、あるピッチ以下で隣接するビア６の集合を、ビア束１として記載することがある。また、ビア束１が隣接する場合、そのビア束１間の距離をビア束間スペース幅２と記載することがある。また、ビア束１の形状に関して、必要に応じて、幅方向（図３中、Ｘ方向）と長さ方向（図３中、Ｙ方向）とを区別して記載する場合がある。例えばビア束１の形状が長方形であった場合、短辺方向を幅方向、長辺方向を長さ方向とする。
続いて、回路パターン設計システム７０の構成について説明する。図４は、本実施形態にかかる回路パターン設計システム７０の構成をブロック的に示す概略構成図である。図４に示されるように、回路パターン設計システム７０は、制御部４０と、入力部５０と、出力装置６０と、回路パターン設計プログラム３０と、記憶部２０とを備えている。
制御部４０は、回路パターン設計システム７０全体の動作を制御する機能を実現する。制御部４０は、例えば、中央演算処理装置（ＣＰＵ）である。
入力部５０は、仮レイアウトデータ４を回路パターン設計システム７０内に入力するためのものである。入力部５０は、例えば、マウスやキーボードである。
出力装置６０は、回路パターン設計システム７０によって処理された結果を出力するためのものである。出力装置６０は、例えば、表示機能を備えたディスプレイである。
回路パターン設計プログラム３０は、ＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等にインストールされたコンピュータプラグラムであり、入力部５０を介して入力された仮レイアウトデータ４に対して、ビア６の配置を確認する機能を実現する。
回路パターン設計プラグラム３０は、仮レイアウトデータ４に対して確認対象ピッチを設定する確認対象ピッチ設定部３１と、仮レイアウトデータ４に対して確認対象ビア束を選定する確認対象ビア束設定部３２と、確認対象ビア束の形状を認識する形状認識部３３と、確認対象ビア束に対して禁止スペース幅を算出する禁止スペース幅算出部３４と、結果を出力装置６０に出力する出力部３５と、有効ＡＲＣ埋設量（有効有機物埋設量）を算出する有効ＡＲＣ埋設量算出部３６とを備えている。但し、こららの諸構成の動作の詳細については、後述する。
記憶部２０には、回路パターン設計プログラム３０が処理を行う際に参照するデータが格納されている。具体的には、第１データ２１、第２データ２２、第３データ２３、及び第４データ２４とが格納されている。各データの示す内容について、以下に説明する。
第１データ２１は、エッチング後のビア底部の厚みとＡＲＣ埋設量との対応関係を示すデータである。ここで、エッチング後とは、上層配線を埋め込むための溝を形成するためのエッチングのことである。図５は、この第１データ２１の内容を示す概念図である。図５において、エッチング後のビア底部の厚みは、溝形成用のエッチングを行った後におけるエッチングストッパー１０７の膜厚として示されている。また、ＡＲＣ埋設量は、溝形成用のエッチングを行う前に、孔１１０に埋設されたＡＲＣの量である。
この第１データ２１を参照すると、ＡＲＣ埋設量が低くなるにつれ、ビア底部膜厚も少なくなっている。ここで、突抜けが発生し始めるビア底部膜厚となるＡＲＣ埋設量を、有効ＡＲＣ埋設量と定義する。有効ＡＲＣ埋設量より低い領域においては、エッチング時に有機物とビア底部膜（エッチングストッパー１０７）までもが除去されてしまい、突抜けが起こる。逆にいえば、第１データ２１において、有効ＡＲＣ埋設量よりＡＲＣ埋設量が多ければ、突抜けを防止できることを示している。尚、本実施形態では、ビア底部膜厚が５０Åより少なくなると、突抜けが発生するような場合を考える。図５に示される例において、ビア底部膜厚が５０Åの時に、ＡＲＣ埋設量は１８６６Åである。従って、本実施形態では、有効ＡＲＣ埋設量は、１８６６Åである。このような第１データ２１は、事前に実験を行うことで得てもよいし、シミュレーションなどによって得てもよい。
第２データ２２は、ビア束の形状毎に、ビア束間スペース幅とＡＲＣ埋設量との対応関係を示すデータである。図６は、この第２データ２２の一例を示す概念図である。図６は、ビア束の形状がビア数＝１２という形状である場合において、ビア束１の中心部からの距離とＡＲＣ埋設量との関係を、複数のビア束間スペース幅について示したグラフである。
なお、ビア束の形状は、ビア束内のビア数、ビア束の広さ、及びビア束内のビア密度で表現されることが好ましい。これらのパラメータは、ＡＲＣ埋設量に大きく関与するパラメータである。
また、ビア束の形状は、ビア束の幅方向に対する形状で表されることが好ましい。既述のように、ＡＲＣの埋設量はビアのレイアウトによって影響を受ける。このような影響は、ビア束の形状が二次元的な広がりを持っている場合に顕著である。即ち、ビア束１の幅が短ければ、長さ方向にいくら長く延びていても、ＡＲＣ埋設量が変動することは少ない。よって、ビア束の形状を、幅方向に対する情報で表現しておくことが有用である。
本実施形態では、ビア束の形状を、幅方向に並ぶビアの数で表現した場合について説明する。すなわち、図６に示される第２データ２２は、ビア束内において幅方向に並ぶビア数が１２個としたときに、ＡＲＣ埋設量とビア束間スペース幅との対応関係を示したデータである。尚、実際には、他の形状（ビア数＝８個、１６個など）におけるデータも格納されている。
ここで、仮レイアウトデータ４は、一般に、ビア間のスペースに制限を設けた設計ルールに基いて作成されるので、設計ルールぎりぎりの間隔でビアが多数並んだ領域が生じ易い。すなわち、等間隔（等ピッチ）でビアの並んだビア束が生じ易い。このような場合には、ビア束内のビア密度を略一定として捉えることができるので、ビア数はビア束の広さをも示すパラメータとなる。すなわち、上述したビア束の形状を、ビア数のみで表現することができる。
図６に示される第２データ２２に依れば、ビア束間スペース幅が狭くなるに従い、ＡＲＣ埋設量が少なくなっていく事が示唆される。そして、ビア束間スペース幅が０．８μｍ以下の場合には、ＡＲＣ埋設量が有効ＡＲＣ埋設量を下回っていることが示されている。すなわち、このビア束の形状（ビア数＝１２）の場合、突抜けを発生しない様にレイアウトするためには、１．２μｍ以上のビア束間スペース幅が必要であることがわかる。
このように、第１データ２１と第２データ２２とを参照すれば、「ビア束の形状（幅方向に並ぶビア数）」が与えられた時に、突抜けの発生するビア束間スペース幅（禁止スペース幅）を求めることができる。従って、第１データ２１及び第２データ２２をあわせて、「ビア束の形状」と「エッチング後にビア底部の突抜けが発生するビア束間スペース幅」との対応関係を示したデータ（スペース幅算出用データ部）であるといえる。尚、本実施形態では、第２データ２２が、ビア束の形状毎に用意されている場合について説明したが、一つのビア束の形状についてのみ第２データ２２が用意されており、補完処理を行うことで、第１データ２１と第２データ２３とから禁止スペース幅が求められる様に構成されていてもよい。
第３データ２３は、ビア束間スペース幅が飽和ピッチ（詳細は後述する）であるときの、ビア束の形状とＡＲＣ埋設量との対応関係を示すデータである。図７は、この第３データ２３の一例を示す概念図である。図７に示される例においては、ビア束の中心部からの距離とＡＲＣ埋設量との関係を、複数のビア束の形状について示したグラフが描かれている。尚、図７に示される例は、飽和ピッチが５．０μｍである場合のデータであり、ビア束間のスペース幅が５．０μｍである時の対応関係である。ビア束の形状は、既述のように、ビア束内の幅方向に並ぶビア数により表現されている。
この第３データ２３に依れば、ビア束の形状を広く（ビア数を多く）するほど、ＡＲＣ埋設量が少なくなっていくことが示唆される。また、ビア束の中央部に位置するビアほど、ＡＲＣ埋設量が少なくなることが示されている。更に、ビア数が２０個及び２４個の場合、ビア束の中央部におけるＡＲＣ埋設量が有効ＡＲＣ埋設量を下回っている。このことから、ビア束間スペース幅が５．０μｍの場合には、ビア数が２０個、２４個（ビア数を２０個以上にした場合）にすると、突抜けが発生してしまうことがわかる。尚、このような第３データ２３は、事前に測定を行うことで作成してもよいし、シミュレーションによって作成してもよい。
続いて、第４データ２４について説明する。図８は、第４データ２４の一例を示す概念図である。図８に示されるように、第４データ２４は、ビア間ピッチとＡＲＣ埋設量との対応関係を示すデータである。この第４データ２４は、ビア束が単独で存在しており、「ビア束が十分に広い」場合におけるデータである。尚、横軸のＡＲＣ埋設量は、ビア束の中央部におけるビアについてのＡＲＣ埋設量を示している。
ここで、「ビア束が十分に広い」とは、ビア束の広さを変動させてもＡＲＣ埋設量が一定となるような場合をさす。図７（第２データ２２）を参照すればわかるように、ＡＲＣ埋設量は、ビア束を広くするに伴ない低下していく。但し、このようなＡＲＣ埋設量の低下は、ビア束がある広さまでであり、その広さを超えるとＡＲＣ埋設量の変化は少なくなっていく。具体的には、ビア数が２０個と２４個との間には、ビア束中心部におけるＡＲＣ埋設量の差は殆どない。このようなビア束の広さの範囲が、「ビア束が十分に広い」範囲である。
第４データ２４は、禁止形状及び確認対象ピッチを設定するに際して用いられるものである。
禁止形状について説明する。禁止形状は、第４データ２４と第３データ２３とを参照することで求めることができる。第４データ２４を参照すると分かるように、ビア間ピッチを広げていくと、ＡＲＣ埋設量は増加していく。但し、ビア間ピッチがある値以上の領域では、有効ＡＲＣ埋設量が略一定になっている。説明の便宜上、このように、有効ＡＲＣ埋設量が略一定となり始めるビア間ピッチを、飽和ピッチとする。この第４データ２４は、飽和ピッチ以上のピッチで複数のビア同士が並ぶ場合、あるビアのＡＲＣ埋設量が隣接するビアの影響を殆ど受けないことを意味している。
ここで、図７に示される第３データ２３を参照する。図７の第３データ２３は、ビア束間スペース幅が飽和ピッチ（５μｍ）である場合のデータである。すなわち、一のビア束内のビアのＡＲＣ埋設量は、隣接するビア束から影響を受けない場合のデータである。しかしながら、隣接するビア束からの影響を受けないにも関わらず、第３データ２３中のビア束の形状が２０、２４個の場合においては、中央部におけるＡＲＣ埋設量が有効ＡＲＣ埋設量を下回っている。すなわち、こららのビア束は、隣接するビアの影響を受けないにも関わらず、突抜けを発生させてしまっている。これは、ビア束自体の密集度が高すぎて、隣接するビア束の影響に関わらず突抜けが生じることを示唆している。このようなビア束の形状が禁止形状である。禁止形状のビア束では、禁止スペース幅をいくらに設定しようが、突抜けが発生してしまう。
続いて、確認対象ピッチについて説明する。確認対象ピッチは、有効ＡＲＣ埋設量に対応するビア間ピッチとして求められる。図８に示されるように、ビア間ピッチが狭く（小さく）なるに従い、ＡＲＣ埋設量も少なくなっていくことが判る。
「ビア束が十分に広い」場合、ＡＲＣ埋設量はビア束間スペース幅に対しても殆ど依存せず、ビア束内におけるビアのピッチにのみ依存するようになる。従って、隣接するビア束が存在しない場合でも、すなわちビア束が単独で存在する場合でも、ビア束内のビアピッチ次第でＡＲＣ埋設量の変動が起こるようになる。また、このように十分に広いビア束は、ビア束の広さの観点からは、最もＡＲＣ埋設量が少なくなり易い（突抜けが発生し易い）といえる。従って、この第４データ２４において、有効ＡＲＣ埋設量より多いＡＲＣ埋設量を与えるビアピッチのビア束については、ビア束の広さがどのような広さであったとしてもＡＲＣ埋設量が有効ＡＲＣ埋設量以下となることはない。すなわち、突抜けが発生することは無い。
よって、仮レイアウト４中のビア束のうち、この第４データ２４において有効ＡＲＣ埋設量に対応するビア間ピッチ（確認対象ピッチ）以下のビア間ピッチを有するビア束のみ、突抜けが発生する可能性があるということになる。
続いて、上述のような構成を有する回路パターン設計システム７０の動作について説明する。図９は、回路パターン設計システム７０の動作方法を示すフローチャートである。図９に示されるステップＳ１０〜Ｓ５０の処理によって、仮レイアウトデータ４のビアの配置が妥当であるか否かの判別が行われ、Ｓ６０の処理により結果がユーザに通知される。各ステップの詳細について、以下に説明する。
ステップＳ１０；仮レイアウトデータの入力
まず、入力部５０を介して、仮レイアウトデータ４が制御部４０へ入力される。仮レイアウトデータ４は、図３を用いて既述した様に、所定の条件に基いて作成されたデータであり、複数のビア６が配置された状態を示すデータである。
ステップＳ１５；有効ＡＲＣの算出
続いて、有効ＡＲＣ埋設量算出部３６が、第１データ２１を参照して、有効ＡＲＣ埋設量を算出する。尚、本ステップにおける処理は、以下に述べる確認対象ピッチの設定（ステップＳ２０）、禁止形状の算出（ステップＳ５０）より前に行われていれば、どの段階で行われてもよい。例えば、仮レイアウトデータ４が入力されるよりも前に行われていてもよい。
ステップＳ２０；確認対象ピッチの設定
続いて、確認対象ピッチ設定部３１が、第４データ２４を参照して、有効ＡＲＣ埋設量に対応するビア間ピッチを、確認対象ピッチとして取得する。
ステップＳ３０；確認対象ビア束の設定
続いて、確認対象ビア束設定部３２が、仮レイアウトデータ４中のビアの配置に対して、確認対象ピッチ以下で配置されたビアの集合を、確認対象ビア束３として設定する。図１０は、この確認対象ビア束３の設定の様子を概念的に示す図である。図１０に示されるように、複数のビアの集合に対して、確認対象ビア束３−１、３−２、３−３、３−４が設定されている。
ステップＳ４０；形状の認識
続いて、形状認識部３３が、確認対象ビア束３毎にその形状を認識する。図１１は、形状認識の様子を示す概念図である。本実施形態においては、図１１に示されるように、確認対象ビア束３内のビアのうち、幅方向（Ｘ方向）に並ぶビアの列７が認識され、列７中のビア数がカウントされる。すなわち、幅方向に並ぶビア数が認識される。
ステップＳ５０；禁止形状の確認
続いて、禁止スペース幅算出部３４は、第４データ２４を参照して、飽和ピッチを算出する。さらに、算出した飽和ピッチにビア束間スペース幅が一致する時の第３データ２３を参照して、禁止形状を求める。Ｓ４０において認識したビア束の形状が、禁止形状であるかどうかを確認し、禁止形状であった確認対象ビア束３に対しては、「ｅｒｒｏｒ」の旨を対応付け、次のステップＳ７０へと進む。禁止形状ではなかった確認対象ビア束３に対しては、次のステップＳ６０の処理を行う。
ステップＳ６０；禁止スペース幅の算出
続いて、禁止スペース幅算出部３４が、第２データ２２及び第３データ２３を参照して、Ｓ４０で認識した形状（ビア数）と、有効ＡＲＣ埋設量とに対応するビア束間スペース幅を算出する。そして、ここで算出したビア束間スペース幅を、禁止スペース幅５とする。禁止スペース幅算出部３４は、このような禁止スペース幅５の算出を、各確認対象ビア束３毎に実行し、次のステップＳ６０へ進む。
ステップＳ７０；出力
続いて、出力部３５が、Ｓ５０で求めた禁止スペース幅５を、確認対象ビア束３に対応付けて、出力装置６０に出力する。図１２は、出力装置６０が表示装置である場合に、表示装置に表示される内容を示す例である。各確認対象ビア束（３−１、３−２）に対して、禁止スペース幅５が対応付けられている。また、確認対象ビア束３−４はＳ５０の処理で禁止形状であると確認されたビア束である。このようなビア束に対して、出力部３５は、「ｅｒｒｏｒ」を対応付けて出力する。
ユーザーは、出力された結果に基いて、突抜けが発生するか否かを知ることができる。
禁止スペース幅５内に他のビア又はビア束が存在しなければ、ＡＲＣ埋設時にそのビア束内のビアにはＡＲＣ１０８が十分に埋めこまれる（図１３（ａ）参照）。従って、溝形成用のエッチングを行った後にもビア内にＡＲＣ１０８が残っている（図１３（ｂ）参照）。残存したＡＲＣ１０８は、その後のアッシングプロセスにおいて、フォトレジスト１０９とともに除去される（図１３（ｃ）参照）。従って、図２で示したように、溝形成用のエッチングを行った際における配線１０６への突抜けは発生しない。
一方、禁止スペース幅５の範囲内に別のビア束又はビアが存在している場合には、突抜けが発生する可能性があることを示唆している。この場合には、仮レイアウトデータ４に対して、禁止スペース幅５内にビア又はビア束が配置されない様にビアを再配置することで、突抜けが発生しないレイアウトデータを得る事ができる。このような再配置は、ユーザによって行われても良いし、本実施形態で説明した回路パターン設計システム７０が行ってもよい（ステップＳ８０）。
以上説明したように、本実施形態に依れば、「ビア束の形状」と「エッチング後にビア底部の突抜けが発生するビア束間スペース幅」との対応関係を示すデータ（第１データ〜第３データ）を備えていることにより、仮レイアウトデータ４中のビア配置に対して、突抜け発生の有無を判別することができる。さらには、禁止スペース幅５を算出して出力するので、突抜けが発生する可能性がある仮レイアウトデータ４に対しても容易に突抜けが発生しないように再配置することができる。
ビアの形成プロセスを示す断面図である。 突抜けの発生した状態を示す断面図である。 仮レイアウトデータの概念図である。 本発明にかかる回路パターン設計システムの概略構成図である。 ＡＲＣ埋設量とエッチング後のビア底部膜厚との対応関係（第１データ）を示す概念図である。 ＡＲＣ埋設量とビア束間スペース幅との対応関係（第２データ）を示す概念図である。 ＡＲＣ埋設量とビア束内ビア数との対応関係（第３データ）を示す概念図である。 ＡＲＣ埋設量とビア間ピッチとの対応関係（第４データ）を示す概念図である。 回路パターン設計方法のフローチャートである。 確認対象ビア束を設定する様子を示す概念図である。 形状認識の様子を示す概念図である。 出力されるデータの内容を示す概念図である。 溝形成用のエッチングを行うプロセスを示す断面図である。
符号の説明
１ ビア束
２ ビア束間スペース
３ 確認対象ビア束
４ 仮レイアウトデータ
５ 禁止スペース幅
６ ビア
７ 列
１０ スペース幅算出用データ部
２０ 記憶部
２１ 第１データ
２２ 第２データ
２３ 第３データ
２４ 第４データ
３０ 回路パターン設計プログラム
３１ 確認対象ピッチ設定部
３２ 確認対象ビア束設定部
３３ 形状認識部
３４ 禁止スペース幅算出部
３５ 出力部
３６ 有効ＡＲＣ埋設量算出部
４０ 制御部
５０ 入力部
６０ 出力装置
７０ 回路パターン設計システム
１０１ フォトレジスト
１０２ 有機膜（反射防止膜）
１０３ 配線層間膜
１０４ エッチングストッパー
１０５ ビア層間膜
１０６ 配線
１０７ エッチングストッパー
１０８ 有機膜（反射防止膜）
１０９ フォトレジスト
１１０ 孔

Claims (16)

  1. ビア束の形状とエッチング後にビア底部の突抜けが発生するビア束間スペース幅との対応関係を示すスペース幅算出用データ部を準備するスペース幅算出用データ提供ステップと、
    複数のビアの配置情報を含む仮レイアウトデータを準備するステップと、
    前記仮レイアウトデータに対して、確認対象ビア束を設定する確認対象ビア束設定ステップと、
    前記確認対象ビア束の形状を認識する形状認識ステップと、
    前記スペース幅算出用データを参照して、認識した前記確認対象ビア束の形状に対応する前記ビア束間スペース幅を、禁止スペース幅として算出する禁止スペース幅算出ステップと、
    前記禁止スペース幅を、前記確認対象ビア束と対応付けて出力する出力ステップと、
    を具備する
    回路パターンの設計方法。
  2. 請求項１に記載された回路パターンの設計方法であって、
    更に、
    エッチング後に突抜けの発生しない有機物埋設量を、有効有機物埋設量として算出する有効有機物埋設量算出ステップ
    を具備し、
    前記スペース幅算出用データ部は、
    エッチング後のビア底部厚みと有機物埋設量との対応関係を示す第１データと、
    ビア束の形状毎に、ビア束間スペース幅と有機物埋設量との対応関係を示す第２データとを含み、
    前記有効有機物算出ステップにおいて、前記第１データに基いて、前記有効有機物埋設量を算出し、
    前記禁止スペース幅算出ステップにおいて、前記第２データを参照して、前記確認対象ビア束の形状と前記有効有機物埋設量とに対応するビア束間スペース幅を、禁止スペース幅として算出する
    回路パターンの設計方法。
  3. 請求項２に記載された回路パターンの設計方法であって、
    更に、
    確認対象ピッチを設定する確認対象ピッチ設定ステップ
    を具備し、
    前記確認対象ビア束設定ステップにおいて、前記確認対象ピッチ以下のピッチで配置さ
    れた前記ビアの集合を、前記確認対象ビア束として選択する
    回路パターンの設計方法。
  4. 請求項３に記載された回路パターンの設計方法であって、
    更に、
    十分にビア束が広い場合における、ビアピッチと有機物埋設量との対応関係を示す第４データを準備するステップ、
    を具備し、
    前記確認対象ピッチ設定ステップにおいて、前記確認対象ピッチを設定するにあたり、前記第４データを参照して、前記有効有機物埋設量に対応したビアピッチを、確認対象ピッチとして設定する
    回路パターンの設計方法。
  5. 請求項４に記載された回路パターンの設計方法であって、
    更に、
    前記第４データを参照して、ＡＲＣ埋設量がビアピッチに依存しなくなるようなビアピッチを、飽和ピッチとして算出するステップと、
    ビア束間スペース幅が前記飽和ピッチである場合における、ビア束形状と有機物埋設量との対応関係を示す第３データを準備するステップと、
    前記第３データを参照して、ＡＲＣ埋設量が前記有効ＡＲＣ埋設量よりも少なくなるようなビア束形状を、禁止形状として求めるステップと、
    を具備する
    回路パターンの設計方法。
  6. 請求項１乃至５のいずれかに記載された回路パターンの設計方法であって、
    前記ビア束の形状は、ビア数、又はビア束の広さで表される
    回路パターンの設計方法。
  7. 請求項６に記載された回路パターンの設計方法であって、
    前記ビア束の形状は、幅方向の形状で表される
    回路パターンの設計方法。
  8. 請求項１乃至７のいずれかに記載された回路パターンの設計方法の出力結果に基いて、前記仮レイアウトデータ中のビア配置を再レイアウトしてレイアウトデータを生成するステップと、
    前記レイアウトデータに基いて、多層配線構造を形成するステップと、
    を具備する
    半導体装置の製造方法。
  9. ビア束の形状とエッチング後にビア底部の突抜けの発生するビア束間スペース幅との対応関係の記憶された記憶部と、
    複数のビアの配置情報を含む仮レイアウトデータを入力するための入力部と、
    入力された前記仮レイアウトデータに対して、確認対象ビア束を設定する確認対象ビア束設定部と、
    前記確認対象ビア束の形状を認識する形状認識部と、
    前記スペース幅算出用データを参照して、認識した前記確認対象ビア束の形状に対応する前記ビア束間スペース幅を、禁止スペース幅として算出する禁止スペース幅算出部と、
    前記禁止スペース幅を、前記確認対象ビア束と対応付けて出力する出力部と、
    を具備する
    回路パターン設計システム。
  10. 請求項９に記載された回路パターン設計システムであって、
    更に、
    エッチング後に突抜けの発生しない有機物埋設量を、有効有機物埋設量として算出する有効有機物算出部
    を具備し、
    前記記憶部には、
    エッチング後のビア底部厚みと有機物埋設量との対応関係を示す第１データと、
    ビア束の形状毎に、ビア束間スペース幅と有機物埋設量との対応関係を示す第２データとが格納され、
    前記有効有機物算出部は、前記第１データを参照して前記有効有機物埋設量を算出し、
    前記禁止スペース幅算出部は、前記第２データを参照して、前記確認対象ビア束の形状と前記有効有機物埋設量とに対応するビア束間スペース幅を、禁止スペース幅として算出する
    回路パターンの設計システム。
  11. 請求項１０に記載された回路パターン設計システムであって、
    更に、
    確認対象ピッチを設定する確認対象ピッチ設定部
    を具備し、
    前記確認対象ビア束設定部は、前記確認対象ピッチ以下のピッチで配置されたビアの集合を、前記確認対象ビア束として設定する
    回路パターン設計システム。
  12. 請求項１１に記載された回路パターン設計システムであって、
    前記記憶部には、更に、十分にビア束が広い場合における、ビアピッチと有機物埋設量との対応関係を示す第４データが格納されており、
    前記確認対象ピッチ設定部は、前記確認対象ピッチを設定するにあたり、前記第４データを参照して、前記有効有機物埋設量に対応したビアピッチを、確認対象ピッチとして設定する
    回路パターンの設計システム。
  13. 請求項１２に記載された回路パターンの設計システムであって、
    前記禁止スペース幅算出部は、前記第４データを参照して、ＡＲＣ埋設量がビアピッチに依存しなくなるようなビアピッチを、飽和ピッチとして算出し、
    前記記憶部には、ビア束間スペース幅が前記飽和ピッチである場合におけるビア束形状と有機物埋設量との対応関係を示す第３データが格納されており、
    前記禁止スペース幅算出部は、前記第３データを参照して、ＡＲＣ埋設量が前記有効ＡＲＣ埋設量よりも少なくなるようなビア束形状を、禁止形状として求める
    回路パターンの設計方法。
  14. 請求項９乃至１３のいずれかに記載された回路パターン設計システムであって、
    前記ビア束の形状は、ビア数、又はビア束の広さを用いて表される
    回路パターンの設計システム。
  15. 請求項１４に記載された回路パターン設計システムであって、
    前記ビア束の形状は、幅方向の形状で表される
    回路パターンの設計システム。
  16. 請求項１乃至６のいずれかに記載された回路パターン設計方法をコンピュータに実行させるための回路パターン設計プログラム。
JP2006336141A 2006-12-13 2006-12-13 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム Withdrawn JP2008147588A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006336141A JP2008147588A (ja) 2006-12-13 2006-12-13 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム
US12/000,420 US20080148202A1 (en) 2006-12-13 2007-12-12 Circuit pattern design supporting system and circuit pattern designing method
CNA2007101995430A CN101201875A (zh) 2006-12-13 2007-12-13 电路图形设计支持系统和电路图形设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006336141A JP2008147588A (ja) 2006-12-13 2006-12-13 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム

Publications (1)

Publication Number Publication Date
JP2008147588A true JP2008147588A (ja) 2008-06-26

Family

ID=39517039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006336141A Withdrawn JP2008147588A (ja) 2006-12-13 2006-12-13 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム

Country Status (3)

Country Link
US (1) US20080148202A1 (ja)
JP (1) JP2008147588A (ja)
CN (1) CN101201875A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559136B2 (en) 2014-02-13 2017-01-31 Canon Kabushiki Kaisha Semiconductor device manufacturing method, and photoelectric conversion device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7678659B2 (en) * 2005-09-26 2010-03-16 Mediatek Inc. Method of reducing current leakage in a metal insulator metal semiconductor capacitor and semiconductor capacitor thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559136B2 (en) 2014-02-13 2017-01-31 Canon Kabushiki Kaisha Semiconductor device manufacturing method, and photoelectric conversion device

Also Published As

Publication number Publication date
CN101201875A (zh) 2008-06-18
US20080148202A1 (en) 2008-06-19

Similar Documents

Publication Publication Date Title
TWI510943B (zh) 用於設計積體電路實體特徵之方法、用於穿孔互連之方法及積體電路
US9793164B2 (en) Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices
TWI644394B (zh) 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法
JP4551913B2 (ja) 半導体装置の製造方法
US8598712B2 (en) Semiconductor structure formed by double patterning technique
TWI375158B (en) Layout modification using multilayer-based constraints
JP2007305713A (ja) 半導体装置及び配線補助パターン生成方法
US8883648B1 (en) Manufacturing method of semiconductor structure
JP2009027028A (ja) 半導体装置の製造方法
JP2005101150A (ja) アライメントマークの形成方法
JP2008147588A (ja) 回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラム
US20130072020A1 (en) Method For Ensuring DPT Compliance for Auto-Routed Via Layers
US10169525B2 (en) Multiple-depth trench interconnect technology at advanced semiconductor nodes
KR102128769B1 (ko) 반도체 구조물 내의 자기 정렬 콘택 용 비아 및 트렌치의 형성방법
JP2008205122A (ja) 半導体装置およびその製造方法
JP2009026045A (ja) 半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法
TWI534645B (zh) 積體電路設計中之通孔嵌入
JP2007258328A (ja) 半導体装置及びその製造方法
JP2007184347A (ja) 半導体装置およびその製造方法
JP2010010270A (ja) 半導体装置の製造方法
JP2008060398A (ja) 半導体装置およびその製造方法、ならびにビア配置プログラム
US20050275103A1 (en) Integrated circuit comprising intermediate materials and corresponding components
JP2005203496A (ja) 半導体装置の製造方法及び半導体装置
JP2008305814A (ja) 半導体装置の設計方法及び半導体装置
KR20110099508A (ko) 복층 구조의 금속 배선을 갖는 반도체 장치

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100302