JP2008130733A - 半導体装置、スイッチング電源用制御icおよびスイッチング電源装置 - Google Patents
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Abstract
【解決手段】制御IC31を、電源の起動時に起動電流を流す起動回路41と、1次側電圧を検出するために1次側電圧を抵抗分圧する2つのブラウンアウト抵抗51,52からなる直列抵抗回路を同一半導体基板内に集積した構成とする。起動回路41には、1次側電圧に基づく起動電流を流す第1の高耐圧電界効果型接合トランジスタと、第1の高耐圧電界効果型接合トランジスタに接続されたスイッチ用トランジスタと、スイッチ用トランジスタを制御するための信号を出力する第2の高耐圧電界効果型接合トランジスタと、ブラウンアウト抵抗51,52に1次側電圧を検出するための電圧を供給する第3の高耐圧電界効果型接合トランジスタを設ける。
【選択図】図1
Description
図1は、この発明の実施の形態1にかかるスイッチング電源装置の構成を示す回路図である。図1に示すように、実施の形態1のスイッチング電源装置は、制御IC31に、AC入力電圧の低下を検出するための抵抗(以下、ブラウンアウト抵抗とする)51,52を内蔵したものである。
図6は、この発明の実施の形態2にかかるスイッチング電源装置の構成を示す回路図である。図6に示すように、実施の形態2のスイッチング電源装置では、AC入力電圧を半波整流した電圧が制御IC31のVH端子32に入力される。この場合には、AC入力電圧がゼロになった場合でもVH端子32の電圧がゼロにならないようにするために、例えば、次のような構成の平滑回路が必要となる。
図7は、この発明の実施の形態3にかかる起動回路の一例の構成を示す回路図である。図8は、この発明の実施の形態3にかかる起動回路の他の例の構成を示す回路図である。図7に示すように、実施の形態3の起動回路41では、起動素子85に、実施の形態1には設けられていた第3のJFET83がなく、第1のJFET81と第2のJFET82の2つの高耐圧JFETが設けられている。そして、図7に示す例では、第1のJFET81のソース端子がBO端子62に接続されている。
41 起動回路
51,52 ブラウンアウト抵抗
68 NMOSトランジスタ
81 第1のJFET
82 第2のJFET
83 第3のJFET
101 p基板
102 ゲート領域
103 ドリフト領域
104 ソース領域
105 ドレイン領域
106 ゲート電極配線
107 ゲートポリシリコン電極
110 ドレイン電極配線
111 第1のソース電極配線
112 第2のソース電極配線
113 第3のソース電極配線
Claims (9)
- 第1導電型の半導体基板の表面層に選択的に形成された第1導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第2導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第2導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第2導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの1つ以上のソース領域からなる第1ソース領域群に含まれるソース領域に接続された第1のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第2ソース領域群に含まれるソース領域に接続された第2のソース電極と、
を備えることを特徴とする半導体装置。 - 第1導電型の半導体基板の表面層に選択的に形成された第1導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第2導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第2導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第2導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの1つ以上のソース領域からなる第1ソース領域群に含まれるソース領域に接続された第1のソース電極と、
複数の前記ソース領域のうちの別の1つ以上のソース領域からなる第2ソース領域群に含まれるソース領域に接続された第2のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第3ソース領域群に含まれるソース領域に接続された第3のソース電極と、
を備えることを特徴とする半導体装置。 - ドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される1次側電圧に基づく電流を流す第1の高耐圧電界効果型接合トランジスタ、前記第1の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第2の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第1の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する2つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御IC。 - ドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される1次側電圧に基づく電流を流す第1の高耐圧電界効果型接合トランジスタ、前記第1の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第2の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第2の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する2つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御IC。 - ドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される1次側電圧に基づく電流を流す第1の高耐圧電界効果型接合トランジスタ、前記第1の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第2の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から1次側電圧が印加され、ゲート端子が接地された第3の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第3の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する2つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御IC。 - 前記第1の高耐圧電界効果型接合トランジスタおよび前記第2の高耐圧電界効果型接合トランジスタが前記請求項1に記載の半導体装置により構成されており、
前記第1の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第1のソース電極に接続されており、
前記第2の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第2のソース電極に接続されていることを特徴とする請求項3または4に記載のスイッチング電源用制御IC。 - 前記第1の高耐圧電界効果型接合トランジスタ、前記第2の高耐圧電界効果型接合トランジスタおよび前記第3の高耐圧電界効果型接合トランジスタが前記請求項2に記載の半導体装置により構成されており、
前記第1の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第1のソース電極に接続されており、
前記第2の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第2のソース電極に接続されており、
前記第3の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第3のソース電極に接続されていることを特徴とする請求項5に記載のスイッチング電源用制御IC。 - 前記起動回路および前記2つのブラウンアウト抵抗が同一半導体基板内に集積されていることを特徴とする請求項3〜7のいずれか一つに記載のスイッチング電源用制御IC。
- 前記請求項3〜8のいずれか一つに記載のスイッチング電源用制御ICを有することを特徴とするスイッチング電源装置。
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