JP2008124638A - 薄膜圧電デバイス及びその製造方法 - Google Patents

Abstract

【課題】小型化された薄膜圧電デュプレクサを提供する。
【解決手段】薄膜圧電共振器Ｔｘ１，Ｔｘ２，Ｒｘ３，Ｒｘ５は共通の基板８を用いて形成されている。基板８の上面に圧電層２Ａと下部電極１０Ａと上部電極１２Ａとを含んでなる第１の圧電共振スタック１４Ａが形成されており、基板８の下面に圧電層２Ｂと下部電極１０Ｂと上部電極１２Ｂとを含んでなる第２の圧電共振スタック１４Ｂが形成されている。第１の圧電共振スタック１４Ａを用いて薄膜圧電共振器Ｔｘ１，Ｔｘ２を含む送信フィルタが構成され、第２の圧電共振スタック１４Ｂを用いて薄膜圧電共振器Ｒｘ３，Ｒｘ５を含む受信フィルタが構成されている。送信フィルタと受信フィルタとは互いに異なる中心通過帯域周波数を持つ。
【選択図】図３

Description

本発明は、薄膜圧電共振器を含んで構成される薄膜圧電フィルタ及び薄膜圧電デュプレクサ或いはこれらの作製に利用される予備構造体などの薄膜圧電デバイス、並びにその製造方法に関するものである。このような薄膜圧電デバイスは、たとえば通信機器の電子回路を構成するのに利用される。

セルラ電話機のＲＦ回路部には常に小型化が求められる。最近では、セルラ電話機に多様な機能を付与することが要望されており、その実現のためにはできるだけ多くの回路コンポーネントを組み込むことが好ましい。一方、セルラ電話機の大きさには制約があるので、結局、機器における各構成部分の専有面積（実装面積）及び高さの低減の要求が厳しくなり、従ってＲＦ回路部を構成するコンポーネントについても専有面積が小さく高さの低いものが求められている。

このような事情から、ＲＦ回路コンポーネントに使用される帯域通過フィルタとして、小型でかつ軽量化が可能な薄膜圧電共振器を用いた薄膜圧電フィルタが利用されるようになっている。このような薄膜圧電フィルタは、半導体基板上に上下の電極で挟まれるように窒化アルミニウム（ＡｌＮ）や酸化亜鉛（ＺｎＯ）等からなる圧電層を形成し、且つ弾性波エネルギーが半導体基板中に漏洩しないように、その直下に振動空間または音響反射層を設けてなる薄膜圧電共振器を用いたＲＦフィルタである。このように、薄膜圧電共振器は大別して２種類のものが存在する。第１番目のものは、上部電極、下部電極および圧電層からなる圧電共振スタックの直下に空隙（振動空間）を設けたＦｉｌｍ Ｂｕｌｋ Ａｃｏｕｓｔｉｃ Ｒｅｓｏｎａｔｏｒ（ＦＢＡＲ）であり、第２番目のものは、基板上に音響インピーダンスが互いに異なる２種類の層を交互に積層してなる音響反射層上に圧電共振スタックを形成したＳｕｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｒｅｓｏｎａｔｏｒ（ＳＭＲ）である。

以上のような薄膜圧電フィルタは、基板（フィルタ基板）の一方の表面に圧電共振スタックを形成して複数の薄膜圧電共振器を作製し、これらの共振器を接続することでチップ状に形成されている。このチップ状薄膜圧電フィルタは、通信機器の電子回路を構成するのに使用される場合には、通信機器の実装基板の表面に他のコンポーネントとともに実装される。

その実装の際には、フィルタ基板の上記圧電共振スタックの形成された面またはその反対側の面を実装基板に対向させるようにしてチップ状薄膜圧電フィルタを実装基板上に載置し、薄膜圧電フィルタの電極端子と実装基板に形成された配線電極パッドとを接続している。この接続は、例えば、米国特許出願公開第２００３／００１１４４６号明細書（特許文献１）に記載されているようにワイヤーボンディングにより行うか、または、特開２００６−１２９４４５号公報（特許文献２）に記載されているようにフリップチップボンディングにより行われる。
米国特許出願公開第２００３／００１１４４６号明細書 特開２００６−１２９４４５号公報

上記のように、従来の薄膜圧電フィルタにおいては、フィルタ基板の一方面側においてのみ圧電共振スタックが形成されているため、複数の薄膜圧電共振器を配列してチップ状薄膜圧電フィルタを構成するために要するフィルタ基板の面積は、１つの薄膜圧電共振器に要する面積の少なくとも共振器個数倍になる。そのため、チップ状薄膜圧電フィルタの専有面積の低減が困難であり、ひいては該薄膜圧電フィルタを用いた通信機器の小型化が困難になる。

また、例えば、以上のようなチップ状薄膜圧電フィルタを２つ用いて薄膜圧電デュプレクサ（送受切替器）を構成することができる。この場合においても、事情は薄膜圧電フィルタの場合と同様であり、２つのチップ状薄膜圧電フィルタを実装基板に実装する際の実装面積の低減が困難である。

本発明は、上記事情に鑑みてなされたものであり、小型化された薄膜圧電フィルタまたは薄膜圧電デュプレクサ等の薄膜圧電デバイスを提供することを、主たる目的とするものである。

本発明によれば、以上の如き目的を達成するものとして、
圧電層と該圧電層を挟んで対向するように形成された下部電極及び上部電極とを有する薄膜圧電共振器を複数含んでなる薄膜圧電デバイスであって、
前記複数の薄膜圧電共振器は共通の基板を用いて形成されており、該基板の第１の主面に前記圧電層と下部電極と上部電極とを含んでなる第１の圧電共振スタックが形成されており、前記基板の第２の主面に前記圧電層と下部電極と上部電極とを含んでなる第２の圧電共振スタックが形成されており、前記第１の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第１の回路部が構成され、前記第２の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第２の回路部が構成されていることを特徴とする薄膜圧電デバイス、
が提供される。

本発明の一態様においては、前記第１の回路部は複数の前記薄膜圧電共振器を互いに接続してなる第１の薄膜圧電フィルタであり、前記第２の回路部は複数の前記薄膜圧電共振器を互いに接続してなる第２の薄膜圧電フィルタである。本発明の一態様においては、前記第１の薄膜圧電フィルタと第２の薄膜圧電フィルタとは互いに異なる中心通過帯域周波数を持つ。本発明の一態様においては、前記第１の回路部と第２の回路部とが前記基板の端面または貫通孔に形成された接続導体を介して接続されている。本発明の一態様においては、前記第１の回路部と第２の回路部とにより薄膜圧電フィルタが形成される。

本発明の一態様においては、前記基板は実装基板上に実装され、前記第１の回路部の電極端子がワイヤーボンディングにより前記実装基板の配線電極パッドと接続されており、前記第２の回路部の電極端子がフリップチップボンディングにより前記実装基板の配線電極パッドと接続されている。本発明の一態様においては、前記基板は実装基板上に実装され、前記第１の回路部の電極端子が前記基板を前記第１の主面から第２の主面へと貫通した貫通電極端子として形成されており、該貫通電極端子及び前記第２の回路部の電極端子がいずれもフリップチップボンディングにより前記実装基板の配線電極パッドと接続されている。本発明の一態様においては、前記第１の回路部の電極端子と前記第２の回路部の電極端子とが前記デバイス基板の配線を介して接続されて薄膜圧電フィルタまたは薄膜圧電デュプレクサが形成される。

また、本発明によれば、
上記の薄膜圧電デバイスを製造する方法であって、
前記基板の第１の主面側及び第２の主面側において、絶縁層を形成する工程、パターン状に犠牲層を形成する工程、パターン状に前記下部電極を形成し前記圧電層を形成しパターン状に前記上部電極を形成することで前記圧電共振スタックを形成する工程、及び該圧電共振スタックに前記パターン状の犠牲層に到達する貫通小孔を形成する工程、及び該貫通小孔からエッチング液を導入して前記パターン状犠牲層をエッチング除去し更に前記犠牲層に対応するパターンにて前記絶縁層を除去することで前記薄膜圧電共振器の振動を許容する空隙を形成する工程の全てを並行して行うことを特徴とする、薄膜圧電デバイスの製造方法、
が提供される。

本発明の薄膜圧電デバイスによれば、基板の第１の主面に形成された第１の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第１の回路部を構成し、基板の第２の主面に形成された第２の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第２の回路部を構成するので、薄膜圧電デバイスの小型化が可能となる。

また、本発明の薄膜圧電デバイスの製造方法によれば、薄膜圧電共振器の振動を許容する空隙を形成するに際して、片面側からの基板保持を要するＣＭＰ等の機械的加工を必要としないので、基板の第１の主面側及び第２の主面側において加工工程を並行して行うことができ、これにより、製造効率の向上が可能となる。

以下、本発明の実施の形態を、図面を参照しながら説明する。尚、以下に説明する図面においては同等の機能を有する部材又は部分には同一または対応する符号が付されている。

図１は本発明の薄膜圧電デバイスの一実施形態を示す模式的平面図であり、図２はその模式的底面図である。また、図３は本実施形態の薄膜圧電デバイスの製造方法を示す工程図であり、図１及び図２のＡ−Ａ’断面に対応する断面で示されている。

本実施形態は、基板８の第１の主面（上面）に形成される第１の圧電共振スタック１４Ａを用いて構成される第１の回路部が薄膜圧電デュプレクサのための送信フィルタＴｘであり、基板８の第２の主面（下面）に形成される第２の圧電共振スタック１４Ｂを用いて構成される第２の回路部が薄膜圧電デュプレクサのための受信フィルタＲｘであるところのデバイスである。即ち、このデバイスは、後述のように送信フィルタＴｘと受信フィルタＲｘとを接続することで薄膜圧電デュプレクサを作製するのに利用される予備構造体である。

図４は送信フィルタＴｘの回路図である。送信フィルタＴｘは、２つの薄膜圧電共振器Ｔｘ１及びＴｘ２を直列素子とし且つ２つの薄膜圧電共振器Ｔｘ３及びＴｘ４を分路素子とする梯子型回路からなる。ＴＴｘ１及びＴＴｘ２は、送信フィルタＴｘの入出力電極端子を示す。

図５は受信フィルタＲｘの回路図である。受信フィルタＲｘは、２つの薄膜圧電共振器Ｒｘ１及びＲｘ２を直列素子とし且つ３つの薄膜圧電共振器Ｒｘ３、Ｒｘ４及びＲｘ５を分路素子とする梯子型回路からなる。ＴＲｘ１及びＴＲｘ２は、受信フィルタＲｘの入出力電極端子を示す。

図３の（ｄ）が本実施形態の薄膜圧電デバイスのＡ−Ａ’断面であり、これと図１及び図２とを参照しながら、本実施形態の薄膜圧電デバイスの構造につき説明する。

本実施形態の薄膜圧電デバイスは、シリコンまたはガリウム砒素等の半導体またはガラス等の絶縁体からなる基板８と、該基板の第１の主面（上面）上に形成された第１の圧電共振スタック１４Ａと、基板８の第２の主面（下面）上に形成された第２の圧電共振スタック１４Ｂとを有する。

基板８の上面には、酸化シリコン等からなる絶縁層６Ａがパターン状に形成されている。この絶縁層６Ａのパターンは、各薄膜圧電共振器Ｔｘ１〜Ｔｘ４の振動空間（空隙）４Ａに対応する部分が除去されたものである。

絶縁層６Ａ上には第１の圧電共振スタック１４Ａが形成されている。該圧電共振スタック１４Ａと基板８との間に、空隙４Ａが存在する。基板８の上面と平行な平面内での空隙４Ａの形状は正方形であるが、これに限定されることはない。空隙４Ａの高さは、たとえば、０．５μｍ〜１０μｍである。空隙４Ａにより圧電共振スタック１４Ａの一方側（下方側）の振動空間が形成される。圧電共振スタック１４Ａの他方側（上方側）は全体的に大気と接している。従って、空隙４Ａに対応する圧電共振スタック１４Ａの領域は、振動が許容される。

圧電共振スタック１４Ａは、圧電層２Ａと、該圧電層を挟むように形成された下部電極１０Ａおよび上部電極１２Ａとを含む積層体である。下部電極１０Ａおよび上部電極１２Ａは、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、金（Ａｕ）のように、薄膜として製造でき且つパターニング可能な金属材料からなる層またはそれらの積層体からなるものとすることができる。圧電層は、窒化アルミニウム（ＡｌＮ）や酸化亜鉛（ＺｎＯ）等からなるものとすることができるが、より高いＱ値を実現するために、ＡｌＮを主成分とする材料で構成するのが好ましい。ここで、「主成分とする」とは、層中における含有量が５０モル％以上であることを示す。

下部電極１０Ａ及び上部電極１２Ａは、いずれもパターン状に形成されている。空隙４Ａに対応する領域において、下部電極１０Ａと上部電極１２Ａとが圧電層２Ａを介して重畳しており、これにより各薄膜圧電共振器Ｔｘ１〜Ｔｘ４が形成される。

このように、圧電共振スタック１４Ａは、空隙４Ａに対応する領域においては下部電極１０Ａと圧電層２Ａと上部電極１２Ａとの積層構造を持つが、その他の領域においては、その少なくとも一部において、圧電層２Ａのみの単独構造、圧電層２Ａと下部電極１０Ａとの積層構造、あるいは圧電層２Ａと上部電極１２Ａとの積層構造を持つ。下部電極１０Ａは振動空間４Ａを塞いでいる。該振動空間４Ａは、空隙４Ａに対応する領域において圧電共振スタック１４Ａを上下方向に貫通するように形成された貫通小孔（図示されていない）を介して、外気と連通している。

一方、基板８の下面には、酸化シリコン等からなる絶縁層６Ｂがパターン状に形成されている。この絶縁層６Ｂのパターンは、各薄膜圧電共振器Ｒｘ１〜Ｒｘ５の振動空間（空隙）４Ｂに対応する部分が除去されたものである。尚、基板８の下面側における上下関係は、基板下面に近い方を下とし且つ基板下面から遠い方を上とする。

絶縁層６Ｂ上には上記第１の圧電共振スタック１４Ａと同様な第２の圧電共振スタック１４Ｂが形成されている。該圧電共振スタック１４Ｂと基板８との間に、上記空隙４Ａと同様な空隙４Ｂが存在する。第２の圧電共振スタック１４Ｂは、上記圧電層２Ａと同様な圧電層２Ｂと、上記下部電極１０Ａと同様な下部電極１０Ｂおよび上記上部電極１２Ａと同様な上部電極１２Ｂとを含む積層体である。

下部電極１０Ｂ及び上部電極１２Ｂは、いずれもパターン状に形成されている。空隙４Ｂに対応する領域において、下部電極１０Ｂと上部電極１２Ｂとが圧電層２Ｂを介して重畳しており、これにより各薄膜圧電共振器Ｒｘ１〜Ｒｘ５が形成される。尚、Ｇはグランド電極端子を示す。

以下、図３を参照して、本実施形態の薄膜圧電デバイスの製造方法の一実施形態を説明する。

先ず、図３（ａ）に示されるように、基板８の上面及び下面に、それぞれ、スパッタリング法、ＣＶＤ法等の成膜技術により絶縁層６Ａ，６Ｂを形成する。絶縁層６Ａ，６ＢがＳｉＯ_２の場合にはシリコン基板８の熱酸化により絶縁層６Ａ，６Ｂを形成することも可能である。絶縁層６Ａ，６Ｂの厚さは、例えば０．５μｍ〜１０μｍである。

その後、図３（ｂ）に示されるように、基板８の上面側及び下面側にて、それぞれ、スパッタリング法、蒸着法、ＣＶＤ法等の成膜技術により、エッチング液にて容易に溶解する犠牲層１Ａ，１Ｂを形成し、湿式エッチング、ＲＩＥ、リフトオフ法などのパターニング技術を用いてパターニングする。犠牲層１Ａ，１Ｂとしては、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）などの金属またはそれらの金属酸化物が適当である。犠牲層１Ａ，１Ｂの厚さは、例えば５ｎｍ〜５００ｎｍである。

その後、図３（ｃ）に示されるように、前述の成膜技術を用いて、基板８の上面側及び下面側にて、それぞれ、下部電極１０Ａ，１０Ｂ、圧電層２Ａ，２Ｂ及び上部電極１２Ａ，１２Ｂを成膜するとともに、湿式エッチング、ＲＩＥ、リフトオフ法などのパターニング技術を用いて各層をパターニングする。

その後、基板８の上面側及び下面側にて、空隙４Ａ，４Ｂに対応する領域において、圧電共振スタック１４Ａ，１４Ｂの上面から犠牲層１Ａ，１Ｂまで達する貫通小孔（図示されていない）を形成する。該貫通小孔の断面積は、空隙４Ａ，４Ｂの面積に対して十分に小さいもの（例えば１／５０〜１／４００）とする。続いて、該貫通小孔を介してエッチング液を供給して犠牲層１Ａ，１Ｂを除去する。さらに、絶縁層６Ａ，６Ｂのエッチングが可能なエッチング液を選択し、絶縁層６Ａ，６Ｂをエッチングすることにより、犠牲層１Ａ，１Ｂと同一パターンで絶縁層６Ａ，６Ｂをエッチングする。

これにより、図３（ｄ）に示されるように、絶縁層６Ａ，６Ｂに開口が形成され、かくして空隙４Ａ，４Ｂが形成される。

以上のように、本実施形態の製造方法では、基板８の上面側及び下面側の双方において、各工程を並行して行っている。これは、本実施形態では、パターン状犠牲層１Ａ，１Ｂ及び該犠牲層に対応する領域の絶縁層６Ａ，６Ｂをエッチングにより除去することで空隙４Ａ，４Ｂを形成するので、片面側からの基板保持を要するＣＭＰ等の機械的加工を必要とせず、したがって、基板８の双方の主面側において加工工程を並行して行うことができるからである。かくして、本実施形態によれば、薄膜圧電デバイスの製造効率の向上が可能となる。

以上のようにして基板８の上面側に形成された送信フィルタＴｘの通過特性の一例を図６に示し、基板８の下面側に形成された受信フィルタＲｘの通過特性の一例を図７に示す。これらの特性は、Ｓｉ基板８の厚さが３００μｍで、ＳｉＯ_２絶縁層６Ａ，６Ｂの厚さが２μｍで、Ｔｉ犠牲層の厚さが５０ｎｍで、Ｍｏ下部電極１０Ａ，１０Ｂの厚さが３００ｎｍで、ＡｌＮ圧電層２Ａ，２Ｂの厚さが１２００ｎｍで、Ｍｏ上部電極１２Ａの厚さが２５０ｎｍで、Ｍｏ上部電極１２Ｂの厚さが１５０ｎｍである薄膜圧電デバイスで得られた。

図８は、以上の実施形態の薄膜圧電デバイス４０を実装基板４２に実装することで作製された薄膜圧電デュプレクサを示す模式的断面図である。図９は、この薄膜圧電デュプレクサの回路図である。

図９に示されているように、薄膜圧電デュプレクサは、送信フィルタＴｘの一方の入出力電極端子と受信フィルタＲｘの一方の入出力電極端子とを位相整合回路ＰＳを介して接続してアンテナ接続端子ＡＮＴとし、送信フィルタＴｘの他方の入出力電極端子を送信器接続端子ＴＴｘとし、受信フィルタＲｘの他方の入出力電極端子を受信器接続端子ＴＲｘとしたものである。尚、送信フィルタＴｘには薄膜圧電共振器Ｔｘ３及びＴｘ４とグランドとの間にそれぞれフィルタ特性調整のためのインダクタＴＬ１，ＴＬ２が介在しており、受信フィルタＲｘには薄膜圧電共振器Ｒｘ３、Ｒｘ４及びＲｘ５とグランドとの間にそれぞれフィルタ特性調整のためのインダクタＲＬ１，ＲＬ２，ＲＬ３が介在している。これらのインダクタＴＬ１，ＴＬ２，ＲＬ１，ＲＬ２，ＲＬ３及び上記位相整合回路ＰＳは、いずれも実装基板４２において分布定数回路として形成される。

図８に示されているように、薄膜圧電デバイス４０の基板８は実装基板４２上に実装される。４４は実装基板に付されたキャップである。

送信フィルタＴｘの入出力電極端子ＴＴｘ１，ＴＴｘ２は、ボンディングワイヤーＷにより実装基板４２の上面に形成された配線電極パッドＥＰと接続されている。また、図示はされていないが、送信フィルタＴｘのグランド電極端子もボンディングワイヤーにより実装基板４２の上面に形成された配線電極パッドと接続されており、該配線電極パッドは上記インダクタＲＬ１，ＲＬ２を介してグランドに接続されている。

一方、図示されてはいないが、受信フィルタＲｘの入出力電極端子ＴＲｘ１，ＴＲｘ２は、フリップチップボンディングにより実装基板４２の上面に形成された配線電極パッドと接続されている。また、図示されているように、受信フィルタＲｘのグランド電極端子ＧもフリップチップボンディングによりバンプＢを介して実装基板４２の上面に形成された配線電極パッドＧＰと接続されており、該配線電極パッドは上記インダクタＲＬ１，ＲＬ２，ＲＬ３を介してグランドに接続されている。

以上のようにして作製された薄膜圧電デュプレクサの特性の一例を図１０に示す。良好なデュプレクサ特性が得られている。

図１１は、薄膜圧電デュプレクサの他の実施形態を示す模式的断面図である。本実施形態は、図８の実施形態とは、実装基板４２に対する薄膜圧電デバイス４０の実装の形態が異なる。ここでは、送信フィルタＴｘの入出力電極端子ＴＴｘ１，ＴＴｘ２は、基板８を上面から下面へと貫通した貫通電極端子として形成されている。即ち、基板８には入出力電極端子ＴＴｘ１，ＴＴｘ２に対応してスルーホール導体ＴＨが形成されており、該スルーホール導体ＴＨの上端部が入出力電極端子ＴＴｘ１，ＴＴｘ２と接続されており、スルーホール導体ＴＨの下端部が延長入出力電極端子ＴＴｘ１’，ＴＴｘ２’（図示されていない）とされている。これらの延長入出力電極端子ＴＲｘ１’，ＴＲｘ２’は、フリップチップボンディングによりバンプＢを介して実装基板４２の上面に形成された配線電極パッドＥＰと接続されている。また、図示されていないが、送信フィルタＴｘのグランド電極端子も同様にして貫通電極端子として形成されており、延長入出力電極端子がフリップチップボンディングにより実装基板４２の上面に形成された配線電極パッドと接続されており、該配線電極パッドは上記インダクタＴＬ１，ＴＬ２を介してグランドに接続されている。

受信フィルタＲｘの各電極端子と実装基板４２の配線電極パッドとの接続形態は、上記図８の実施形態と同様である。

この実施形態によれば、図８の実施形態に比べて、高さをより低くすること（低背化）が可能である。

以上の実施形態の薄膜圧電デバイス４０は、送信フィルタＴｘと受信フィルタＲｘとを備えており、これらを接続することで薄膜圧電デュプレクサを作製するのに利用される予備構造体である。換言すれば、以上の実施形態の薄膜圧電デバイス４０は、基板８の両面にそれぞれ薄膜圧電フィルタを備えた薄膜圧電フィルタである。

本発明の他の実施形態としては、基板８の上面に送信フィルタＴｘと同様な構成の梯子型回路であって各薄膜圧電共振器の特性を適宜設定した第１の薄膜圧電フィルタを形成し、基板８の下面に受信フィルタＲｘと同様な構成の梯子型回路であって各薄膜圧電共振器の特性を適宜設定した第２の薄膜圧電フィルタを形成し、これら第１及び第２の薄膜圧電フィルタを、実装基板４２の配線を介して接続する（例えば図４の入出力電極端子ＴＴｘ１と図５の入出力電極端子ＴＲｘ２とを接続することに対応）ことで、段数の多い薄膜圧電フィルタとなすようにしたものが挙げられる。この場合、薄膜圧電デバイス４０は、段数の多い薄膜圧電フィルタを作製するのに利用される予備構造体である。

本発明の更に別の実施形態としては、基板８の両面にそれぞれ以上のような第１及び第２の薄膜圧電フィルタを形成し、これら第１及び第２の薄膜圧電フィルタを、基板８の端面または貫通孔に形成された接続導体を介して接続する（例えば図４の入出力電極端子ＴＴｘ１と図５の入出力電極端子ＴＲｘ２とを接続することに対応）ことで、段数の多い薄膜圧電フィルタとしたものが挙げられる。この場合、薄膜圧電デバイス４０は、予備構造体ではなく、それ自体が段数の多い薄膜圧電フィルタとなる。

本発明の薄膜圧電デバイスの一実施形態を示す模式的平面図である。 図１の薄膜圧電デバイスの模式的底面図である。 図１の薄膜圧電デバイスの製造方法を示す工程図である。 送信フィルタＴｘの回路図である。 受信フィルタＲｘの回路図である。 送信フィルタＴｘの通過特性の一例を示す図である。 受信フィルタＲｘの通過特性の一例を示す図である。 薄膜圧電デバイスを実装基板に実装することで作製された薄膜圧電デュプレクサを示す模式的断面図である。 図８の薄膜圧電デュプレクサの回路図である。 薄膜圧電デュプレクサの特性の一例を示す図である。 薄膜圧電デュプレクサの他の実施形態を示す模式的断面図である。

符号の説明

１Ａ，１Ｂ 犠牲層
２Ａ，２Ｂ 圧電層
４Ａ，４Ｂ 空隙
６Ａ，６Ｂ 絶縁層
８ 基板
１０Ａ，１０Ｂ 下部電極
１２Ａ，１２Ｂ 上部電極
１４Ａ，１４Ｂ 圧電共振スタック
４０ 薄膜圧電デバイス
４２ 実装基板
４４ キャップ
Ｔｘ 送信フィルタ
Ｔｘ１，Ｔｘ２，Ｔｘ３，Ｔｘ４ 薄膜圧電共振器
ＴＴｘ１，ＴＴｘ２ 入出力電極端子
Ｒｘ 受信フィルタ
Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４，Ｒｘ５ 薄膜圧電共振器
ＴＲｘ１，ＴＲｘ２ 入出力電極端子
Ｇ グランド電極端子
ＰＳ 位相整合回路
ＡＮＴ アンテナ接続端子
ＴＴｘ 送信器接続端子
ＴＲｘ 受信器接続端子
ＴＬ１，ＴＬ２ インダクタ
ＲＬ１，ＲＬ２，ＲＬ３ インダクタ
Ｗ ボンディングワイヤー
ＥＰ，ＧＰ 配線電極パッド
Ｂ バンプ
ＴＨ スルーホール導体
ＴＴｘ１’，ＴＴｘ２’ 延長入出力電極端子

Claims (9)

1. 圧電層と該圧電層を挟んで対向するように形成された下部電極及び上部電極とを有する薄膜圧電共振器を複数含んでなる薄膜圧電デバイスであって、
   前記複数の薄膜圧電共振器は共通の基板を用いて形成されており、該基板の第１の主面に前記圧電層と下部電極と上部電極とを含んでなる第１の圧電共振スタックが形成されており、前記基板の第２の主面に前記圧電層と下部電極と上部電極とを含んでなる第２の圧電共振スタックが形成されており、前記第１の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第１の回路部が構成され、前記第２の圧電共振スタックを用いて少なくとも１つの前記薄膜圧電共振器を含む第２の回路部が構成されていることを特徴とする薄膜圧電デバイス。
2. 前記第１の回路部は複数の前記薄膜圧電共振器を互いに接続してなる第１の薄膜圧電フィルタであり、前記第２の回路部は複数の前記薄膜圧電共振器を互いに接続してなる第２の薄膜圧電フィルタであることを特徴とする、請求項１に記載の薄膜圧電デバイス。
3. 前記第１の薄膜圧電フィルタと第２の薄膜圧電フィルタとは互いに異なる中心通過帯域周波数を持つことを特徴とする、請求項２に記載の薄膜圧電デバイス。
4. 前記第１の回路部と第２の回路部とが前記基板の端面または貫通孔に形成された接続導体を介して接続されていることを特徴とする、請求項１〜３のいずれかに記載の薄膜圧電デバイス。
5. 前記第１の回路部と第２の回路部とにより薄膜圧電フィルタが形成されることを特徴とする、請求項４に記載の薄膜圧電デバイス。
6. 前記基板は実装基板上に実装され、前記第１の回路部の電極端子がワイヤーボンディングにより前記実装基板の配線電極パッドと接続されており、前記第２の回路部の電極端子がフリップチップボンディングにより前記実装基板の配線電極パッドと接続されていることを特徴とする、請求項１〜５のいずれかに記載の薄膜圧電デバイス。
7. 前記基板は実装基板上に実装され、前記第１の回路部の電極端子が前記基板を前記第１の主面から第２の主面へと貫通した貫通電極端子として形成されており、該貫通電極端子及び前記第２の回路部の電極端子がいずれもフリップチップボンディングにより前記実装基板の配線電極パッドと接続されていることを特徴とする、請求項１〜５のいずれかに記載の薄膜圧電デバイス。
8. 前記第１の回路部の電極端子と前記第２の回路部の電極端子とが前記デバイス基板の配線を介して接続されて薄膜圧電フィルタまたは薄膜圧電デュプレクサが形成されることを特徴とする、請求項６〜７のいずれかに記載の薄膜圧電デバイス。
9. 請求項１〜５のいずれかに記載の薄膜圧電デバイスを製造する方法であって、
   前記基板の第１の主面側及び第２の主面側において、絶縁層を形成する工程、パターン状に犠牲層を形成する工程、パターン状に前記下部電極を形成し前記圧電層を形成しパターン状に前記上部電極を形成することで前記圧電共振スタックを形成する工程、及び該圧電共振スタックに前記パターン状の犠牲層に到達する貫通小孔を形成する工程、及び該貫通小孔からエッチング液を導入して前記パターン状犠牲層をエッチング除去し更に前記犠牲層に対応するパターンにて前記絶縁層を除去することで前記薄膜圧電共振器の振動を許容する空隙を形成する工程の全てを並行して行うことを特徴とする、薄膜圧電デバイスの製造方法。

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