JP2008124448A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその作製方法に関する。特に、有機化合物を含む層を有する素子を有する半導体装置に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device having an element having a layer containing an organic compound.
近年、個々の対象物にID(個体識別番号)を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特にRFID(Radio Frequency Identification)(IDタグ、ICタグ、ICチップ、RF(Radio Frequency)タグ、無線タグ、電子タグ、無線チップともよばれる)等が企業内、市場等で導入され始めている。 2. Description of the Related Art In recent years, attention has been focused on an individual recognition technique in which an ID (individual identification number) is given to an individual object to clarify information such as a history of the object and to be useful for production and management. Among them, development of semiconductor devices capable of transmitting and receiving data without contact is underway. Among such semiconductor devices, RFID (Radio Frequency Identification) (ID tag, IC tag, IC chip, RF (Radio Frequency) tag, wireless tag, electronic tag, also called wireless chip) and the like are especially used in companies and markets. It has begun to be introduced.
これらの半導体装置の多くは、シリコン(Si)等の半導体基板を用いた回路(以下、IC(Intergrated Circuit)チップとも記す)とアンテナと、を有し、当該ICチップは記憶回路(以下、メモリとも記す)や制御回路等から構成されている。 Many of these semiconductor devices include a circuit using a semiconductor substrate such as silicon (Si) (hereinafter, also referred to as an IC (Intergrated Circuit) chip) and an antenna, and the IC chip is a memory circuit (hereinafter referred to as a memory). And a control circuit.
このような半導体装置の作製工程において、製造コストを下げるために、ガラス基板上に作製した素子、周辺回路等を、プラスチック基板等の安価な基板へ転置する工程が行われている(例えば、特許文献1参照)。
ガラス基板上に作製した素子をプラスチック基板上に転置することで、折り曲げたりすることのできる極薄の半導体装置を提供することが可能になる。しかし、素子等を転置する工程において、素子が基板からうまく剥離しない、又は工程中に基板や素子が曲がってしまうなどの原因により、素子を破壊してしまう問題がある。 By transferring an element manufactured over a glass substrate onto a plastic substrate, an ultrathin semiconductor device that can be bent can be provided. However, in the process of transposing the element or the like, there is a problem that the element is destroyed due to the element not being peeled off from the substrate or the substrate or the element being bent during the process.
例えば、一対の電極層間に有機化合物を含む層を設けた素子は、記憶素子、発光素子等の様々な素子に適用することができる。これらの素子の電極層を構成する材料を、求められる素子特性等によって仕事関数、電気抵抗等の電気特性を考慮して選定すると、電極層を構成する材料の選択の幅が狭くなりやすく、素子を転置する際に破壊されることがあった。図21に、一対の電極層間に有機化合物を含む層を有する記憶素子を転置する際の、素子が破壊される一例を示す。 For example, an element in which a layer containing an organic compound is provided between a pair of electrode layers can be applied to a variety of elements such as a memory element and a light-emitting element. If the material constituting the electrode layer of these elements is selected in consideration of the electrical characteristics such as work function and electrical resistance depending on the required element characteristics, etc., the range of selection of the material constituting the electrode layer is likely to be narrow, and the element May be destroyed when transposing. FIG. 21 illustrates an example in which an element is destroyed when a memory element having a layer containing an organic compound is transferred between a pair of electrode layers.
図21(A)は、第1の基板3000上に素子3020が設けられ、素子3020上に第2の基板3040が設けられた構成を示している。
FIG. 21A illustrates a structure in which the
第1の基板3000は、素子3020を形成する基板であり、素子3020が剥離される基板である。素子3020は、第1の電極層3022と第2の電極層3026の間に有機化合物を含む層3024を有する。素子3020において、第1の電極層3022は第1の基板3000に接し、第2の電極層3026は第2の基板3040に接している。第2の基板3040は、第1の基板3000に形成された素子3020を転置する基板、つまり第1の基板3000から素子3020を剥離する基板である。第2の基板3040は、可撓性を有する基板である。
The
第1の基板3000から第2の基板3040に、素子3020を転置(剥離)する。素子3020は、転置する際に第1の基板3000の方向や第2の基板3040の方向に力を受け、受けた力によって素子3020が曲がる。例えば、第2の基板3040が可撓性を有する基板の場合、第2の基板3040は転置の際に力を受けて曲がることになる。このとき、第2の基板3040の曲がりに伴い、素子3020も曲がる必要がある。しかし、素子3020を構成する電極層は金属等の導電材料からなるため、一般に硬く曲がりにくい。そのため、素子3020が第2の基板3040の曲がりに対応できず、素子が破壊してしまう場合がある。
The
また、第1の基板3000から第2の基板3040に素子3020を転置した後、第1の基板3000を剥離した面に第3の基板(可撓性を有する基板)を貼り合わせる場合も、第2の基板3040又は第3の基板が曲がる場合がある。この場合も同様に、素子3020を構成する電極層は金属等の導電材料からなっており、硬くて曲がりにくいため、素子が破壊してしまう場合がある。
In addition, after the
図21(B)に、転置工程の際に素子が破壊する一例を示す。例えば、第2の電極層3026と有機化合物を含む層3024の界面で剥がれが生じている、或いは第2の電極層3026にクラックが生じている状態を示す。なお、図21(B)に示す不良はあくまで一例であり、様々な素子の破壊も起こりうる。また、素子の破壊には、素子が外観的に損傷を受けていなくとも、電気特性、信頼性等が低下する場合も含まれる。このように転置工程の際に素子が破壊すると、当該素子を有する半導体装置の製造において歩留まりが低下してしまう。また、完成した半導体装置が具備する素子が曲げ等の挙動に対応できにくければ、信頼性にも悪影響を及ぼす。
FIG. 21B shows an example in which the element breaks during the transposition process. For example, a state where peeling occurs at the interface between the
このような問題を鑑みて、本発明は不良が生じにくい素子構造及び当該素子を有する半導体装置を提供することを課題とする。また、信頼性の高い半導体装置及びその作製方法を提供することを課題とする。さらに、本発明は、素子を有する半導体装置を歩留まり良く作製できる技術を提供することも課題とする。 In view of such problems, it is an object of the present invention to provide an element structure in which defects are less likely to occur and a semiconductor device having the element. It is another object of the present invention to provide a highly reliable semiconductor device and a manufacturing method thereof. Furthermore, another object of the present invention is to provide a technique capable of manufacturing a semiconductor device having elements with high yield.
本発明は、不良が生じにくい素子及び当該素子を有する半導体装置を作製することを特徴とする。特に、良好に転置工程を行うことができる素子及び当該素子を有する半導体装置を作製することを特徴とする。本明細書において、転置とは、第1の基板に形成された素子を第2の基板へ移し替えることを意味する。転置の際に、素子は第1の基板から剥離される。また、良好に転置工程を行うことができるとは、素子に外観的損傷や特性劣化等の不良を生じることなく、転置工程が行われることを意味する。以下、良好に転置工程を行うことができることを、転置特性が良好とも表現する。 The present invention is characterized in that an element which is less likely to cause a defect and a semiconductor device including the element are manufactured. In particular, it is characterized in that an element capable of performing a transposition step satisfactorily and a semiconductor device including the element are manufactured. In this specification, transposition means that an element formed on the first substrate is transferred to the second substrate. During the transposition, the element is peeled from the first substrate. In addition, the fact that the transposition process can be performed satisfactorily means that the transposition process is performed without causing defects such as appearance damage and characteristic deterioration of the element. Hereinafter, the fact that the transposition process can be performed satisfactorily is also expressed as good transposition characteristics.
本発明に係る素子は、第1の電極層と第2の電極層からなる一対の電極層間に有機化合物を含む層を有する素子構造である。一対の電極層のうち、少なくとも一方の電極層はヤング率7.5×1010N/m2以下である。有機化合物を含む層は、作製される素子の用途に応じた有機化合物を用いる。 The element according to the present invention has an element structure having a layer containing an organic compound between a pair of electrode layers composed of a first electrode layer and a second electrode layer. Of the pair of electrode layers, at least one of the electrode layers has a Young's modulus of 7.5 × 10 10 N / m 2 or less. For the layer containing an organic compound, an organic compound corresponding to the application of the element to be manufactured is used.
第1の基板上に上記構成を有する素子を形成した後、第2の基板に転置して、素子を有する半導体装置を作製する。本発明では、素子において、第1の基板に接しなく、第2の基板に貼り合わされる側の電極層をヤング率7.5×1010N/m2以下とすることを特徴とする。 After the element having the above structure is formed over the first substrate, the element is transferred to the second substrate, so that a semiconductor device having the element is manufactured. In the present invention, the element has an Young's modulus of 7.5 × 10 10 N / m 2 or less on the side that is bonded to the second substrate without contacting the first substrate.
本発明の一は、可撓性を有する基板と、当該可撓性を有する基板上に記憶素子と、を有する半導体装置である。該記憶素子は、第1の電極層と第2の電極層との間に有機化合物を含む層を有し、第2の電極層はヤング率7.5×1010N/m2以下であることを特徴とする。 One embodiment of the present invention is a semiconductor device including a flexible substrate and a memory element over the flexible substrate. The memory element includes a layer containing an organic compound between the first electrode layer and the second electrode layer, and the second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less. It is characterized by that.
本発明の一は、可撓性を有する基板と、当該可撓性を有する基板上に発光素子と、を有する半導体装置である。該発光素子は、第1の電極層と第2の電極層との間に有機化合物を含む層を有し、第2の電極層はヤング率7.5×1010N/m2以下であることを特徴とする。 One embodiment of the present invention is a semiconductor device including a flexible substrate and a light-emitting element over the flexible substrate. The light-emitting element includes a layer containing an organic compound between the first electrode layer and the second electrode layer, and the second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less. It is characterized by that.
上記構成において、第2の電極層は膜厚10nm以上200nm以下であることが好ましい。また、第2の電極層は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、又はアルミニウム(Al)のうち少なくとも1つを含むことが好ましい。 In the above structure, the second electrode layer preferably has a thickness of 10 nm to 200 nm. The second electrode layer is made of indium (In), barium (Ba), lead (Pb), calcium (Ca), bismuth (Bi), magnesium (Mg), tin (Sn), or aluminum (Al). It is preferable that at least one of them is included.
また、有機化合物を含む層を有する素子は、記憶素子、発光素子の他にも、圧電素子、有機トランジスタ素子、容量素子、抵抗素子、光電変換素子とすることもできる。 In addition to a memory element and a light-emitting element, an element having a layer containing an organic compound can be a piezoelectric element, an organic transistor element, a capacitor element, a resistance element, or a photoelectric conversion element.
また、本発明の一は、第1の基板上に剥離層を形成し、剥離層上に第1の電極層と、第1の電極層上に有機化合物を含む層と、有機化合物を含む層上にヤング率7.5×1010N/m2以下の第2の電極層と、を有する素子層を形成し、前記素子層を第2の基板へ固定した後、素子層から第1の基板を剥離することを特徴とする。 Another embodiment of the present invention is to form a separation layer over a first substrate, a first electrode layer over the separation layer, a layer containing an organic compound over the first electrode layer, and a layer containing an organic compound. An element layer having a second electrode layer having a Young's modulus of 7.5 × 10 10 N / m 2 or less is formed thereon, and the element layer is fixed to the second substrate. The substrate is peeled off.
上記構成において、第2の電極層は、膜厚10nm以上200nm以下で形成することが好ましい。 In the above structure, the second electrode layer is preferably formed with a thickness of 10 nm to 200 nm.
また、素子層から第1の基板を剥離した後、素子層に可撓性を有する第3の基板を固定することもできる。 In addition, after peeling the first substrate from the element layer, a flexible third substrate can be fixed to the element layer.
また、第2の基板は可撓性を有する基板を用いることが好ましい。 The second substrate is preferably a flexible substrate.
また、第2の電極層としては、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、又はアルミニウム(Al)のうち少なくとも1つを含む材料を用いて形成することが好ましい。 As the second electrode layer, indium (In), barium (Ba), lead (Pb), calcium (Ca), bismuth (Bi), magnesium (Mg), tin (Sn), or aluminum (Al) It is preferable to form using a material containing at least one of them.
また、素子層は、記憶素子、発光素子、圧電素子、有機トランジスタ素子、容量素子、抵抗素子、又は光電変換素子が形成されていることが好ましい。さらに、素子層はトランジスタが形成されていてもよい。 The element layer is preferably formed with a memory element, a light emitting element, a piezoelectric element, an organic transistor element, a capacitor element, a resistance element, or a photoelectric conversion element. Further, a transistor may be formed in the element layer.
本発明により、曲げ等の挙動に強く、不良が生じにくい素子を提供することができる。よって、当該素子を有する半導体装置を歩留まり良く製造することが可能である。 According to the present invention, it is possible to provide an element that is strong in bending or the like and hardly causes defects. Therefore, a semiconductor device including the element can be manufactured with high yield.
また、本発明により、可撓性を有する基板上に設けられた半導体装置を提供することができる。本発明を適用することで、可撓性を有する基板上に半導体装置を設ける場合にも素子の不良を防止できるため、半導体装置の信頼性を向上させることができる。 Further, according to the present invention, a semiconductor device provided over a flexible substrate can be provided. By applying the present invention, element defects can be prevented even when a semiconductor device is provided over a flexible substrate, so that the reliability of the semiconductor device can be improved.
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細をさまざまに変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals may be used in common in different drawings.
(実施の形態1)
本発明は、記憶素子、発光素子、圧電素子、有機トランジスタ素子、容量素子、抵抗素子、又は光電変換素子等の素子構造、及び当該素子を有する半導体装置に関するものである。本発明に適用する素子の基本構造は、一対の電極層間に有機化合物を含む層(有機化合物層ともいう)を有する。また、本発明に係る素子は、少なくとも一方の電極層のヤング率が7.5×1010N/m2以下である。より好ましくはアルミニウムのヤング率である7.06×1010N/m2以下が望ましい。なお、本明細書で示すヤング率は、室温でのヤング率である。
(Embodiment 1)
The present invention relates to an element structure such as a memory element, a light emitting element, a piezoelectric element, an organic transistor element, a capacitor element, a resistance element, or a photoelectric conversion element, and a semiconductor device including the element. The basic structure of an element applied to the present invention includes a layer containing an organic compound (also referred to as an organic compound layer) between a pair of electrode layers. In the element according to the present invention, the Young's modulus of at least one of the electrode layers is 7.5 × 10 10 N / m 2 or less. More preferably, the Young's modulus of aluminum is 7.06 × 10 10 N / m 2 or less. Note that the Young's modulus shown in this specification is the Young's modulus at room temperature.
一対の電極層は、導電材料を用いる。一対の電極層は両方ともヤング率が7.5×1010N/m2以下でもよいし、一方のみがヤング率が7.5×1010N/m2以下でもよい。したがって、一方の電極層はヤング率を考慮し、他方の電極層は仕事関数や電気抵抗等の電気特性を考慮して、材料を選定してもよい。有機化合物を含む層は、作製される素子の用途に応じた有機化合物を用いる。以下、具体的な素子構造について説明する。 A conductive material is used for the pair of electrode layers. Both of the pair of electrode layers may have a Young's modulus of 7.5 × 10 10 N / m 2 or less, or only one of them may have a Young's modulus of 7.5 × 10 10 N / m 2 or less. Therefore, one electrode layer may be selected in consideration of Young's modulus, and the other electrode layer may be selected in consideration of electric characteristics such as work function and electric resistance. For the layer containing an organic compound, an organic compound corresponding to the application of the element to be manufactured is used. Hereinafter, a specific element structure will be described.
図1に本発明に係る記憶素子の例を示す。図1(A)に示す記憶素子100は、第1の電極層102と、有機化合物を含む層104と、第2の電極層106と、が順次積層された構造を有する。
FIG. 1 shows an example of a memory element according to the present invention. A
第1の電極層102は、導電材料を用いる。例えば、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等の元素、又は当該元素を含む合金材料若しくは化合物材料を用いることができる。当該元素を含む化合物としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができる。例えば、窒化チタン、窒化タングステン、窒化モリブデン等を用いることができる。その他、リチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、ユーロピウム(Er)、イッテルビウム(Yb)等の希土類金属、及びこれらのいずれかを含む合金(MgAg、AlLi等)等を用いることができる。また、酸化インジウム錫(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等の透光性酸化物導電材料や、酸化シリコンを含む酸化インジウム錫(以下、ITSOと記す)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等の導電材料を用いることもできる。第1の電極層102は、これら材料のうち1種又は2種以上を組み合わせて用いることができる。
The
なお、第1の電極層102の膜厚は、特に限定されないが、20nm乃至200nm程度が好ましく、50nm乃至100nm程度であるのがより好ましい。
Note that the thickness of the
第2の電極層106は、完成した記憶素子における第2の電極層106のヤング率が7.5×1010N/m2以下となるように導電材料を用いて形成する。例えば、ヤング率が7.5×1010N/m2以下の金属元素、又はヤング率7.5×1010N/m2以下の合金材料若しくは化合物材料を用いて形成する。なお、合金材料若しくは化合物材料を用いる場合は、ヤング率7.5×1010N/m2以下の金属元素を含むことが好ましい。また、第2の電極層106としては、よりヤング率が小さい材料を用いることが好ましい。第2の電極層106は、ヤング率を小さくすることで、より変形しやすくなる。
The
例えば、第2の電極層106は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。当該元素を含む合金材料としては、インジウム−錫(In−Sn)合金、アルミニウム−マグネシウム(Al−Mg)合金、マグネシウム−銀(Mg−Ag)合金などを用いることができる。当該元素を含む化合物としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができる。第2の電極層106は、これら材料のうち1種又は2種以上を組み合わせて用いることができる。
For example, the
なお、第2の電極層106の膜厚は、特に限定されないが、10nm乃至200nm程度であるのが好ましく、10nm乃至100nm程度であるのがより好ましい。第2の電極層106は、膜厚10nm乃至100nm程度と比較的薄くすることで、より変形しやすくなる。
Note that the thickness of the
第1の電極層102又は第2の電極層106は、上述した材料を用いて、蒸着法、スパッタリング法、印刷法又は液滴吐出法により、単層構造又は積層構造で形成する。
The
有機化合物を含む層104は、光学的作用若しくは電気的作用により、導電性が変化する有機化合物又は形状が変化する有機化合物を用いて、単層構造又は積層構造で形成する。当該有機化合物を含む層104を持つ記憶素子は、導電性の変化前後又は形状の変化前後で「初期状態」と「変化後の状態」とに対応した2つの値を記憶させることができる。このような有機化合物を含む層104としては、正孔輸送性を有する有機化合物、電子輸送性を有する有機化合物、又は高分子系有機化合物を用いることができる。
The
正孔輸送性を有する有機化合物としては、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(略称:NPB)、4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称:TPD)、4,4’,4’’−トリス(N,N−ジフェニル−アミノ)−トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)、4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物を用いることができる。その他、フタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等のフタロシアニン化合物を用いることもできる。ここに述べた化合物は、主に10−6cm2/Vs以上の正孔移動度を有するものである。 As an organic compound having a hole-transport property, 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (abbreviation: NPB), 4,4′-bis [N- ( 3-methylphenyl) -N-phenyl-amino] -biphenyl (abbreviation: TPD), 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (abbreviation: TDATA), 4 , 4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenyl-amino] -triphenylamine (abbreviation: MTDATA), 4,4′-bis (N- (4- (N, N-di-m-tolylamino) phenyl) -N-phenylamino) biphenyl (abbreviation: DNTPD) and other aromatic amine-based compounds (that is, having a benzene ring-nitrogen bond) can be used. In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc), copper phthalocyanine (abbreviation: CuPc), and vanadyl phthalocyanine (abbreviation: VOPc) can also be used. The compounds described here mainly have a hole mobility of 10 −6 cm 2 / Vs or higher.
また、電子輸送性を有する有機化合物としては、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等を用いることができる。この他、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体等を用いることができる。金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等を用いることができる。ここに述べた化合物は、主に10−6cm2/Vs以上の電子移動度を有するものである。 As an organic compound having an electron transporting property, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), bis (10-hydroxybenzo) [H] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), and other metal complexes having a quinoline skeleton or a benzoquinoline skeleton Can be used. In addition, bis [2- (2-hydroxyphenyl) benzoxazolate] zinc (abbreviation: Zn (BOX) 2 ), bis [2- (2-hydroxyphenyl) benzothiazolate] zinc (abbreviation: Zn (BTZ) 2 ) ) And other metal complexes having a thiazole ligand can be used. Besides metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (abbreviation: PBD), 1,3-bis [5- (p -Tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (abbreviation: OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5- (4- Biphenylyl) -1,2,4-triazole (abbreviation: TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2,4- Triazole (abbreviation: p-EtTAZ), bathophenanthroline (abbreviation: BPhen), bathocuproin (abbreviation: BCP), or the like can be used. The compounds described here mainly have an electron mobility of 10 −6 cm 2 / Vs or higher.
有機化合物を含む層104は、蒸着法、スパッタリング法、液滴吐出法又はスピンコート法により、単層構造又は積層構造で形成する。有機化合物を含む層104を複数の材料を用いて形成する場合は、各々の材料を同時に成膜することにより形成することができる。例えば、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
The
なお、有機化合物を含む層104の膜厚は、光学的作用若しくは電気的作用により、導電性又は形状が変化することが可能な膜厚とする。具体的な有機化合物を含む層104の膜厚は5nm乃至100nm程度が好ましい。より好ましくは10nm乃至60nm、5nm乃至20nm、又は5nm乃至10nm程度が望ましい。
Note that the thickness of the
本発明は、一対の電極層のうち、少なくとも一方の電極層(本実施の形態では、第2の電極層106)のヤング率が7.5×1010N/m2以下であることを特徴としている。ヤング率とは弾性率の一種であり、ヤング率(E)は下記数式(1)のように表される。 The present invention is characterized in that the Young's modulus of at least one of the pair of electrode layers (in this embodiment, the second electrode layer 106) is 7.5 × 10 10 N / m 2 or less. It is said. The Young's modulus is a kind of elastic modulus, and the Young's modulus (E) is represented by the following mathematical formula (1).
上記数式(1)において、同一の応力(T)が働く場合、ヤング率が小さいほど物質のひずみ(ε)は大きくなる。つまり、ヤング率が小さいほど物質は変形しやすい。 In the above formula (1), when the same stress (T) works, the smaller the Young's modulus, the larger the strain (ε) of the substance. That is, the smaller the Young's modulus, the easier the material is deformed.
本実施の形態では、第2の電極層106をヤング率7.5×1010N/m2以下としており、銀(Ag)、亜鉛(Zn)、銅(Cu)等の金属と比較してヤング率が小さい。したがって、第2の電極層106は変形しやすく、曲げ等の挙動に伴って変形しやすい。言い換えると、第2の電極層106は曲げ等の挙動に同調しやすい。そのため、曲げ等の挙動に因る不良(素子の破壊)を防止することができ、記憶素子の信頼性が向上する。
In this embodiment mode, the
また、第2の電極層106の膜厚を薄くすることで、曲げ等の挙動により同調しやすくなるため好ましい。したがって、第2の電極層106は、電極層として機能することが可能な膜厚で、より薄くすることが好ましい。具体的には、10nm乃至200nm、好ましくは10nm乃至100nmが望ましい。
In addition, it is preferable to reduce the thickness of the
なお、本発明に係る記憶素子の構造は特に限定されるものではない。例えば、図1(B)に示す記憶素子110のように、第1の電極層102と有機化合物を含む層104との間に層108を設ける構造としてもよい。層108は、半導体材料、絶縁材料、又は金属酸化物材料等を用いて半導体層、絶縁層又は金属酸化物層として形成することができる。層108は、前述の材料を組み合わせて、複数層で形成してもよい。また、半導体層、絶縁層又は金属酸化物層を、第2の電極層106と有機化合物を含む層104との間に設けてもよい。層108の膜厚は、完成する記憶素子が、有機化合物を含む層104の導電性の変化前後又は形状の変化前後で「初期状態」と「変化後の状態」とに対応した2つの値を記憶することを妨げない膜厚とする。
Note that the structure of the memory element according to the present invention is not particularly limited. For example, as in the
図1(B)に示すように層108を設けることで、第1の電極層102と第2の電極層106との間を厚膜化することができ、電極間の短絡による初期不良を防止することができる。また、記憶素子の書き込み電圧などの特性のばらつきも低減することができる。
By providing the
次に、図2、図3に本発明に係る発光素子、圧電素子、有機トランジスタ素子の例を示す。 Next, FIGS. 2 and 3 show examples of the light emitting element, the piezoelectric element, and the organic transistor element according to the present invention.
図2に示す発光素子220は、第1の電極層226と、電子注入層236と、電子輸送層234と、発光層224と、正孔輸送層232と、正孔注入層230と、第2の電極層222と、が順次積層された構造を有する。第1の電極層226と第2の電極層222の間に設けられる層(電子注入層236、電子輸送層234、発光層224、正孔輸送層232、正孔注入層230)は、有機化合物を用いて形成される層である。
A light-emitting
第1の電極層226又は第2の電極層222のいずれか一方は陽極となり、他方は陰極となる。なお、陽極とは、発光層に正孔を注入する電極層のことを示し、陰極とは発光層に電子を注入する電極層のことを示す。本実施の形態では、第1の電極層226を陰極とし、第2の電極層222を陽極とする。
One of the
第1の電極層226は、導電材料を用いる。例えば、元素周期表の1族または2族に属する元素、リチウム(Li)、セシウム(Cs)等のアルカリ金属、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、又はこれらの元素を含む合金材料(Mg−Ag、Al−Li)、ユウロピウム(Eu)、イッテルビウム(Yb)等の希土類金属、又はこれらの元素を含む合金材料等を用いることができる。その他、金(Au)、白金(Pt)、銀(Ag)、銅(Cu)、アルミニウム(Al)等の元素、又は当該元素を含む合金材料若しくは化合物材料、酸化インジウム錫(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等の透光性酸化物導電材料や、酸化シリコンを含む酸化インジウム錫(ITSO)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等の酸化物導電材料を用いることができる。第1の電極層226は、これら材料のうち1種または2種以上を組み合わせて用いることができる。
The
なお、第1の電極層226の膜厚は、特に限定されないが、100nm乃至1000nm程度が好ましく、200nm乃至500nm程度であるのがより好ましい。
Note that there is no particular limitation on the thickness of the
第2の電極層222は、当該第2の電極層222のヤング率が7.5×1010N/m2以下となるような導電材料を用いる。例えば、ヤング率が7.5×1010N/m2以下の元素、合金材料又は化合物材料を用いて形成する。なお、合金材料又は化合物材料を用いる場合は、ヤング率7.5×1010N/m2以下の元素を含むことが好ましい。また、第2の電極層222としては、ヤング率がより小さい材料を用いることが好ましい。例えば、第2の電極層222は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。当該金属元素を含む合金材料としては、インジウム−錫(In−Sn)合金、アルミニウム−マグネシウム(Al−Mg)合金、マグネシウム−銀(Mg−Ag)合金などを用いることができる。当該金属元素を含む化合物としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができる。例えば、酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化シリコンを含む酸化インジウム錫(ITSO)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等を用いることができる。第2の電極層222は、これら材料のうち1種または2種以上を組み合わせて用いることができる。
The
なお、第2の電極層222の膜厚は、特に限定されないが、10nm乃至200nm程度が好ましく、10nm乃至100nm程度であるのがより好ましい。
Note that the thickness of the
第1の電極層226又は第2の電極層222は、蒸着法、スパッタリング法、印刷法又は液滴吐出法により、単層構造又は積層構造で形成する。
The
なお、発光した光を外部に取り出すために、第1の電極層226と第2の電極層222のいずれか一方または両方は、酸化インジウム錫等の透光性酸化物導電材料を用いるか、或いは銀、アルミニウム等を数nm乃至数10nmの厚さとなるように形成して、可視光が透過できるように形成することが好ましい。
Note that in order to extract the emitted light to the outside, one or both of the
電子注入層236は、第1の電極層226から電子輸送層234へ電子の注入を補助する機能を有する層である。電子注入層236は、BPhen、BCP、p−EtTAZ、TAZ、BzOs等の電子輸送層234を形成するのに用いることのできる物質の中から、電子輸送層234の形成に用いる物質よりも電子親和力が相対的に大きい物質を選択して用いることによって形成することができる。このようにして電子注入層236を形成することによって、第1の電極層226と電子輸送層234との間の電子親和力の差が緩和され、電子が注入され易くなる。また、電子注入層236には、Li、Cs等のアルカリ金属、リチウム酸化物、カリウム酸化物、ナトリウム酸化物等のアルカリ金属の酸化物、カルシウム酸化物、マグネシウム酸化物等のアルカリ土類金属の酸化物、フッ化リチウム、フッ化セシウム等のアルカリ金属のフッ化物、フッ化カルシウム等のアルカリ土類金属のフッ化物、またはMg、Ca等のアルカリ土類金属等の無機物が含まれていてもよい。また、電子注入層236はBPhen、BCP、p−EtTAZ、TAZ、BzOs等の有機化合物を含む構成であってもよいし、LiF等のアルカリ金属のフッ化物、またはCaF2等のアルカリ土類金属のフッ化物等の無機化合物からなる構成であってもよい。このようにLiF等のアルカリ金属のフッ化物、またはCaF2等のアルカリ土類金属のフッ化物等の無機化合物を用いて1nm乃至2nmの薄膜として電子注入層236が設けられることによって電子注入層236のエネルギーバンドが曲がる、或いは電子注入層236にトンネル電流が流れることにより、第1の電極層226から電子輸送層234へ電子の注入が容易となる。なお、本発明は特に限定されず、電子注入層236は設けなくともよい。
The
電子輸送層234は、第1の電極層226から注入された電子を発光層224へ輸送する機能を有する層である。このように、電子輸送層234を設けることによって、第1の電極層226と発光層224との距離を離すことができる。その結果、第1の電極層226等に含まれている金属に起因して発光が消滅することを防ぐことができる。電子輸送層234は、電子輸送性物質を用いて形成することが好ましく、特に1×10−6cm2/Vs以上の電子移動度を有する物質を用いて形成することが好ましい。なお、電子輸送性物質とは、正孔よりも電子の移動度が高く、正孔の移動度に対する電子の移動度の比の値(=電子移動度/正孔移動度)が好ましくは100よりも大きい物質をいう。電子輸送層234を形成するのに用いることができる物質の具体例としては、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)等の金属錯体の他、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)、4,4−ビス(5−メチルベンズオキサゾル−2−イル)スチルベン(略称:BzOs)等を用いることができる。また、電子輸送層234は、単層構造でもよいし、これら材料を2種以上組み合わせて積層構造としてもよい。なお、本発明は特に限定されず、電子輸送層234は設けなくともよい。
The
発光層224は、発光機能を有する層であり、有機化合物でなる発光材料を含む。また、無機化合物を含んでいてもよい。発光層224に含まれる有機化合物は、発光性の有機化合物であれば特に限定はなく、種々の低分子系有機化合物、高分子系有機化合物を用いることができる。また、発光性の有機化合物は、蛍光発光材料、又は燐光発光材料のどちらを用いることも可能である。発光層224は、発光性の有機化合物のみからなる層としてもよいし、発光性の有機化合物を当該有機化合物よりも大きいエネルギーギャップを有するホスト材料に分散した構成としてもよい。なお、発光層224を、有機化合物でなる発光材料とホスト材料とを含む層のように複数の化合物を混合した層とする場合は、共蒸着法を用いて形成することができる。ここで、共蒸着とは、一つの処理室内に設けられた複数の蒸着源からそれぞれ原料を気化させ、気化した原料を気相状態で混合し、被処理物上に堆積させる蒸着法をいう。
The
正孔輸送層232とは、第2の電極層222側から注入された正孔を発光層224へ輸送する機能を有する層である。このように、正孔輸送層232を設けることによって、第2の電極層222と発光層224との距離を離すことができる。その結果、第2の電極層222等に含まれている金属に起因して発光が消滅することを防ぐことができる。正孔輸送層232は、正孔輸送性物質を用いて形成することが好ましく、特に1×10−6cm2/Vs以上の正孔移動度を有する物質を用いて形成することが好ましい。なお、正孔輸送性物質とは、電子よりも正孔の移動度が高く、電子の移動度に対する正孔の移動度の比の値(=正孔移動度/電子移動度)が好ましくは100よりも大きい物質をいう。正孔輸送層232を形成するのに用いることができる物質の具体例としては、4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:NPB)、4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)、4,4’,4’’−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)、4,4’−ビス{N−[4−(N,N−ジ−m−トリルアミノ)フェニル]−N−フェニルアミノ}ビフェニル(略称:DNTPD)、1,3,5−トリス[N,N−ジ(m−トリル)アミノ]ベンゼン(略称:m−MTDAB)、4,4’,4’’−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)、フタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)、4,4’−ビス[N−(4−ビフェニリル)−N−フェニルアミノ]ビフェニル(略称:BBPB)等が挙げられる。なお、正孔輸送層232は、単層構造でもよいし、これら材料のうち2種以上を組み合わせて積層構造としてもよい。なお、本発明は特に限定されず、正孔輸送層232は設けなくともよい。
The
正孔注入層230は、第2の電極層222から正孔輸送層232へ正孔の注入を補助する機能を有する層である。正孔注入層230を設けることによって、第2の電極層222と正孔輸送層232との間のイオン化ポテンシャルの差が緩和され、正孔が注入され易くなる。正孔注入層230は、正孔輸送層232を形成している物質よりもイオン化ポテンシャルが小さく、第2の電極層222を形成している物質よりもイオン化ポテンシャルが大きい物質、または正孔輸送層232と第2の電極層222との間に1nm乃至2nmの薄膜として設けたときにエネルギーバンドが曲がるような物質を用いて形成することが好ましい。正孔注入層230を形成するのに用いることのできる物質の具体例として、フタロシアニン(略称:H2Pc)や銅フタロシアニン(CuPC)等のフタロシアニン系の化合物、或いはポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)水溶液(PEDOT/PSS)等の高分子等が挙げられる。つまり、正孔注入層230におけるイオン化ポテンシャルが正孔輸送層232におけるイオン化ポテンシャルよりも相対的に小さくなるような物質を正孔輸送性物質の中から選択することによって、正孔注入層230を形成することができる。なお、本発明は特に限定されず、正孔注入層230は設けなくともよい。
The
なお、正孔注入層230に換えて正孔発生層が設けられていてもよいし、または電子注入層236に換えて電子発生層が設けられていてもよい。
Note that a hole generation layer may be provided instead of the
ここで、正孔発生層とは、正孔を発生する層である。正孔輸送性物質の中から選ばれた少なくとも一の物質と、正孔輸送性物質に対して電子受容性を示す物質とを混合することによって正孔発生層を形成することができる。ここで、正孔輸送性物質としては、正孔輸送層232を形成するのに用いることのできる物質と同様の物質を用いることができる。また、電子受容性を示す物質としては、モリブデン酸化物、バナジウム酸化物、ルテニウム酸化物、レニウム酸化物等の金属酸化物を用いることが好ましい。
Here, the hole generation layer is a layer that generates holes. The hole generating layer can be formed by mixing at least one substance selected from the hole transporting substances and a substance that exhibits an electron accepting property with respect to the hole transporting substance. Here, as the hole transporting substance, a substance similar to the substance that can be used for forming the
また、電子発生層とは、電子を発生する層である。電子輸送性物質の中から選ばれた少なくとも一の物質と、電子輸送性物質に対して電子供与性を示す物質とを混合することによって電子発生層を形成することができる。ここで、電子輸送性物質としては電子輸送層234を形成するのに用いることのできる物質と同様の物質を用いることができる。また、電子供与性を示す物質としては、アルカリ金属およびアルカリ土類金属の中から選ばれた物質、具体的にはリチウム(Li)、カルシウム(Ca)、ナトリウム(Na)、カリウム(K)、マグネシウム(Mg)等を用いることができる。
The electron generating layer is a layer that generates electrons. The electron generating layer can be formed by mixing at least one substance selected from electron transporting substances and a substance exhibiting an electron donating property with respect to the electron transporting substance. Here, as the electron transporting substance, a substance similar to the substance that can be used to form the
電子注入層236、電子輸送層234、発光層224、正孔輸送層232、正孔注入層230は、それぞれ、蒸着法、液滴吐出法、または塗布法により形成すればよい。第1の電極層226又は第2の電極層222は、スパッタリング法または蒸着法等により形成すればよい。
The
本実施の形態において、発光素子220は、一対の電極層(第1の電極層226及び第2の電極層222)間に少なくとも発光層224を含んでいればよく、その他の機能を有する層(電子注入層236、電子輸送層234、正孔輸送層232、正孔注入層230等)は適宜設ければよい。
In this embodiment mode, the light-emitting
また、第1の電極層226を陽極とし、第2の電極層222を陰極としてもよい。その場合、第1の電極層226側から、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層が順次積層された構成となる。
Alternatively, the
発光素子220を構成する第2の電極層222をヤング率7.5×1010N/m2以下としており、銀(Ag)、亜鉛(Zn)、銅(Cu)等の金属と比較してヤング率が小さい。そのため、第2の電極層222は比較的変形させやすく、素子の曲げ等の挙動に同調しやすい。したがって、曲げ等の挙動に因る不良を防止することができ、発光素子の信頼性が向上する。
The
図3(A)に示す圧電素子300は、第1の電極層306と、圧電層304と、第2の電極層302と、が順次積層された構造を有する。
A
第1の電極層306は、導電材料を用いる。例えば、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等の元素、又は当該元素を含む合金材料若しくは化合物材料を用いることができる。その他、酸化インジウム錫(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等の透光性酸化物導電材料や、酸化シリコンを含む酸化インジウム錫(ITSO)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等の導電材料を用いることもできる。第1の電極層306は、これら材料のうち1種又は2種以上を組み合わせて用いることができる。
The
第2の電極層302は、当該第2の電極層302のヤング率が7.5×1010N/m2以下となるような導電材料を用いる。例えば、ヤング率が7.5×1010N/m2以下の元素、合金材料又は化合物材料を用いて形成する。なお、合金材料又は化合物材料を用いる場合は、ヤング率7.5×1010N/m2以下の元素を含むことが好ましい。また、第2の電極層302としては、ヤング率がより小さい材料を用いることが好ましい。
The
例えば、第2の電極層302は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。当該金属元素を含む合金材料としては、インジウム−錫(In−Sn)合金、アルミニウム−マグネシウム(Al−Mg)合金、マグネシウム−銀(Mg−Ag)合金などを用いることができる。当該元素を含む化合物としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができる。第2の電極層302は、これら材料のうち1種又は2種以上を組み合わせて用いることができる。
For example, the
なお、第2の電極層302の膜厚は、特に限定されないが、10nm乃至200nm程度であるのが好ましく、10nm乃至100nm程度であるのがより好ましい。
Note that the thickness of the
第1の電極層306又は第2の電極層302は、上述した材料を用いて、蒸着法、スパッタリング法、印刷法又は液滴吐出法により、単層構造又は積層構造で形成する。
The
圧電層304は、有機圧電材料を用いる。例えば、ポリフッ化ビニリデン又はその共重合体等の高分子系有機化合物を用いることができる。圧電層304は、スパッタリング法又は蒸着法により形成すればよい。
The
圧電素子300を構成する第2の電極層302をヤング率7.5×1010N/m2以下としており、Ag、Zn、Cu等の金属元素と比較するとヤング率が小さい。そのため、第2の電極層302は比較的変形させやすく、素子の曲げ等の挙動に同調させやすい。したがって、曲げ等の挙動に因る不良を防止することができ、圧電素子の信頼性が向上する。
The
図3(B)に示す有機トランジスタ素子320は、ゲート電極層326と、ゲート絶縁層330と、有機半導体層324と、ソース電極又はドレイン電極として機能する電極層322と、が積層された構造を有する。まず、基板328上にゲート電極層326が形成される。当該ゲート電極層326上にゲート絶縁層330が形成され、ゲート電極層326上にゲート絶縁層330を間に介して有機半導体層324が形成される。当該有機半導体層324に接して、ソース電極又はドレイン電極として機能する電極層322が形成される。
An
基板328は、ガラス基板、石英基板、半導体基板、金属基板、又はステンレス基板等を用いる。
As the
ゲート電極層326は、導電材料を用いて形成する。例えば、白金(Pt)、金(Au)、アルミニウム(Al)、クロム(Cr)、ニッケル(Ni)、コバルト(Co)、銅(Cu)、チタン(Ti)、マグネシウム(Mg)、カルシウム(Ca)、バリウム(Ba)等の元素、又は当該元素を含む合金材料若しくは化合物材料を用いて、蒸着法又はスパッタリング法により導電層を形成し、当該導電層を選択的にエッチング加工することで形成できる。また、ゲート電極層326は、各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)、ナノインプリント法、液滴吐出法、ディスペンサ法、選択的な塗布法などを用いて形成してもよい。このような方法を用いると、所望の場所に選択的に導電層を形成することができる。
The
ゲート絶縁層330は、酸化シリコン、窒化シリコン、酸化窒化シリコン、或いは窒化酸化シリコン等の無機絶縁材料、又はポリイミドなどの有機絶縁材料を用いて形成する。ゲート絶縁層330は、単層構造としてもよいし、これら材料のうち2種以上組み合わせて積層構造としてもよい。なお、ゲート絶縁層330は、CVD法、スパッタリング法、液滴吐出法、塗布法等により形成すればよい。
The
有機半導体層324は、キャリア輸送性(正孔輸送性又は電子輸送性)があり、電界効果によりキャリア密度(正孔密度又は電子密度)が変化する有機化合物を用いて形成する。例えば、ペンタセン、ナフタセン等の低分子系有機化合物、ポリ(エチレンジオキシチオフェン)(PEDOT)、ポリフェニレンビニレン(PPV)等の高分子系有機化合物を用いることができる。有機半導体層324は、蒸着法、塗布法、液滴吐出法等により形成すればよい。なお、低分子系有機化合物を用いる場合は、蒸着法により形成することが好ましい。
The
電極層322は、当該電極層322のヤング率が7.5×1010N/m2以下となるような導電材料を用いて形成する。例えば、ヤング率が7.5×1010N/m2以下の元素、合金材料又は化合物材料を用いて形成する。なお、合金材料又は化合物材料を用いる場合は、ヤング率7.5×1010N/m2以下の元素を含むことが好ましい。また、電極層322としては、よりヤング率が小さい材料を用いることが好ましい。
The
例えば、電極層322は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。当該金属元素を含む合金材料としては、インジウム−錫(In−Sn)合金、アルミニウム−マグネシウム(Al−Mg)合金、マグネシウム−銀(Mg−Ag)合金などを用いることができる。当該元素を含む化合物としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができる。電極層322は、これら材料のうち1種又は2種以上を組み合わせて用いることができる。電極層322は、上述した材料を用いて、スパッタリング法又は蒸着法により導電層を形成し、当該導電層を選択的にエッチング加工して形成できる。また、電極層322は、各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)、ナノインプリント法、液滴吐出法、ディスペンサ法、選択的な塗布法などを用いて形成してもよい。このような方法を用いると、所望の場所に選択的に電極層を形成することができる。電極層322は、ソース電極又はドレイン電極として機能する。
For example, the
有機トランジスタ素子320を構成する電極層322をヤング率7.5×1010N/m2以下としており、Ag、Zn、Cu等の金属元素と比較するとヤング率が小さい。そのため、電極層322は比較的変形させやすく、素子の曲げ等の挙動に同調させやすい。したがって、曲げ等の挙動に因る不良を防止することができ、素子の信頼性が向上する。
The
以上のように、本発明は有機化合物を含む層を有する様々な素子に適用することが可能である。本発明を適用することで、不良が生じにくい素子を提供することができる。また、適用する素子が求める特性に応じ、仕事関数や電気抵抗等の電気特性を考慮して電極層を構成する材料を選定する場合にも、本発明を適用しヤング率を考慮することで、より不良が生じにくい素子を提供することができる。よって、素子の不良を防止できるため、素子の信頼性を向上させることができる。また、素子の製造において歩留まりを向上させることも可能になる。 As described above, the present invention can be applied to various elements having a layer containing an organic compound. By applying the present invention, it is possible to provide an element in which defects are less likely to occur. In addition, according to the characteristics required by the element to be applied, even when selecting a material constituting the electrode layer in consideration of electrical characteristics such as work function and electrical resistance, by applying the present invention and considering the Young's modulus, It is possible to provide an element in which defects are less likely to occur. Therefore, since the defect of an element can be prevented, the reliability of the element can be improved. Further, it becomes possible to improve the yield in the manufacture of the element.
(実施の形態2)
本実施の形態では、本発明の半導体装置の作製方法の例について、図11、図12を用いて説明する。なお、本実施の形態で説明する半導体装置は、可撓性を有する基板上に有機化合物を含む層を有する素子が設けられている。
(Embodiment 2)
In this embodiment, an example of a method for manufacturing a semiconductor device of the present invention will be described with reference to FIGS. Note that in the semiconductor device described in this embodiment, an element including a layer containing an organic compound is provided over a flexible substrate.
図11(A)に示すように、第1の基板700上に剥離層702を形成し、剥離層702上に絶縁層704を形成する。次に、絶縁層704上に半導体素子を形成する。ここでは、半導体素子として、トランジスタ706、トランジスタ708、トランジスタ710を形成する。次に、トランジスタ706と接続する第1の電極層718、トランジスタ708と接続する第1の電極層719、トランジスタ710と接続する第1の電極層720を形成し、第1の電極層718、719、720の端部を覆う隔壁層721を形成する。第1の電極層718、719、720及び隔壁層721上に有機化合物を含む層722を形成し、有機化合物を含む層722上に第2の電極層724を形成して、有機化合物を含む層を有する素子726、素子728、素子730を得る。第2の電極層724上には、保護層として機能する絶縁層734を形成する。ここでは、絶縁層704から上層に積層された第2の電極層724までの積層体を素子形成層738とする。
As shown in FIG. 11A, a
第1の基板700は、ガラス基板、石英基板、半導体基板、金属基板、ステンレス基板等の、本作製工程の処理温度に耐えうる耐熱性を有する基板を用いる。
As the
剥離層702は、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成する。また、剥離層702はシリコン(Si)を含む材料を用いて形成することもできる。剥離層702をシリコンを用いて形成する場合、非晶質構造、微結晶構造、多結晶構造のいずれを用いてもよい。剥離層702は、これらの材料を用い、スパッタリング法、CVD法、塗布法又は印刷法等により、単層構造又は積層構造で形成する。なお、塗布法は、スピンコート法や液滴吐出法を含む。
The
剥離層702を単層構造で形成する場合、タングステン層、モリブデン層、タングステンとモリブデンの混合物を含む層、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成することが好ましい。なお、タングステンとモリブデンの混合物とは、例えばタングステンとモリブデンの合金に相当する。
In the case where the
剥離層702を積層構造で形成する場合は、1層目に金属層を形成し、2層目に金属酸化物又は金属窒化物を含む層を形成することが好ましい。例えば、1層目にタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、2層目にタングステンの酸化物若しくは酸化窒化物層、モリブデンの酸化物若しくは酸化窒化物、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を形成することが好ましい。なお、剥離層702は、第1の基板700側から順に1層目、2層目とする。
In the case where the
剥離層702を金属層と金属酸化物を含む層の積層構造とする場合、金属層を形成し、当該金属層を酸化処理することで金属酸化物層を形成することができる。酸化処理は、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液を用いる処理等を行えばよい。また、剥離層として金属層を形成し、当該金属層上に酸化物でなる絶縁層を形成することで、金属層と絶縁層との界面に当該金属の酸化物を含む層(金属酸化物層)を形成することもできる。例えば、剥離層702をタングステン層とタングステンの酸化物を含む層の積層構造とする場合、タングステン層を形成し、当該タングステン層を酸化処理することでタングステンの酸化物を含む層を形成することができる。また、タングステン層上に酸化物でなる絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層を形成することもできる。同様に、タングステン層上に窒化物を含む絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの窒化物を含む層を形成することもできる。
In the case where the
剥離層702に用いるタングステンの酸化物は、WOxで表すことができる。xは2乃至3の範囲内にあり、xが2の場合はWO2、xが2.5の場合はW2O5、xが2.75の場合はW4O11、xが3の場合はWO3となる。
The tungsten oxide used for the
なお、本実施の形態では、第1の基板700に接して剥離層702を形成しているが、本発明は特に限定されない。例えば、第1の基板700に接して絶縁層を形成し、当該絶縁層に接して剥離層702を形成してもよい。
Note that although the
絶縁層704は、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の無機絶縁材料を用いて形成する。絶縁層704は、これらの材料を用いて、スパッタリング法、CVD法、塗布法、印刷法等により、単層構造又は積層構造で形成する。
The insulating
トランジスタ706、トランジスタ708、トランジスタ710としては、様々なトランジスタを適用することができる。例えば、トランジスタ706、708、710として、図10(A)乃至(D)に示すようなTFT1380、TFT1390、TFT1480、TFT1490を適用することができる。以下、図10を用いて、トランジスタの具体的な作製方法について説明する。
Various transistors can be used as the
図10(A)に示すTFT1380は、トップゲート型の薄膜トランジスタの一例である。薄膜トランジスタは、TFTともいう。基板上に剥離層を介して絶縁層1301が設けられ、絶縁層1301上にTFT1380が設けられている。
A
TFT1380は、絶縁層1301上に半導体層1302が形成され、半導体層1302上にゲート絶縁層1303を介してゲート電極層1304が形成されている。また、ゲート電極層1304の側面には、サイドウォールとも言われる絶縁層1308が形成されている。半導体層1302、ゲート電極層1304上には層間絶縁層として機能する絶縁層1351、絶縁層1352が形成され、当該絶縁層1351、1352を介して半導体層1302と接続する電極層1312が形成される。電極層1312は、ソース電極又はドレイン電極として機能する。
In the
半導体層1302は、半導体材料を用いて形成する。例えば、シリコン、シリコンゲルマニウムのようなシリコンを主成分とする材料又はゲルマニウム等を用いる。半導体層1302は、半導体材料を用いて、CVD法又はスパッタリング法により半導体層を形成し、当該半導体層を選択的にエッチング加工して、島状の半導体層1302を形成する。
The
半導体層1302は、非晶質半導体又は結晶性半導体のいずれを用いてもよい。本実施の形態では、半導体層1302は、結晶構造を有する半導体で形成される層とする。結晶構造を有する半導体で形成される層としては、非晶質若しくは微結晶質の半導体を、レーザビームの照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザビームの照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
The
加熱処理を適用して結晶化させた半導体層を形成する場合、結晶化の際の加熱処理により、半導体層の下層に形成された剥離層及び絶縁層の界面に、剥離層の酸化物層を形成することができる。例えば、図11(A)において、剥離層702として金属層を形成した場合、上層に設けられるトランジスタ706、708、710が有する半導体層を結晶化する際の加熱処理により、剥離層702と絶縁層704の界面において、剥離層702である金属層の表面を酸化して金属酸化物層を形成することが可能である。このように剥離層702と絶縁層704との界面に剥離層の酸化物層(金属酸化物層)を形成することで、後の剥離工程において、剥離層と絶縁層との間を容易に剥離することができる。
In the case of forming a crystallized semiconductor layer by applying heat treatment, an oxide layer of the separation layer is formed at the interface between the separation layer and the insulating layer formed in the lower layer of the semiconductor layer by heat treatment at the time of crystallization. Can be formed. For example, in FIG. 11A, when a metal layer is formed as the
レーザビームを照射して結晶化する場合には、連続発振レーザビーム、若しくは繰り返し周波数が10MHz以上であって、パルス幅が1ナノ秒以下、好ましくは1ピコ秒乃至100ピコ秒である超短パルス発振のレーザビームを照射することによって、結晶性半導体が溶融した溶融領域を、当該レーザビームの照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、電界効果移動度400cm2/V・sec以上を実現することができる。 When crystallization is performed by irradiation with a laser beam, a continuous wave laser beam or an ultrashort pulse having a repetition frequency of 10 MHz or more and a pulse width of 1 nanosecond or less, preferably 1 picosecond to 100 picoseconds. By irradiating with an oscillating laser beam, crystallization can be performed while the molten region in which the crystalline semiconductor is melted is continuously moved in the irradiation direction of the laser beam. By such a crystallization method, a crystalline semiconductor having a large particle diameter and a crystal grain boundary extending in one direction can be obtained. By adjusting the carrier drift direction to the direction in which the crystal grain boundary extends, the field-effect mobility in the transistor can be increased. For example, field effect mobility of 400 cm 2 / V · sec or more can be realized.
また、ガラス基板の耐熱温度(約600℃)以下の結晶化プロセスを用いて結晶化する場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。 Further, when crystallization is performed using a crystallization process at a heat resistant temperature (about 600 ° C.) or lower of the glass substrate, a large area glass substrate can be used. Therefore, a large amount of semiconductor devices can be manufactured per substrate, and the cost can be reduced.
なお、ガラス基板の耐熱温度以上の加熱による結晶化工程を行い、半導体層1302を形成することもできる。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を700℃以上で加熱して半導体層1302を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。
Note that the
また、半導体層1302は、少なくともチャネル形成領域とソース領域又はドレイン領域として機能する不純物領域が形成される。また、チャネル形成領域とソース領域又はドレイン領域として機能する不純物領域との間に、LDD領域(Lightly Doped Drain)として機能する低濃度不純物領域が形成されてもよい。不純物領域は、半導体層に導電性を付与する元素を添加することで形成することができる。導電性を付与する元素は、p型を付与する元素又はn型を付与する元素を添加すればよい。n型を付与する元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、半導体層1302にチャネル形成領域1313と、ソース領域又はドレイン領域として機能する高濃度不純物領域1311と、低濃度不純物領域1310(LDD領域ともいわれる)を形成する。低濃度不純物領域1310は、チャネル形成領域1313と高濃度不純物領域1311との間に形成される。高濃度不純物領域1311には、低濃度不純物領域1310よりも高い濃度で導電性を付与する元素が添加されている。また、チャネル形成領域1313は、ゲート絶縁層1303を介してゲート電極層1304と重なり、低濃度不純物領域1310は、ゲート絶縁層1303を介して絶縁層1308と重なるように形成される。なお、本発明は特に限定されず、低濃度不純物領域はゲート電極層と重なるように形成してもよいし、低濃度不純物領域を形成しない構成としてもよい。
In the
ゲート絶縁層1303は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料を用いて形成する。ゲート絶縁層1303は、これらの材料を用いて、CVD法またはスパッタリング法により、単層構造又は積層構造で形成する。その他、液滴吐出法、塗布法、ゾルゲル法等を用い、絶縁性を有する溶液を用いてゲート絶縁層1303を形成してもよい。絶縁性を有する溶液の代表例としては、無機酸化物の微粒子が分散された溶液、ポリイミド、ポリアミド、ポリエステル、アクリル、PSG(リンガラス)、BPSG(ボロンリンガラス)、シリケート系SOG(Spin on Glass)、アルコキシシリケート系SOG、ポリシラザン系SOG、ポリメチルシロキサンに代表される、Si−CH2結合を有するSiO2を適宜用いることができる。
The
ゲート電極層1304は、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)等の元素、又は当該元素を含む合金材料若しくは化合物材料等の導電材料を用いて形成する。また、導電性を付与する元素を添加した多結晶半導体で形成することもできる。ゲート電極層1304は、これらの材料を用いて、CVD法、スパッタリング法、蒸着法等により単層構造又は積層構造の導電層を形成し、当該導電層を選択的にエッチング加工することで形成できる。また、ゲート電極層1304は、各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)、ナノインプリント法、液滴吐出法、ディスペンサ法、選択的な塗布法などを用いて形成してもよい。このような方法を用いると、所望の場所に選択的にゲート電極層1304となる導電層を形成することができ、エッチング工程が不要になる。
The
例えば、ゲート電極層1304を積層構造で形成する場合は、1層目に金属窒化物からなる層を形成し、2層目に金属元素からなる層を形成することができる。ゲート電極層1304は、ゲート絶縁層1303側から1層目、2層目とする。ゲート電極層1304をこのような積層構造とする場合は、1層目の端部が2層目の端部より外側に突き出した形状としても良い。また、1層目を金属窒化物からなる層とすることで、バリアメタルとすることができ、2層目を構成する金属元素が、ゲート絶縁層1303やその下層の半導体層1302に拡散することを防ぐことができる。
For example, in the case where the
絶縁層1308は、酸化シリコン等のシリコンを含む絶縁材料を用いて形成する。例えば、絶縁層1308は、ゲート電極層1304を形成した後、CVD法により酸化シリコンを用いて絶縁層を形成し、該絶縁層をRIE(Reactive ion etching:反応性イオンエッチング)法によりエッチングすることで、形成することができる。絶縁層1308は、ゲート電極層1304の側面に形成される。また、絶縁層1308は、サイドウォールとも呼ばれる。なお、絶縁層1308は、設けなくともよい。なお、本実施の形態では、絶縁層1308をエッチング加工して形成する際に、下層にあるゲート絶縁層1303もエッチングする。もちろん、絶縁層1308のみエッチング加工してもよい。
The insulating
絶縁層1351、絶縁層1352は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、又はアクリル、ポリイミドなどの有機絶縁材料を用いて形成する。絶縁層1351、1352は、これらの材料を用いて、スパッタリング法、CVD法、塗布法等により、単層構造又は積層構造で形成する。例えば、絶縁層1351、1352は、スピン塗布やロールコーターなどの塗布法を用いて形成することができる。その場合は、液状の絶縁材料を塗布した後、熱処理により酸化シリコンを含む絶縁層を形成することもできる。具体的には、シロキサン結合を含む材料を塗布した後、200℃乃至400℃の熱処理を行うことで酸化シリコンを含む絶縁層を形成することができる。絶縁層1351、1352として、塗布法により形成した絶縁層やリフローにより平坦化した絶縁層を形成することで、その上層の形成する配線の断線を防止することができる。また、多層配線を形成する場合にも有効に利用することができる。なお、図10(A)では層間絶縁層を絶縁層1351、1352の2層構造とする例を説明したが、本発明は特に限定されず、単層構造又は3層以上の積層構造としてもよい。
The insulating
電極層1312は、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)等の元素、又は当該元素を含む合金材料若しくは化合物材料等の導電材料を用いて形成することができる。例えば、アルミニウムを含む合金材料としては、アルミニウムとニッケルを含む合金材料、又はアルミニウム及びニッケルの他、炭素若しくはシリコンの一方又は両方を含む合金材料を用いることができる。なお、電極層1312は、バリア層とアルミニウムシリコン(Al−Si)層とバリア層の積層構造、バリア層とアルミニウムシリコン(Al−Si)層と窒化チタン層とバリア層の積層構造を採用するのが好ましい。ここで、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる層に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため電極層1312を形成する材料として最適である。また、上層と下層にバリア層を設けることで、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することが可能である。さらに、還元性の高い元素であるチタンからなるバリア層を形成することで、結晶質半導体層上に薄い自然酸化層ができてしまう場合でも、この自然酸化層を還元し、結晶質半導体層と良好なコンタクトをとることを可能にする。電極層1312は、これらの材料を用いて、スパッタリング法やCVD法等により、単層構造又は積層構造でなる導電層を形成し、当該導電層を選択的にエッチング加工して形成することができる。また、電極層1312は、各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)、ナノインプリント法、液滴吐出法、ディスペンサ法、選択的な塗布法などを用いて形成してもよい。このような方法を用いると、所望の場所に選択的に電極層1312となる導電層を形成することができる。
The
なお、図10(A)における絶縁層1351、1352は、図11(A)における絶縁層712、714に相当する。また、絶縁層1301は絶縁層704に相当する。
Note that the insulating
図10(B)に示すTFT1390は、ボトムゲート型の薄膜トランジスタの一例である。基板上に剥離層を介して絶縁層1361が設けられ、絶縁層1361上にTFT1390が設けられている。
A
TFT1390は、絶縁層1361上にゲート電極層1364が形成され、ゲート電極層1364上にゲート絶縁層1363を介して半導体層1362が形成されている。また、半導体層1362の上層には、チャネル保護層1369が形成されている。半導体層1362及びチャネル保護層1369上には、層間絶縁層として機能する絶縁層1391、絶縁層1392が形成され、当該絶縁層1391、1392を介して半導体層1362と接続する電極層1372が形成される。電極層1372は、ソース電極又はドレイン電極として機能する。
In the
ゲート電極層1364、ゲート絶縁層1363、半導体層1362、電極層1372は、上述した図10(A)の説明に準じ、同様の材料及び作製方法を用いて形成する。絶縁層1361、1391、1392は、図10(A)における絶縁層1301、1351、1352にそれぞれ準じ、同様の材料、作製方法を用いて形成すればよい。
The
チャネル保護層1369は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、又はアクリル、ポリイミド等の有機絶縁材料を用いて形成する。チャネル保護層1369は、これらの材料を用いて、CVD法、スパッタリング法により絶縁層を形成し、当該絶縁層を選択的にエッチング加工して形成する。また、絶縁性を有する溶液を用いて、液滴吐出法、塗布法、ゾルゲル法等により、チャネル保護層として機能する絶縁層を選択的に形成することもできる。
The channel
図10(C)に示すTFT1480は、スタガ型の有機半導体トランジスタの一例である。基板上に剥離層を介して絶縁層1401が設けられ、絶縁層1401上にTFT1480が設けられている。
A
TFT1480は、絶縁層1401上にゲート電極層1402が形成され、ゲート電極層1402上にゲート絶縁層1403を介して有機半導体層1404が形成されている。有機半導体層1404及びゲート絶縁層1403上に、当該有機半導体層1404と接続する電極層1412が形成される。電極層1412は、ソース電極又はドレイン電極として機能する。
In the
ゲート電極層1402は、ゲート電極層1304と同様の材料及び作製方法を用いて形成することができる。また、液滴吐出法を用い、乾燥、焼成してゲート電極層1402を形成することができる。また、絶縁層1401上に、導電性微粒子を含むペーストを印刷法により印刷し、乾燥、焼成してゲート電極層1402を形成することができる。導電性微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれを主成分とする微粒子でもよい。また、酸化インジウム錫(ITO)などの酸化物導電材料を主成分とする微粒子でもよい。
The
ゲート絶縁層1403は、ゲート絶縁層1303と同様の材料及び作製方法を用いて形成することができる。
The
有機半導体層1404は、キャリア輸送性(正孔輸送性又は電子輸送性)があり、電界効果によりキャリア密度(正孔密度又は電子密度)が変化する有機化合物を用いて形成する。例えば、ペンタセン、ナフタセン等の低分子系有機化合物、ポリ(エチレンジオキシチオフェン)(PEDOT)、ポリフェニレンビニレン(PPV)等の高分子系有機化合物を用いることができる。有機半導体層1404は、これらの材料を用いて、蒸着法、塗布法、液滴吐出法等により形成すればよい。なお、低分子系有機化合物を用いる場合は、蒸着法により形成することが好ましい。
The
電極層1412は、電極層1312と同様の材料及び作製方法を用いて形成することができる。
The
図10(D)に示すTFT1490は、コプレナー型の有機半導体トランジスタの一例である。基板上に剥離層を介して絶縁層1461が設けられ、絶縁層1461上にTFT1490が設けられている。
A
TFT1490は、絶縁層1461上にゲート電極層1462が形成され、ゲート電極層1462上にゲート絶縁層1463が形成されている。ゲート絶縁層1463上には電極層1472が形成され、電極層1472及びゲート絶縁層1463上に有機半導体層1464が形成されている。有機半導体層1464は、電極層1472の一部を覆うように形成されており、当該電極層1472と接続している。また、有機半導体層1464は、ゲート絶縁層1463を介してゲート電極層1462と対向している。電極層1472は、ソース電極又はドレイン電極として機能する。
In the
ゲート電極層1462、ゲート絶縁層1463、電極層1472、有機半導体層1464は、上述した図10(C)の説明に準じ、同様の材料及び作製方法を用いて形成する。
The
以上のように形成されたTFT1380、1390、1480、1490を、図11(A)に示すトランジスタ706、708、710に適用することができる。
The
図11(A)に示す第1の電極層718、719、720は、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等の元素、又は当該元素を含む合金材料若しくは化合物材料等の導電材料を用いて形成する。その他、リチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、ユーロピウム(Er)、イッテルビウム(Yb)等の希土類金属、及びこれらのいずれかを含む合金(MgAg、AlLi等)等の導電材料を用いることができる。また、酸化インジウム錫(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等の透光性酸化物導電材料や、酸化シリコンを含む酸化インジウム錫(ITSO)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等の導電材料を用いることもできる。第1の電極層718、719、720は、これらの材料を用いて、スパッタリング法、CVD法、蒸着法等により単層構造又は積層構造の導電層を形成し、当該導電層を選択的にエッチング加工して形成することができる。また、第1の電極層718、719、720は、各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)、ナノインプリント法、液滴吐出法、ディスペンサ法、選択的な塗布法などを用いて形成してもよい。このような方法を用いると、所望の場所に選択的に第1の電極層718、719、720となる導電層を形成することができ、エッチング工程が不要になる。 The first electrode layers 718, 719, and 720 shown in FIG. 11A are made of gold (Au), silver (Ag), platinum (Pt), nickel (Ni), tungsten (W), chromium (Cr), and molybdenum. (Mo), iron (Fe), cobalt (Co), copper (Cu), palladium (Pd), carbon (C), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta), etc. It is formed using an element or a conductive material such as an alloy material or a compound material containing the element. In addition, alkali metals such as lithium (Li) and cesium (Cs), and alkaline earth metals such as magnesium (Mg), calcium (Ca) and strontium (Sr), rare earths such as europium (Er) and ytterbium (Yb) A conductive material such as a metal and an alloy (MgAg, AlLi, or the like) containing any of these can be used. Further, a light-transmitting oxide conductive material such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and zinc oxide to which gallium is added (GZO), indium tin oxide containing silicon oxide ( (ITSO) A conductive material such as indium oxide containing 2 wt% to 20 wt% of zinc oxide (ZnO) can also be used. The first electrode layers 718, 719, and 720 are formed using these materials by forming a single layer structure or a stacked layer conductive layer by a sputtering method, a CVD method, an evaporation method, or the like, and selectively etching the conductive layer. It can be formed by processing. The first electrode layers 718, 719, and 720 can be formed by various printing methods (screen (stencil) printing, offset (flat plate) printing, a method of forming a desired pattern such as relief printing or gravure (intaglio printing)), and nanoimprinting. It may be formed using a method, a droplet discharge method, a dispenser method, a selective coating method, or the like. When such a method is used, a conductive layer to be the first electrode layers 718, 719, and 720 can be selectively formed at a desired place, and an etching step is not necessary.
第1の電極層718、719、720及びトランジスタ706、708、710は、絶縁層716を介して接続している。絶縁層716は、層間絶縁層として機能し、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、又はアクリル、ポリイミドなどの有機絶縁材料を用いて形成する。絶縁層716は、これらの材料を用いて、スパッタリング法、CVD法、塗布法等により、単層構造又は積層構造で形成すればよい。なお、絶縁層716は、上層に形成する第1の電極層718、719、720の断線を防止するため、平坦化した絶縁層を形成することが好ましい。
The first electrode layers 718, 719, and 720 and the
隔壁層721は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、又はアクリル、ポリイミド等の有機絶縁材料等を用いて形成する。隔壁層721は、これらの絶縁材料を用いて、CVD法、スパッタリング法、塗布法等により全面に絶縁層を形成した後、選択的にエッチング加工して形成することができる。また、液滴吐出法、印刷法等を用いて、選択的に隔壁層として機能する絶縁層を形成することもできる。その他、感光性の材料を用いて全面に絶縁層を形成した後、当該絶縁層を露光及び現像することにより、所望の形状に加工することが可能である。なお、隔壁層721の形状は、端部の曲率半径が連続的に変化する形状が好ましい。隔壁層721をこのような形状にすることで、上層に形成する層の被覆性を向上することができる。
The
有機化合物を含む層722は、光学的作用若しくは電気的作用により、導電性が変化する有機化合物又は形状が変化する有機化合物を用いて形成する。具体的には、有機化合物を含む層722は、正孔輸送性を有する有機化合物、電子輸送性を有する有機化合物、又は高分子系有機化合物を用いて形成することができる。有機化合物を含む層722は、これらの材料を用いて、スパッタリング法、蒸着法、印刷法又は液滴吐出法により、単層構造又は積層構造で形成する。
The
第2の電極層724は、ヤング率が7.5×1010N/m2以下となるような導電材料を用いて形成する。例えば、ヤング率が7.5×1010N/m2以下の元素、合金材料、又は化合物材料を用いて形成する。なお、合金材料又は化合物材料を用いて形成する場合は、ヤング率7.5×1010N/m2以下の元素を含むことが好ましい。また、第2の電極層724は、ヤング率がより小さいことが好ましい。具体的には、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成すればよい。第2の電極層724は、これらの材料を用いて、スパッタリング法、蒸着法、印刷法又は液滴吐出法等により、単層構造又は積層構造で形成する。また、第2の電極層724の膜厚は、特に限定されないが、10nm乃至200nm程度で形成するのが好ましく、10nm乃至100nm程度で形成するのがより好ましい。
The
以上により、素子726、素子728、素子730を得ることができる。本実施の形態では、素子726、728、730は、記憶素子として機能する。なお、素子726、728、730を記憶素子として機能させる場合は、上記実施の形態1で示した記憶素子100又は記憶素子110と同様の材料及び作製方法を用いて形成すればよいので、本実施の形態では詳しい説明は省略している。したがって、本実施の形態では第1の電極層と有機化合物を含む層が接して形成された例を説明したが、第1の電極層と有機化合物を含む層との間に絶縁層や半導体層等が設けられた構成としてもよい。同様に、第2の電極層と有機化合物を含む層との間にも絶縁層や半導体層等が設けられた構成としてもよい。
Through the above steps, the
また、本発明は特に限定されず、有機化合物を含む層722を構成する材料を適宜選択することによって、発光素子として機能する素子726、728、730を形成することもできる。
In addition, the present invention is not particularly limited, and
素子726、728、730を発光素子として機能させる場合、有機化合物を含む層722として、発光機能を有する層を形成する。例えば、有機化合物を含む層722として、有機化合物でなる発光材料を含む発光層を形成する。発光層は、無機化合物を含んでいてもよい。発光層に含まれる有機化合物は、発光性の有機化合物であれば特に限定はなく、様々な低分子系有機化合物、高分子系有機化合物を用いることができる。発光性の有機化合物は、蛍光発光材料又は燐光発光材料のどちらを用いてもよい。発光層は、発光性の有機化合物のみからなる層としてもよいし、発光性の有機化合物を当該有機化合物よりも大きいエネルギーギャップを有するホスト材料に分散した構成としてもよい。また、有機化合物を含む層722は、少なくとも発光層を含めばよく、その他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を適宜設けてもよい。なお、素子726、728、730を発光素子として機能させる場合は、上記実施の形態1で示した発光素子220の発光層、正孔輸送層、正孔注入層、電子輸送層、電子注入層と同様の材料及び作製方法を用いて形成すればよいので、本実施の形態では詳しい説明は省略している。
In the case where the
また、本発明は、有機化合物を含む層722は有機圧電材料を用いて形成することで、素子726、728、730を圧電素子として機能させることも可能である。例えば、有機化合物を含む層722として、ポリフッ化ビニリデン又はその共重合体等の高分子系有機化合物等の有機圧電材料を含む層を形成することができる。なお、素子726、728、730を圧電素子として機能させる場合は、上記実施の形態1で示した圧電素子300と同様の材料及び作製方法を用いて形成すればよいので、本実施の形態では詳しい説明は省略している。
In the present invention, the
ここまでで形成されたトランジスタから第2の電極層724までの積層体を、素子形成層738とする。
A stacked body from the transistor formed so far to the
次に、図11(B)に示すように、第2の電極層724上に絶縁層734を形成し、絶縁層734表面に第2の基板736を貼り合わせる。
Next, as illustrated in FIG. 11B, an insulating
絶縁層734は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド(ナイロン)、フラン樹脂、ジアリルフタレート樹脂等の有機樹脂、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成されたシリコン、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表されるシリコンに結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーを用いて形成される。絶縁層734は、これらの材料を塗布法により塗布し、乾燥加熱して形成することができる。塗布法を用いて絶縁層734を形成することで、表面の凹凸の少ない絶縁層を形成することができるため好ましい。また、絶縁層734は、CVD法やスパッタリング法等により酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の絶縁層を形成した後、CMP法により表面を研磨して形成することもできる。絶縁層734は、後の剥離工程での保護層としても機能する。
The insulating
なお、本実施の形態では、第2の基板736を絶縁層734表面に貼り合わせたが、本発明は特に限定されず、絶縁層734は設けなくともよい。つまり、第2の基板736を、直接第2の電極層724に貼り合わせてもよい。
Note that although the
第2の基板736は、可撓性を有する基板を用いることが好ましい。本明細書において、可撓性を有する基板とは、折り曲げることができる(フレキシブル)基板のことを示す。また、第2の基板736は、薄くて軽い基板を用いることが好ましい。具体的には、第2の基板736は、PET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルスルホン)、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板を用いることができる。また、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙等)と接着性有機樹脂フィルム(アクリル系有機樹脂、エポキシ系有機樹脂等)との積層フィルムなどを用いることもできる。なお、上述したような基板を第2の基板736として用いる場合は、絶縁層734と第2の基板736との間に接着層を設けて、絶縁層734と第2の基板736とを貼り合わせるのが好ましい。
As the
また、第2の基板736としては、熱圧着により、被処理体と接着する接着層を有するフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)を用いることもできる。これらのフィルムは、当該フィルムの最表面に設けられた接着層又は最外層に設けられた層(接着層ではない層)を加熱処理によって溶かし、加圧により接着することで、被処理体と接着することが可能である。このようなフィルムを用いる場合は、絶縁層734と第2の基板736との間に接着層を別途設ける必要は無い。
Alternatively, the
ここでは、被処理体は絶縁層734から下層に積層された第1の基板700までの積層体を示し、被処理面は絶縁層734の第2の電極層724と接しない面とする。
Here, the object to be processed indicates a stacked body from the insulating
本実施の形態では、まず、塗布法によりエポキシ樹脂組成物を塗布し、乾燥焼成してエポキシ樹脂からなる絶縁層734を形成する。次に、第2の基板736として接着層を有するフィルムを用い、絶縁層734表面に第2の基板736であるフィルムを熱圧着して、絶縁層734と第2の基板736とを貼り合わせる。
In this embodiment, first, an epoxy resin composition is applied by a coating method, and then dried and fired to form an insulating
次に、図12(A)に示すように、剥離層702と絶縁層704との間を剥離する。このようにして、トランジスタ及び素子等を含む素子形成層738が第1の基板700から剥離され、第2の基板736に転置される。
Next, as illustrated in FIG. 12A, the separation between the
素子形成層738を第1の基板700から剥離する方法としては、(1)基板と素子形成層との間に剥離層として金属層と金属酸化物(又は金属窒化物)を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化により脆弱化して、素子形成層を基板から物理的に剥離する方法、(2)基板と素子形成層との間に剥離層として金属層と金属酸化物(又は金属窒化物)を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化により脆弱化し、剥離層の一部を溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによりエッチング除去した後、素子形成層を基板から物理的に剥離する方法、(3)基板と素子形成層との間に水素を含む非晶質シリコンを用いて剥離層を形成し、当該剥離層にレーザビームを照射して水素ガスを放出させて基板を剥離する方法、(4)基板と素子形成層との間に非晶質シリコンを用いて剥離層を形成し、当該剥離層を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、(5)素子形成層が形成された基板(本実施の形態では第1の基板700)を機械的に削る、又は溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによりエッチング除去して剥離する方法、等を適宜選択することができる。また、上述した剥離する方法(1)、(2)については、基板と素子形成層との間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化物(又は金属窒化物)を含む層を設け、当該金属酸化物を含む層を結晶化により脆弱化してもよい。本実施の形態では、第1の基板700と素子形成層738との間に剥離層702及び絶縁層704を形成し、剥離層702及び絶縁層704の界面に金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、素子形成層738を第1の基板700から物理的に剥離する。
As a method for peeling the
次に、図12(B)に示すように、絶縁層704表面に第3の基板740を貼り合わせる。第3の基板740は、可撓性を有する基板を用いることが好ましい。具体的には、第2の基板736と同様の基板を用い、同様の手法で絶縁層704に貼り合わせる。本実施の形態では、第3の基板740としてフィルムを用い、絶縁層704の露出している表面に第3の基板740であるフィルムを熱圧着して、絶縁層704と第3の基板740とを貼り合わせる。以上の工程により、剥離工程を用いて、可撓性を有する基板上に有機化合物を含む層を有する素子を転置することができる。
Next, as shown in FIG. 12B, a
素子の転置工程では、基板(ガラス基板などの支持基板)から素子を剥離する工程や、素子に基板(可撓性を有する基板)を貼り合わせる工程などで、必然的に素子が曲がってしまう。素子を構成する電極層は、ヤング率が大きいと素子の曲がりに同調して変形することが難しい。また、可撓性を有する基板と素子とは、熱圧着等の方法を用いて、比較的密着性よく接着させる。したがって、支持基板と接しない側で、可撓性を有する基板と接着される側の電極層のヤング率が大きいと、当該電極層は基板や素子の曲げ等の挙動に同調することができず、素子が破壊してしまう。 In the element transfer process, the element is inevitably bent in a process of peeling the element from a substrate (supporting substrate such as a glass substrate) or a process of attaching a substrate (a flexible substrate) to the element. When the Young's modulus is large, it is difficult for the electrode layer constituting the element to be deformed in synchronization with the bending of the element. In addition, the flexible substrate and the element are bonded to each other with relatively good adhesion using a method such as thermocompression bonding. Therefore, if the Young's modulus of the electrode layer bonded to the flexible substrate is large on the side not in contact with the support substrate, the electrode layer cannot be tuned to the behavior of the substrate or element such as bending. The element will be destroyed.
本発明では、支持基板と接しなく、且つ可撓性を有する基板と接着される第2の電極層をヤング率7.5×1010N/m2以下とすることを特徴としている。本発明を適用して、可撓性を有する基板と密着性よく接着される電極層のヤング率を、7.5×1010N/m2以下と比較的小さくなるように形成することで、素子を基板の挙動に同調させやすくなる。その結果、転置工程における素子不良の発生、素子の破壊を防止することができる。したがって、歩留まり高く、信頼性の高い半導体装置を製造することが可能になる。 In the present invention, the second electrode layer that is not in contact with the supporting substrate and is bonded to the flexible substrate has a Young's modulus of 7.5 × 10 10 N / m 2 or less. By applying the present invention, the Young's modulus of the electrode layer adhered with good adhesion to the flexible substrate is formed so as to be relatively small, 7.5 × 10 10 N / m 2 or less, It becomes easy to tune the element to the behavior of the substrate. As a result, it is possible to prevent the occurrence of element defects and the destruction of elements in the transposition process. Therefore, it is possible to manufacture a semiconductor device with high yield and high reliability.
(実施の形態3)
本実施の形態では、本発明に係る記憶素子を有する半導体装置の例について、図4乃至図6を用いて説明する。ここでは、半導体装置の構成がパッシブマトリクス型の例について説明する。
(Embodiment 3)
In this embodiment, an example of a semiconductor device including a memory element according to the present invention will be described with reference to FIGS. Here, an example in which the structure of the semiconductor device is a passive matrix type will be described.
図4(A)に示したのは本発明に係る半導体装置の一例であり、基板20上に設けられたメモリセルアレイ10、ビット線駆動回路32、ワード線駆動回路40及びインターフェース30を有している。
4A shows an example of a semiconductor device according to the present invention, which includes a
メモリセルアレイ10は、x方向に延在する複数のビット線Bx(1≦x≦m)と、x方向と直交するy方向に延在する複数のワード線Wy(1≦y≦n)とで構成されている。また、ビット線Bxとワード線Wyが交差する部分には、記憶素子14を有するメモリセル12が設けられている。メモリセル12は、メモリセルアレイ10において、マトリクス状に設けられている。
The
ビット線駆動回路32は、カラムデコーダ34と、読み出し/書き込み回路36と、セレクタ38と、を有する。また、ビット線駆動回路32は、ビット線Bx及びインターフェース30に接続されている。
The bit
ワード線駆動回路40は、ロウデコーダ42と、レベルシフタ44と、を有する。また、ワード線駆動回路40は、ワード線Wy及びインターフェース30に接続されている。
The word
インターフェース30は、外部から入力される信号をビット線駆動回路32又はワード線駆動回路40に供給する、又はビット線駆動回路32から出力される信号を外部に供給する回路である。
The
なお、図4(A)に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース30に書き込み回路を設けてもよい。
Note that the structure illustrated in FIG. 4A is merely an example, and may include other circuits such as a sense amplifier, an output circuit, and a buffer circuit. In addition, a writing circuit may be provided in the
次に、メモリセルアレイ10の上面図の一例を図5(A)に示す。図5(B)には、図5(A)の線分OPにおける断面図の一例を示す。図5(A)では、第1の電極層と第2の電極層以外の構成は、一部省略している。
Next, an example of a top view of the
図5に示すように、メモリセルアレイ10は、ビット線Bxを構成する第1の電極層22と、ワード線Wyを構成する第2の電極層28と、で構成されている。また、メモリセルアレイ10において、第1の電極層22と第2の電極層28との交差部は、図4(A)におけるメモリセル12に相当し、記憶素子14が形成されている。記憶素子14としては、上記実施の形態1、2で示したような記憶素子が形成される。具体的には、記憶素子14は、少なくとも第1の電極層と第2の電極層とからなる一対の電極層間に有機化合物を含む層を含む構造であり、一対の電極層のうち少なくとも一方の電極層(本実施の形態では第2の電極層)のヤング率が7.5×1010N/m2以下であることを特徴とする。本実施の形態では、記憶素子14は、第1の電極層22と第2の電極層28との間に、有機化合物を含む層26が接して設けられた構造とする(図5(B)参照)。なお、本発明は特に限定されず、第1の電極層と有機化合物を含む層との間、又は第2の電極層と有機化合物を含む層との間に絶縁層、半導体層、金属酸化物層等が設けられた構造としてもよい。
As shown in FIG. 5, the
メモリセルアレイ10のその他の構成例について、図6に示す。例えば、図6(A)に示すように、第1の電極層22を介して有機化合物を含む層26と反対側に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキーダイオード、PN接合を有するダイオード、PIN接合を有するダイオード、アバランシェダイオード等のダイオード、又はゲート電極層とドレイン電極層を接続したトランジスタ等である。もちろん、他の構成のダイオードを用いてもよい。ここでは、第3の電極層52及び半導体層54で構成されるダイオード50を第1の電極層22に接して設ける。具体的には、第1の電極層22に接して半導体層54が設けられ、当該半導体層54に接して第3の電極層52が設けられる。つまり、第1の電極層22と第3の電極層52との間に半導体層54が挟持された構成となる。なお、整流性を有する素子は、第2の電極層28を介して有機化合物を含む層26と反対側に設けてもよい。例えば、第2の電極層28に接して半導体層及び第3の電極層を順次積層してダイオードを形成してもよい。このように、整流性がある素子を設けることにより、電流の流れる方向を一方向のみに制御することができる。したがって、誤差が減少し、読み出し精度が向上する。なお、隣接する記憶素子の間には、ダイオードを絶縁する絶縁層55が設けられている。
Another configuration example of the
例えば、絶縁性を有する基板上に薄膜トランジスタ(TFT)を設けてその上に記憶素子14を設けてもよいし、絶縁性を有する基板の代わりにSi等の半導体基板やSOI(Silicon On Insulator)基板を用いて基板上に電界効果トランジスタ(FET)を形成し、その上に記憶素子14を設けてもよい。
For example, a thin film transistor (TFT) may be provided on an insulating substrate and the
また、記憶素子と、TFTまたはFETを貼り合わせてもよい。この場合、記憶素子とTFTまたはFETは別工程で作製し、その後、導電性フィルム、異方性導電接着剤等を用いて貼り合わせることができる。また、TFTまたはFETの構成は、公知のものであればどのような構成を用いてもよい。 Further, a memory element and a TFT or FET may be attached. In this case, the memory element and the TFT or FET can be manufactured in separate steps and then bonded together using a conductive film, an anisotropic conductive adhesive, or the like. Further, any configuration of TFT or FET may be used as long as it is known.
可撓性を有する基板上にTFTを設けてその上に記憶素子14を設けてもよい。例えば、上記実施の形態2で説明したように、作製工程の処理温度に耐えうる耐熱性を有する支持基板上に、TFT及び記憶素子を含む素子形成層を形成した後、支持基板から素子形成層を剥離して他の基板(可撓性を有する基板が好ましい)に転置する。または、支持基板上に素子形成層を形成した後、他の基板に素子形成層を固定し、支持基板から素子形成層を剥離して転置してもよい。
A TFT may be provided over a flexible substrate, and the
また、隣接する各々の記憶素子間において横方向への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物を含む層を分離するため、各記憶素子に設けられた有機化合物を含む層の間に隔壁として機能する絶縁層(以下、隔壁層ともいう)を設けてもよい。また、各メモリセルごとに有機化合物を含む層を選択的に設けた構成としてもよい。 In addition, when there is a concern about the influence of the electric field in the lateral direction between adjacent memory elements, the organic compound provided in each memory element is separated to separate the layer containing the organic compound provided in each memory element. An insulating layer functioning as a partition wall (hereinafter, also referred to as a partition layer) may be provided between the layers containing. Alternatively, a layer including an organic compound may be selectively provided for each memory cell.
例えば、図6(B)に示すように、第1の電極層22を覆って有機化合物を含む層26を設ける際に、隣接する第1の電極層22間に隔壁層56を設けてもよい。このような構成にすることで、第1の電極層22の段差により生じる有機化合物を含む層26の段切れや各メモリセル間における横方向への電界の影響を防止することができる。なお、隔壁層56の断面において、隔壁層56の側面は、第1の電極層22の表面に対して10度以上60度未満、好ましくは25度以上45度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。その後、第1の電極層22および隔壁層56を覆うように有機化合物を含む層26及び第2の電極層28を形成する。
For example, as shown in FIG. 6B, when the
また、図6(C)に示すように、基板20上に設けられたx方向に延在する第1の電極層22の一部を覆う層間絶縁層62と、該層間絶縁層62の一部を覆う隔壁層64を設けてもよい。層間絶縁層62は、記憶素子14が設けられる部分に開口部が形成されている。また、隔壁層64は、層間絶縁層62の開口部が形成されていない領域上に、y方向に延在するように設ける。隔壁層64は、層間絶縁層62表面に対して隔壁層64の側壁の断面が、95度以上135度以下の傾斜角度を有することが好ましい。
In addition, as shown in FIG. 6C, an
隔壁層64の材料は特に限定されないが、例えば未露光部分が残存するポジ型感光性樹脂を用いて、フォトリソグラフィ法により形成することができる。この場合、隔壁層となるパターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって好ましい傾斜角度を有する隔壁層を形成することができる。また、隔壁層64は、無機絶縁材料、有機絶縁材料等を用いて絶縁層を形成し、当該絶縁層を選択的にエッチング加工して形成してもよい。
The material of the
隔壁層64の高さは、有機化合物を含む層26及び第2の電極層28の厚さより高く設定する。この結果、基板20全面に有機化合物を含む層及び第2の電極層を蒸着する工程のみで、電気的に独立し、複数の領域に分離された記憶素子を形成することができる。具体的には、x方向に延在する第1の電極層22と交差するy方向に伸長するストライプ状の有機化合物を含む層26及び第2の電極層28を形成することができる。したがって、工程数を削減することが可能である。なお、隔壁層64上にも有機化合物を含む層25及び第2の電極層27が形成されるが、これらは記憶素子14を構成する有機化合物を含む層26及び第2の電極層28とは分断されている。
The height of the
なお、基板20は、可撓性を有する基板や、ガラス基板、石英基板、半導体基板、金属基板、ステンレス基板等を用いることができる。可撓性を有する基板としては、プラスチック基板、繊維質な材料からなる紙、フィルム等を用いることができる。
Note that the
本実施の形態の記憶素子において、第2の電極層をヤング率7.5×1010N/m2以下とすることで、曲げ等の挙動に同調しやすくできる。その結果、記憶素子の不良の発生を防止・低減することが可能になる。したがって、記憶素子を有する半導体装置を歩留まり良く製造することが可能になる。また、信頼性の高い半導体装置を提供することも可能になる。 In the memory element of this embodiment, when the second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less, it can be easily tuned to a behavior such as bending. As a result, it becomes possible to prevent and reduce the occurrence of defects in the memory element. Therefore, a semiconductor device having a memory element can be manufactured with high yield. In addition, a highly reliable semiconductor device can be provided.
次に、本発明の記憶素子を有する半導体装置におけるデータの書き込み動作の一例について説明する。例えば、図4(A)に示すメモリセルアレイ10に設けられた複数のメモリセル12のうち、x列目y行目に位置するメモリセル12にデータを書き込む場合は、ロウデコーダ42、カラムデコーダ34、セレクタ38により、x列目のビット線Bxとy行目のワード線Wyとを選択して、当該ビット線Bxとワード線Wyとの交差部に位置するメモリセル12を選択する。そして、書き込み回路を用いて、選択したメモリセル12にデータを書き込む。
Next, an example of data writing operation in a semiconductor device having the memory element of the present invention will be described. For example, when data is written to the
メモリセル12は、記憶素子14を有している。記憶素子14は電圧印加前後で電気抵抗が変化するため、記憶素子14の電気抵抗の変化を利用することにより、メモリセル12に選択的にデータを書き込むことができる。
The
以下に、本発明の半導体装置にデータの書き込みを行う際の具体的な動作について、図4を用いて説明する。なお、書き込みはメモリセルの電気抵抗等の電気特性を変化させることで行い、メモリセルの初期状態(電気的作用を加えていない状態)をデータ「0」、電気特性を変化させた状態を「1」とする。 A specific operation when data is written to the semiconductor device of the present invention will be described below with reference to FIG. Note that writing is performed by changing the electrical characteristics such as the electrical resistance of the memory cell. The initial state (state in which no electrical action is applied) of the memory cell is data “0”, and the state in which the electrical characteristic is changed is “ 1 ”.
メモリセル12にデータ「1」を書き込む場合、まず、図4(A)に示すロウデコーダ42、レベルシフタ44、カラムデコーダ34、セレクタ38によってメモリセル12を選択する。例えば、ビット線B3とワード線W3との交差部に位置するメモリセル12を選択する場合、ロウデコーダ42、レベルシフタ44によって、メモリセル12に接続されるワード線W3に所定の電圧V2を印加する。また、カラムデコーダ34、セレクタ38によって、メモリセル12に接続されるビット線B3を読み出し/書き込み回路36に接続する。そして、読み出し/書き込み回路36からビット線B3へ書き込み電圧V1を出力する。こうして、当該メモリセル12を構成する第1の電極層22と第2の電極層28の間に電圧Vw=V1−V2を印加する。印加する電圧Vwを適切に選ぶことで、記憶素子14の有する第1の電極層22と第2の電極層28との間に設けられた有機化合物を含む層26を物理的もしくは電気的変化させ、データ「1」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「1」の状態の第1の電極層22と第2の電極層28の間の電気抵抗が、データ「0」の状態と比較して、大幅に小さくなるように変化させるとよい。例えば、(V1、V2)=(0V、5〜15V)、あるいは(3〜5V、−12〜−2V)の範囲から適宜選べば良い。電圧Vwは5〜15V、あるいは−5〜−15Vとすればよい。
When data “1” is written in the
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「1」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第1の電極層22と第2の電極層28の間は、ダイオード特性など、選択性を確保できる特性を有する必要がある。
Note that data “1” is controlled not to be written in the memory cell connected to the non-selected word line and the non-selected bit line. For example, unselected word lines and unselected bit lines may be set in a floating state. The
一方、メモリセル12にデータ「0」を書き込む場合は、該メモリセル12に電気的作用を加えなければよい。回路動作上は、例えば、「1」を書き込む場合と同様に、ロウデコーダ42、レベルシフタ44、カラムデコーダ34、及びセレクタ38によってメモリセル12を選択するが、読み出し/書き込み回路36からビット線B3への出力電位を、選択されたワード線W3の電位あるいは非選択ワード線の電位と同程度とし、メモリセル12を構成する第1の電極層22と第2の電極層28の間に、メモリセル12の電気特性を変化させない程度の電圧(例えば−5〜5V)を印加すればよい。
On the other hand, when data “0” is written in the
続いて、本発明の半導体装置からデータの読み出しを行う際の具体的な動作について説明する。データの読み出しは、メモリセルを構成する第1の電極層と第2の電極層の間の電気特性が、データ「0」を有するメモリセルとデータ「1」を有するメモリセルとで異なることを利用して行う。例えば、データ「0」を有するメモリセルを構成する第1の電極層と第2の電極層の間の実効的な電気抵抗(以下、単にメモリセルの電気抵抗と呼ぶ)が、読み出し電圧においてR0、データ「1」を有するメモリセルの電気抵抗を、読み出し電圧においてR1とし、電気抵抗の差を利用して読み出す方法を説明する。なお、R1<<R0とする。読み出し/書き込み回路36は、読み出し部分の構成として、例えば、図4(B)に示す抵抗素子72と差動増幅器74を用いた回路を考えることができる。抵抗素子72は抵抗値Rrを有し、R1<Rr<R0であるとする。また、図4(C)に示すように抵抗素子72の代わりにトランジスタ76を用いてもよいし、差動増幅器の代わりにクロックドインバータ78を用いることも可能である。クロックドインバータ78には、読み出しを行うときにHigh、行わないときにLowとなる、信号φ又は反転信号φが入力される。勿論、回路構成は図4(B)、(C)に限定されない。
Next, a specific operation when reading data from the semiconductor device of the present invention will be described. In reading data, the electrical characteristics between the first electrode layer and the second electrode layer constituting the memory cell are different between the memory cell having data “0” and the memory cell having data “1”. Use it. For example, the effective electrical resistance between the first electrode layer and the second electrode layer constituting the memory cell having data “0” (hereinafter simply referred to as the electrical resistance of the memory cell) is R0 at the read voltage. A method of reading data by using the difference in electric resistance when the electric resistance of the memory cell having data “1” is R1 in the read voltage will be described. Note that R1 << R0. For the read /
メモリセル12からデータの読み出しを行う場合、まず、ロウデコーダ42、レベルシフタ44、カラムデコーダ34、セレクタ38によってメモリセル12を選択する。具体的には、ロウデコーダ42、レベルシフタ44によって、メモリセル12に接続されるワード線Wyに所定の電圧Vyを印加する。また、カラムデコーダ34、セレクタ38によって、メモリセル12に接続されるビット線Bxを読み出し/書き込み回路36の端子Pに接続する。その結果、端子Pの電位Vpは、抵抗素子72(抵抗値Rr)とメモリセル12(抵抗値R0もしくはR1)による抵抗分割によって決定される値となる。従って、メモリセル12がデータ「0」を有する場合には、Vp0=Vy+(V0−Vy)×R0/(R0+Rr)となる。また、メモリセル12がデータ「1」を有する場合には、Vp1=Vy+(V0−Vy)×R1/(R1+Rr)となる。その結果、図4(B)では、VrefをVp0とVp1の間となるように選択することで、図4(C)では、クロックドインバータの変化点をVp0とVp1の間となるように選択することで、出力電位Voutとして、データ「0」/「1」に応じて、Lo/Hi(もしくはHi/Lo)が出力され、読み出しを行うことができる。
When reading data from the
例えば、差動増幅器74をVdd=3Vで動作させ、Vy=0V、V0=3V、Vref=1.5Vとする。仮に、R0/Rr=Rr/R1=9とすると、メモリセルのデータが「0」の場合、Vp0=2.7VとなりVoutはHighが出力され、メモリセルのデータが「1」の場合、Vp1=0.3VとなりVoutはLowが出力される。こうして、メモリセルの読み出しを行うことができる。
For example, the
上記の方法によると、記憶素子14の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「0」と「1」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。また、記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
According to the above method, the state of the electrical resistance of the
本発明を適用することで、記憶素子の不良の発生が防止される。よって、当該記憶素子を有する半導体装置の製造において、歩留まりを向上させることができる。また、信頼性の高い半導体装置を提供することができる。 By applying the present invention, the occurrence of a memory element failure is prevented. Thus, yield can be improved in manufacturing a semiconductor device including the memory element. In addition, a highly reliable semiconductor device can be provided.
また、製造時以外にデータの書き込み(追記)が可能であり、且つデータの書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。 Further, it is possible to provide a semiconductor device having a memory element that can write (additional) data other than during manufacturing and can prevent forgery due to data rewriting.
なお、本実施の形態は上記実施の形態1、2と自由に組み合わせることができる。 Note that this embodiment can be freely combined with the first and second embodiments.
(実施の形態4)
本実施の形態では、本発明に係る記憶素子を有する半導体装置の例について、図7、図8を用いて説明する。ここでは、半導体装置の構成がアクティブマトリクス型の例について説明する。
(Embodiment 4)
In this embodiment, an example of a semiconductor device including a memory element according to the present invention will be described with reference to FIGS. Here, an example in which the structure of the semiconductor device is an active matrix type will be described.
図7(A)に示したのは本発明に係る半導体装置の一例であり、基板620上に設けられたメモリセルアレイ610、ビット線駆動回路632、ワード線駆動回路640及びインターフェース630を有している。
FIG. 7A illustrates an example of a semiconductor device according to the present invention, which includes a
メモリセルアレイ610は、x方向に延在する複数のビット線Bx(1≦x≦m)と、x方向と直交するy方向に延在する複数のワード線Wy(1≦y≦n)とで構成されている。また、ビット線Bxとワード線Wyが交差する部分には、トランジスタ680と記憶素子614を有するメモリセル612が設けられている。メモリセル612は、メモリセルアレイ610において、マトリクス状に設けられている。
The
ビット線駆動回路632は、カラムデコーダ634と、読み出し/書き込み回路636と、セレクタ638と、を有する。また、ビット線駆動回路632は、ビット線Bx及びインターフェース630に接続されている。
The bit
ワード線駆動回路640は、ロウデコーダ642と、レベルシフタ644と、を有する。また、ワード線駆動回路640は、ワード線Wy及びインターフェース630に接続されている。
The word
インターフェース630は、外部から入力される信号をビット線駆動回路632又はワード線駆動回路640に供給する、又はビット線駆動回路632から出力される信号を外部に供給する回路である。
The
なお、図7(A)に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース630に書き込み回路を設けてもよい。
Note that the structure illustrated in FIG. 7A is just an example, and may include other circuits such as a sense amplifier, an output circuit, and a buffer circuit. Further, a writing circuit may be provided in the
次に、メモリセル612について、図8を用いて詳細に説明する。図8(A)には、メモリセルアレイ610の上面図の一例を示す。また、図8(B)には、図8(A)の線分ABにおける断面図の一例を示す。なお、図8(A)の上面図では、トランジスタと第1の電極層以外の構成は、一部省略している。
Next, the
メモリセル612は、ビット線Bx(1≦x≦m)に接続される第1の電極層622とワード線Wy(1≦y≦n)に接続される第2の電極層628と、記憶素子614と、トランジスタ680とを有する。記憶素子614は、上記実施の形態1で示したような構成を有する。具体的には、記憶素子614は、少なくとも第1の電極層と第2の電極層とからなる一対の電極層間に有機化合物を含む層を含み、一対の電極層のうち少なくとも一方の電極層(本実施の形態では第2の電極層)のヤング率が7.5×1010N/m2以下である。また、トランジスタ680のゲート電極層はワード線Wyと接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線Bxと接続され、残る一方は記憶素子614が有する2端子の一方と接続される。記憶素子の残る1端子は共通電極(電位Vcom)と接続される。
The
例えば、図8(B)に示すように、記憶素子614はトランジスタ680が設けられた基板620上に形成することができる。記憶素子614としては、上記実施の形態1で示したような記憶素子が形成される。具体的には、記憶素子614は、第1の電極層622と、有機化合物を含む層626と、第2の電極層628とが順次積層された構造を有する。また、隣接する第1の電極層622間には、該第1の電極層622の端部を覆う隔壁層654が設けられている。さらに、本実施の形態では、記憶素子614上に保護層として機能する絶縁層656が設けられている。なお、記憶素子614は、上記実施の形態1の図1(B)に示したように、第1の電極層622と有機化合物を含む層626との間に絶縁層や半導体層が設けられた構造としてもよい。
For example, as illustrated in FIG. 8B, the
トランジスタ680は、基板620上に下地絶縁層650を介して設けられている。また、トランジスタ680のソース電極又はドレイン電極として機能する電極層は、記憶素子614の第1の電極層622と接続している。
The
本実施の形態のトランジスタ680としては、様々なトランジスタを適用することができる。例えば、図10(A)乃至(D)に示すようなTFT1380、TFT1390、TFT1480、又はTFT1490を適用することができる。なお、図10(A)乃至(D)に示すトランジスタの具体的な構成及び作製方法等は、上記実施の形態2の説明に準じるため、ここでは省略する。また、図8(B)における絶縁層651、652は、図10(A)における絶縁層1351、1352と同様の材料、作製方法を用いて形成すればよい。本実施の形態では、トランジスタ680として図10(A)に示すトップゲート型のTFT1380を適用する例を示す。
Various transistors can be used as the
トランジスタ680として適用するTFT1380は、半導体層1302が形成され、半導体層1302上にゲート絶縁層1303を介してゲート電極層1304が形成されている。また、ゲート電極層1304の側面には、絶縁層1308(サイドウォール)が形成されている。半導体層1302、ゲート電極層1304及び絶縁層1308上には層間絶縁層として機能する絶縁層1351、1352が形成され、当該絶縁層1351、1352を介して半導体層1302と接続する電極層1312が形成されている。半導体層1302には、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域と、LDD領域として機能する低濃度不純物領域が形成されている。
In the
なお、図10(A)における電極層1312はソース電極又はドレイン電極として機能するが、本実施の形態においては、記憶素子を構成する電極層としても機能する。すなわち、図8(B)において、トランジスタ680のソース電極又はドレイン電極として機能する電極層と、記憶素子614を構成する第1の電極層622は、同一層で形成されている。なお、トランジスタ680のソース電極又はドレイン電極として機能する電極層は、該トランジスタ680のゲート電極層と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成することができる。さらに、絶縁層652と同様の絶縁層を複数積層して、その上層に配線を形成することで多層配線構造を形成することができる。第1の電極層622はチタン(Ti)とアルミニウム(Al)の積層構造、モリブデン(Mo)とアルミニウム(Al)との積層構造、アルミニウム(Al)のような低抵抗材料と、チタン(Ti)やモリブデン(Mo)などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。
Note that the
その他、トランジスタ680は、直列に接続された少なくとも2つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電圧を印加する少なくとも2つ以上のゲート電極層と、を有するマルチゲート構造としてもよいし、半導体層を上下にゲート電極層で挟むデュアルゲート構造としてもよい。
In addition, the
なお、図10(A)乃至(D)に示す薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。 Note that the thin film transistor and the organic semiconductor transistor illustrated in FIGS. 10A to 10D may have any structure as long as they can function as a switching element.
また、単結晶基板やSOI基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。SOI基板は、表面に酸化膜を形成した基板と表面に酸化膜を形成していない基板の2枚を貼り合わせて一方の基板の表面を削る貼り合わせ法や、酸素イオンをSi基板内に打ち込むことにより内部に絶縁層を形成するSIMOXと呼ばれるイオン打ち込み法を用いて形成すればよい。例えば、図8(C)に示すように、単結晶半導体基板660を用いて電界効果トランジスタ662を形成し、その上に記憶素子614を設ける。ここで、電界効果トランジスタ662の不純物領域と接続する電極層663と、記憶素子614の第1の電極層622と、が接続されることで、電界効果トランジスタ662と記憶素子614は接続されている。また、電界効果トランジスタ662のソース電極又はドレイン電極として機能する電極層663を覆うように絶縁層672が設けられ、当該絶縁層672上に記憶素子614が設けられている。電界効果トランジスタ662は、フィールド酸化膜661によって分離されている。
Alternatively, a transistor may be formed using a single crystal substrate or an SOI substrate, and a memory element may be provided thereover. An SOI substrate is a bonding method in which two substrates, a substrate having an oxide film formed on the surface and a substrate having no oxide film formed on the surface, are bonded together, and the surface of one substrate is shaved, or oxygen ions are implanted into the Si substrate. Accordingly, an ion implantation method called SIMOX for forming an insulating layer inside may be used. For example, as illustrated in FIG. 8C, a field-
単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能になる。また、単結晶半導体で形成されるトランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。 A transistor formed using a single crystal semiconductor has favorable characteristics such as response speed and mobility, and thus can operate at high speed. In addition, since a transistor formed using a single crystal semiconductor has less variation in characteristics, a semiconductor device with high reliability can be provided.
なお、図8(B)のように、トランジスタのソース電極又はドレイン電極として機能する電極層と、記憶素子を構成する第1の電極層とを同一層で形成する場合は、トランジスタの上方を避けた領域に記憶素子を設ける必要がある。一方、図8(C)のように、トランジスタのソース電極又はドレイン電極として機能する電極層上に絶縁層を形成し、当該絶縁層上に記憶素子を構成する第1の電極層を形成し、絶縁層を介してトランジスタの電極層と記憶素子の第1の電極層を接続する構成とすることで、記憶素子を自由に配置することが可能になる。 Note that in the case where the electrode layer functioning as the source electrode or the drain electrode of the transistor and the first electrode layer included in the memory element are formed in the same layer as illustrated in FIG. It is necessary to provide a storage element in the area. On the other hand, as illustrated in FIG. 8C, an insulating layer is formed over an electrode layer functioning as a source electrode or a drain electrode of the transistor, and a first electrode layer included in the memory element is formed over the insulating layer. With the structure in which the electrode layer of the transistor and the first electrode layer of the memory element are connected to each other through the insulating layer, the memory element can be freely arranged.
図8(B)、(C)に示す構成では有機化合物を含む層626を基板全面に設けた例を示しているが、各メモリセルのみに選択的に設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物を含む層を設けることにより、材料の利用効率を向上させることができる。
8B and 8C illustrate an example in which the
記憶素子614の具体的な構成及び作製方法等は、上記実施の形態1乃至3の説明に準じる。詳しくは、上記実施の形態1乃至3に示した記憶素子100、記憶素子110、記憶素子として機能する素子726、素子728、素子730、記憶素子14と同様の材料及び作製方法を用いて形成すればよい。
The specific structure, manufacturing method, and the like of the
また、隔壁層654は、上記実施の形態2、3で示した隔壁層56、隔壁層721と同様の材料および形成方法を用いて設けることができる。
The
本実施の形態の記憶素子において、第2の電極層をヤング率7.5×1010N/m2以下とすることで、曲げ等の挙動に同調しやすくできる。その結果、記憶素子の不良の発生を防止・低減することが可能になる。したがって、記憶素子を有する半導体装置を歩留まり良く製造することが可能になる。また、信頼性の高い半導体装置を提供することも可能になる。 In the memory element of this embodiment, when the second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less, it can be easily tuned to a behavior such as bending. As a result, it becomes possible to prevent and reduce the occurrence of defects in the memory element. Therefore, a semiconductor device having a memory element can be manufactured with high yield. In addition, a highly reliable semiconductor device can be provided.
次に、本発明の半導体装置にデータの書き込みを行う際の具体的な動作について、図7を用いて説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態(電気的作用を加えていない状態)をデータ「0」、電気特性を変化させた状態を「1」とする。 Next, specific operation when data is written to the semiconductor device of the present invention will be described with reference to FIGS. Writing is performed by changing the electrical characteristics of the memory cell. The initial state of the memory cell (the state where no electrical action is applied) is data “0”, and the state where the electrical characteristic is changed is “1”. To do.
ここでは、3列目3行目のメモリセル612にデータを書き込む場合について説明する。メモリセル612にデータ「1」を書き込む場合、まず、ロウデコーダ642、カラムデコーダ634およびセレクタ638によってメモリセル612を選択する。具体的には、ロウデコーダ642によって、メモリセル612に接続されるワード線W3に所定の電圧V22を印加する。また、カラムデコーダ634とセレクタ638によって、メモリセル612に接続されるビット線B3を読み出し/書き込み回路636に接続する。そして、読み出し/書き込み回路636からビット線B3へ書き込み電圧V21を出力する。
Here, a case where data is written to the
こうして、選択されたメモリセル612を構成するトランジスタ680をオン状態とし、記憶素子614に、ビット線を電気的に接続し、おおむねVw=Vcom−V21の電圧を印加する。なお、記憶素子614の一方の電極は電位Vcomの共通電極に接続されている。電位Vwを適切に選ぶことで、記憶素子614が有する第1の電極層と第2の電極層との間に設けられた有機化合物を含む層を物理的もしくは電気的変化させ、データ「1」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「1」の状態の第1の電極層と第2の電極層の間の電気抵抗が、データ「0」の状態と比較して、大幅に小さくなるように変化させるとよく、単に短絡(ショート)させてもよい。なお、電位は、(V21、V22、Vcom)=(5V乃至15V、5V乃至15V、0V)、あるいは(−12V乃至0V、−12V乃至0V、3V乃至5V)の範囲から適宜選べば良い。電圧Vwは5V乃至15V、あるいは−5V乃至−15Vとすればよい。
Thus, the
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「1」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位(例えば0V)を印加し、非選択のビット線は浮遊状態とするか、Vcomと同程度の電位を印加するとよい。 Note that data “1” is controlled not to be written in the memory cell connected to the non-selected word line and the non-selected bit line. Specifically, a potential (for example, 0 V) for turning off the transistor of the memory cell to be connected is applied to the non-selected word line, and the non-selected bit line is in a floating state or approximately equal to Vcom. A potential may be applied.
一方、メモリセル612にデータ「0」を書き込む場合は、メモリセル612には電気的作用を加えなければよい。回路動作上は、例えば、「1」を書き込む場合と同様に、ロウデコーダ642、カラムデコーダ634およびセレクタ638によってメモリセル612を選択するが、読み出し/書き込み回路636からビット線B3への出力電位をVcomと同程度とするか、ビット線B3を浮遊状態とする。その結果、記憶素子614には、小さい電圧(例えば−5V乃至5V)が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「0」書き込みが実現される。
On the other hand, when data “0” is written to the
次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子614の電気特性が、データ「0」を有するメモリセルとデータ「1」を有するメモリセルとで異なることを利用して行う。例えば、データ「0」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてR0、データ「1」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてR1とし、電気抵抗の差を利用して読み出す方法を説明する。なお、R1<<R0とする。読み出し/書き込み回路は、読み出し部分の構成として、例えば、図7(B)に示す抵抗素子673と差動増幅器674を用いた読み出し/書き込み回路636を考えることができる。抵抗素子は抵抗値Rrを有し、R1<Rr<R0であるとする。なお、図7(C)に示すように、抵抗素子673の代わりにトランジスタ676を用いても良いし、差動増幅器674の代わりにクロックドインバータ678を用いることも可能である。勿論、回路構成は図7(B)、(C)に限定されない。
Next, an operation when data is read by electrical action will be described. Data is read using the fact that the electrical characteristics of the
x列目y行目のメモリセル612からデータの読み出しを行う場合、まず、ロウデコーダ642、カラムデコーダ634およびセレクタ638によってメモリセル612を選択する。具体的には、ロウデコーダ642によって、メモリセル612に接続されるワード線Wyに所定の電圧V24を印加し、トランジスタ680をオン状態にする。また、カラムデコーダ634とセレクタ638によって、メモリセル612に接続されるビット線Bxを読み出し/書き込み回路636の端子Pに接続する。その結果、端子Pの電位Vpは、VcomとV0が抵抗素子673(抵抗値Rr)と記憶素子614(抵抗値R0もしくはR1)による抵抗分割によって決定される値となる。従って、メモリセル612がデータ「0」を有する場合には、Vp0=Vcom+(V0−Vcom)×R0/(R0+Rr)となる。また、メモリセル612がデータ「1」を有する場合には、Vp1=Vcom+(V0−Vcom)×R1/(R1+Rr)となる。その結果、図7(B)では、VrefをVp0とVp1の間となるように選択することで、図7(C)では、クロックドインバータ678の変化点をVp0とVp1の間となるように選択することで、出力電位Voutが、データ「0」/「1」に応じて、Lo/Hi(もしくはHi/Lo)が出力され、読み出しを行うことができる。
When reading data from the
例えば、差動増幅器674をVdd=3Vで動作させ、Vcom=0V、V0=3V、Vref=1.5Vとする。仮に、R0/Rr=Rr/R1=9とし、トランジスタ680のオン抵抗を無視できるとすると、メモリセルのデータが「0」の場合、Vp0=2.7VとなりVoutはHighが出力され、メモリセルのデータが「1」の場合、Vp1=0.3VとなりVoutはLowが出力される。こうして、メモリセルの読み出しを行うことができる。
For example, the
上記の方法によると、記憶素子614の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「0」と「1」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
According to the above method, the voltage value is read by utilizing the difference in resistance value of the
本発明を適用することで、記憶素子の不良の発生が防止される。よって、当該記憶素子を有する半導体装置の製造において、歩留まりを向上させることができる。また、信頼性の高い半導体装置を提供することができる。 By applying the present invention, the occurrence of a memory element failure is prevented. Thus, yield can be improved in manufacturing a semiconductor device including the memory element. In addition, a highly reliable semiconductor device can be provided.
また、製造時以外にデータの書き込み(追記)が可能であり、且つデータの書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。 Further, it is possible to provide a semiconductor device having a memory element that can write (additional) data other than during manufacturing and can prevent forgery due to data rewriting.
なお、本実施の形態は上記実施の形態1、2と適宜組み合わせて行うことができる。
Note that this embodiment mode can be implemented in combination with
(実施の形態5)
本発明に係る発光素子を有する半導体装置の例について説明する。なお、本実施の形態では、表示機能を有する表示装置の例について、図9を用いて説明する。
(Embodiment 5)
An example of a semiconductor device having a light emitting element according to the present invention will be described. Note that in this embodiment, an example of a display device having a display function is described with reference to FIGS.
図9(A)は、表示装置の上面図の一例を示す。図9(B)には、図9(A)の線分QRにおける断面図の一例を示す。 FIG. 9A illustrates an example of a top view of the display device. FIG. 9B illustrates an example of a cross-sectional view taken along the line QR in FIG.
図9に示す表示装置900は、基板901上に設けられた画素部902、駆動回路部904を有している。基板901の上方には、シール材910を介して基板908が設けられている。また、基板901上には、端子部906が設けられている。画素部902を構成する複数の素子の動作を制御する信号や電源電位は、端子部906を介して外部から入力される。
A
図9(B)に示すように、画素部902は、基板901上に駆動用トランジスタ924、容量素子920が設けられている。画素部902には、スイッチング用トランジスタが設けられていてもよい。発光素子930は駆動用トランジスタ924の上方に設けられている。また、発光素子930と駆動用トランジスタ924は接続されている。
As shown in FIG. 9B, the
発光素子930は、上記実施の形態1等で示したような発光素子を形成する。具体的には、発光素子930は、第1の電極層と第2の電極層とからなる一対の電極層間に発光機能を有する有機化合物を含む層を含む構造であり、一対の電極層のうち少なくとも一方の電極層(本実施の形態では第2の電極層)のヤング率が7.5×1010N/m2以下であることを特徴とする。本実施の形態では、発光素子930は、第1の電極層932と第2の電極層936との間に、発光機能を有する有機化合物を含む層934が設けられた構造とする。なお、発光素子930は、第1の電極層932と第2の電極層936との間に、正孔輸送層、正孔注入層、電子輸送層、電子注入層等が適宜設けられた構造としてもよい。
The light-emitting
発光素子930の第1の電極層932の端部は、隔壁層918で覆われている。隔壁層918は、酸化シリコン、窒化シリコン等の無機絶縁材料、又はアクリル、ポリイミド等の有機絶縁材料等を用いて形成する。隔壁層918により、隣接して設けられる別の発光素子と分離することができる。隔壁層918の形状は、端部の曲率半径が連続的に変化するのが好ましい。このような形状にすることで、上層に積層する有機化合物を含む層934、第2の電極層936の被覆性を向上することが可能になる。
An end portion of the
駆動用トランジスタ924及び容量素子920は、基板901上に絶縁層903を介して設けられている。駆動用トランジスタ924のソース電極又はドレイン電極として機能する電極層は、発光素子930の第1の電極層932と絶縁層916を介して接続されている。
The driving
駆動用トランジスタ924としては、様々なトランジスタを適用することができ、例えば、上述した図10(A)乃至(D)に示すトランジスタを適用することができる。本実施の形態では、トップゲート型のTFTを適用する。トップゲート型のTFTの一例については図10(A)に示したが、図10(A)に示すTFTの構成と、本実施の形態で示す駆動用トランジスタ924の構成は、ゲート電極層が2層の積層構造で且つ側面にサイドウォールが設けられていないこと、マルチゲート構造(半導体層に直列に接続された2つのチャネル形成領域が形成され、それぞれのチャネル形成領域に電圧を印加する2つのゲート電極を有する構造)であることが異なっている。
Various transistors can be used as the driving
駆動用トランジスタ924は、半導体層上にゲート絶縁層を介してゲート電極層が形成されている。半導体層には2つのチャネル形成領域と、ソース領域又はドレイン領域が形成されている。隣接するチャネル形成領域の間には、高濃度不純物領域が形成されている。該高濃度不純物領域の濃度は、ソース領域又はドレイン領域と同程度である。また、ソース領域又はドレイン領域とチャネル形成領域の間、及び高濃度不純物領域とチャネル形成領域の間には、LDD領域が形成されている。該LDD領域の濃度は、ソース領域又はドレイン領域よりも低濃度である。
In the driving
駆動用トランジスタ924の2つのゲート電極層は、半導体層に形成された2つのチャネル形成領域に対応して形成されている。また、ここではゲート電極層を2層の積層構造とし、下層(ゲート絶縁層に接する側)のゲート電極層の幅(キャリアがチャネル形成領域を流れる方向(ソース領域とドレイン領域とを結ぶ方向))が、上層のゲート電極層の幅よりも大きくなるように形成されている。
Two gate electrode layers of the driving
駆動用トランジスタ924のソース電極又はドレイン電極として機能する電極層は、絶縁層913、絶縁層914を介して、半導体層に形成されたソース領域又はドレイン領域と接続するように形成されている。
An electrode layer functioning as a source electrode or a drain electrode of the driving
容量素子920は、半導体層上にゲート絶縁層を介して電極層が形成されている。半導体層は駆動用トランジスタ924の半導体層と同一層であり、不純物元素が添加されていない真性領域と、低濃度不純物領域と高濃度不純物領域と、を有する。低濃度不純物領域の濃度は駆動用トランジスタ924のLDD領域と同程度であり、高濃度不純物領域の濃度は駆動用トランジスタ924のソース領域又はドレイン領域と同程度である。駆動用トランジスタ924のソース領域又はドレイン領域は、該駆動用トランジスタ924と容量素子920とを接続する機能も有している。容量素子920の電極層は、駆動用トランジスタ924のゲート電極層と同一層である。
In the
絶縁層913、絶縁層914、絶縁層916は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、又はアクリル、ポリイミドなどの有機絶縁材料を用いて形成する。絶縁層913、914、916は層間絶縁層として機能する。ここでは、絶縁層913、914により、駆動用トランジスタ924のゲート電極層と同一層で形成される配線と、ソース電極又はドレイン電極として機能する電極層と、を交差して設けることが可能になり、多層配線構造を形成できる。同様に、絶縁層916を形成してその上層に第1の電極層932を形成することで、多層配線構造を形成できる。
The insulating
駆動回路部904は、基板901上に複数のトランジスタ群926が設けられている。複数のトランジスタ群926は、画素部902の動作を制御する駆動回路を構成している。駆動回路部904は、例えばシフトレジスタ、デコーダ、バッファ、サンプリング回路、ラッチ回路等が設けられる。
In the
複数のトランジスタ群926は、複数のトランジスタで構成される。図9(B)には、複数のトランジスタ群926として2つのトランジスタを示している。
The plurality of
複数のトランジスタ群926を構成するトランジスタとしては、様々なトランジスタを適用することができる。例えば上述した図10(A)乃至(D)に示すトランジスタを適用することができる。ここでは、駆動用トランジスタ924と同様に、トップゲート型のTFTを適用する。
Various transistors can be used as the transistors included in the plurality of
複数のトランジスタ群926を構成するトランジスタは、半導体層上にゲート絶縁層を介してゲート電極層が形成されている。半導体層にはチャネル形成領域とソース領域又はドレイン領域が形成され、該チャネル形成領域とソース領域又はドレイン領域との間にLDD領域の濃度領域が形成されている。該LDD領域の濃度は、ソース領域又はドレイン領域よりも低濃度である。また、ゲート電極層は2層の積層構造とし、下層のゲート電極層の幅が、上層よりも大きくなるように形成されている。トランジスタのソース電極又はドレイン電極として機能する電極層は、絶縁層913、914を介して、半導体層に形成されたソース領域又はドレイン領域と接続するように形成されている。
In each of the transistors included in the plurality of
なお、図9(B)に複数のトランジスタ群926として示されている2つのトランジスタは、相異なる導電性(p型又はn型)を有していてもよい。相異なる導電性を有するトランジスタを相補的に組み合わせることによって、CMOS回路を構成することができる。
Note that two transistors illustrated as the plurality of
基板901と基板908は、画素部902及び駆動回路部904を封じ込めるように、シール材910を介して貼り合わされている。
The
シール材910は、光硬化性樹脂又は熱硬化性樹脂を用いるのが好ましい。例えば、フェノール樹脂、エポキシ樹脂等を用いることができる。シール材910で囲まれた領域938にはエポキシ樹脂等の充填材を充填してもよいし、窒素雰囲気下で封止して窒素を封入してもよい。また、充填材として、乾燥剤などの吸湿性を有する物質を用いると、水分による発光素子930等の劣化を防止することができる。なお、発光素子930からの発光を基板908側から取り出す場合には、透光性を有する充填材を用いる。
The
基板901と基板908には、ガラス基板、石英基板、半導体基板、金属基板、ステンレス基板等を用いることができる。基板908は、プラスチック基板等の可撓性を有する基板を用いることもできる。また、上記実施の形態2で説明したように、作製工程の処理温度に耐えうる耐熱性を有する支持基板上にTFT及び発光素子を含む素子形成層を形成した後、支持基板から素子形成層を剥離して可撓性を有する基板に転置することで、基板901として可撓性を有する基板を用いることも可能である。
As the
端子部906は、基板901上に絶縁層を介して端子電極層950が設けられている。端子電極層950には、異方性導電層952によってFPC954が接続され、外部と電気的に接続する構造となっている。
In the
なお、本実施の形態では、図9(A)に示すように、同一基板上に画素部902と駆動回路部904とが設けられた構成を説明したが、本発明は特に限定されない。例えば、駆動回路部としてICチップをCOG方式やTAB方式によって実装する構成としてもよい。
Note that in this embodiment, a structure in which the
次に、図9に示した表示装置の画素部の回路図の一例を図20に示す。 Next, FIG. 20 shows an example of a circuit diagram of a pixel portion of the display device shown in FIG.
図20において、画素部は発光素子2030、トランジスタ2024、トランジスタ2003、容量素子2020を有する。発光素子2030は、図9(B)における発光素子930、トランジスタ2024は駆動用トランジスタ924、容量素子2020は容量素子920にそれぞれ対応している。トランジスタ2003はスイッチング機能を有するスイッチング用トランジスタであり、トランジスタ2024は駆動用トランジスタである。
In FIG. 20, the pixel portion includes a light-emitting
トランジスタ2003のゲートはゲート配線2004と接続している。トランジスタ2003のソース又はドレインの一方はソース配線2005と接続し、ソース又はドレインの他方はトランジスタ2024のゲート及び容量素子2020の一方の端子と接続している。容量素子2020の一方の端子は、トランジスタ2003のソース又はドレインの他方及びトランジスタ2024のゲートと接続し、他方の端子は電流供給線2006及びトランジスタ2024のソース又はドレインの一方と接続している。トランジスタ2024のソース又はドレインの一方は電流供給線2006と接続し、他方は発光素子2030と接続している。ソース配線2005及び電流供給線2006は、ゲート配線2004と交差するように設けられている。
The gate of the
上述したように、トランジスタ2024のソース又はドレインの一方は電流供給線2006と接続しており、トランジスタ2024がオンになったときに発光素子2030に電流が供給される。
As described above, one of the source and the drain of the
本実施の形態の表示装置の画素部には、図20に示すような回路によって駆動する複数の発光素子がマトリクス状に配列されている。なお、発光素子を駆動させるための回路は、図20に示したものに限定されない。例えば、入力された信号を強制的に消去するための消去線及び消去動作に用いられる消去用のトランジスタを設けた構成の回路としてもよい。 In the pixel portion of the display device of this embodiment mode, a plurality of light-emitting elements driven by a circuit as shown in FIG. 20 are arranged in a matrix. Note that the circuit for driving the light emitting element is not limited to the one shown in FIG. For example, a circuit having a configuration in which an erasing line for forcibly erasing an input signal and an erasing transistor used for an erasing operation may be provided.
また、本実施の形態の表示装置において、画面表示の駆動方法は、特に限定されず、例えば点順次駆動方法、線順次駆動方法、面順次駆動方法などを用いればよい。線順次駆動方法を用いる場合は、時分割階調駆動方法や面積階調駆動方法を適宜選択すればよい。また、表示装置のソース配線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、映像信号に合わせて駆動回路などを適宜設計すればよい。 In the display device of this embodiment mode, a driving method for screen display is not particularly limited, and for example, a dot sequential driving method, a line sequential driving method, a surface sequential driving method, or the like may be used. When the line sequential driving method is used, a time division gray scale driving method or an area gray scale driving method may be selected as appropriate. The video signal input to the source wiring of the display device may be an analog signal or a digital signal, and a driver circuit or the like may be appropriately designed in accordance with the video signal.
本発明を適用することで、表示装置を構成する発光素子の不良を防止することができる。また、発光素子の発光効率を向上させるため電極層を構成する材料の仕事関数等を考慮して材料を選定する場合にも、本発明を適用しヤング率まで考慮することで、発光素子の不良を防止することができる。したがって、表示装置の信頼性を向上させることができる。また、表示装置の作製工程において、歩留まりを向上させることができる。 By applying the present invention, it is possible to prevent a light emitting element included in the display device from being defective. In addition, when selecting a material in consideration of the work function of the material constituting the electrode layer in order to improve the light emission efficiency of the light emitting element, the present invention is applied and the Young's modulus is taken into consideration, so that the light emitting element is defective. Can be prevented. Therefore, the reliability of the display device can be improved. In addition, yield can be improved in the manufacturing process of the display device.
なお、本実施の形態は、上記実施の形態1、2と適宜組み合わせて行うことができる。
Note that this embodiment mode can be implemented in combination with
(実施の形態6)
本実施の形態では、本発明の半導体装置及びその作製方法の例について、図14乃至図18を用いて説明する。
(Embodiment 6)
In this embodiment, an example of a semiconductor device of the present invention and a manufacturing method thereof will be described with reference to FIGS.
本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としている。データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別されるが、いずれの方式を用いてもよい。データの伝送に用いるアンテナは2通りの設け方があり、1つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合、もう1つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合がある。 The semiconductor device described in this embodiment is characterized in that data can be read and written without contact. Data transmission formats are broadly divided into three types: electromagnetic coupling method in which a pair of coils are arranged facing each other to communicate by mutual induction, electromagnetic induction method to communicate by inductive electromagnetic field, and radio wave method to communicate using radio waves. However, any method may be used. There are two types of antennas used for data transmission. One is provided with a terminal portion provided on a substrate provided with a transistor and a memory element, and an antenna provided on another terminal is connected to the terminal portion. In another case, an antenna may be provided over a substrate over which a transistor and a memory element are provided.
まず、複数の半導体素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合の半導体装置の構成例を図14(A)を用いて説明する。ここでは、半導体装置の断面の一部として、アンテナと、当該アンテナに接続される回路およびメモリ回路の一部を示す。 First, a structure example of a semiconductor device in the case where a terminal portion is provided over a substrate provided with a plurality of semiconductor elements and memory elements and an antenna provided over another terminal is connected to the terminal portion is shown in FIG. Will be described. Here, an antenna, a circuit connected to the antenna, and a part of a memory circuit are illustrated as part of a cross section of the semiconductor device.
図14(A)に示す半導体装置は、基板5300上にトランジスタ5451、トランジスタ5452を有するトランジスタ層5250が設けられ、トランジスタ層5250の上方に記憶素子部5352が設けられている。基板5400にはアンテナとして機能する導電層5463が設けられている。トランジスタ層5250と導電層5463が接続するように、基板5300と基板5400は対向して設けられている。
In the semiconductor device illustrated in FIG. 14A, a
なお、ここではトランジスタ層5250の上方に記憶素子部5352及び導電層5463を設けた例について説明するが、本発明は特に限定されない。例えば、記憶素子部又はアンテナとして機能する導電層を、素子形成層の下方や同一の層に設けてもよい。
Although an example in which the
記憶素子部5352は記憶素子5351a、記憶素子5351bを有する。また、記憶素子5351aは、絶縁層5252上に形成された第1の電極層5361aと、該第1の電極層5361a上に形成された有機化合物を含む層5362aと、該有機化合物を含む層5362a上に形成された第2の電極層5364aとを有する。同様に、記憶素子5351bは、絶縁層5252上に形成された第1の電極層5361bと、該第1の電極層5361b上に形成された有機化合物を含む層5362bと、該有機化合物を含む層5362b上に形成された第2の電極層5364bとを有する。記憶素子部5352は上記実施の形態1乃至4で示した記憶素子と同様の材料または作製方法を用いて形成することができる。本実施の形態では、第2の電極層5364a、5364bがヤング率7.5×1010N/m2以下であることを特徴とする。
The
また、記憶素子5351a、5351bを覆って保護層として機能する絶縁層5466が形成されている。絶縁層5466は、素子形成層と導電層5463とが接続する部分は除去されている。
In addition, an insulating
トランジスタ5452は、記憶素子部5352の動作を制御する駆動回路の一部を構成する。駆動回路には、デコーダ、バッファ等が設けられる。トランジスタ5451は、アンテナとして機能する導電層5463に接続し、アンテナに接続する回路の一部を構成する。トランジスタ5451、5452は、様々なトランジスタを適用することができる。例えば、上述した図10(A)乃至(D)に示すトランジスタを適用することができる。
The
アンテナとして機能する導電層5463は、基板5400に設けられている。導電層5463の材料としては、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等の元素または当該元素を含む合金材料等を用いることができる。また、導電層5463は、蒸着法、スパッタリング法、スクリーン印刷法やグラビア印刷法等の各種印刷法または液滴吐出法等を用いて形成することができる。
A
トランジスタ層5250と記憶素子部5352とが設けられた基板5300は、アンテナとして機能する導電層5463が設けられた基板5400と、接着性を有する樹脂5440により貼り合わされている。トランジスタ層5250と導電層5463は、樹脂5440中に含まれる導電性微粒子5444を介して電気的に接続されている。詳しくは、基板5300上に設けられたトランジスタ5451と接続する端子電極層5360と、基板5400上に設けられた導電層5463が、それぞれ導電性微粒子5444に接することで、電気的に接続されている。なお、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて、素子形成層が設けられた基板と、アンテナとして機能する導電層が設けられた基板とを貼り合わせてもよい。
A
次に、複数の半導体素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の構成例を図14(B)を用いて説明する。なお、図14(B)については、図14(A)と異なる部分に関して説明する。 Next, a structural example of a semiconductor device in the case where an antenna is provided over a substrate provided with a plurality of semiconductor elements and memory elements will be described with reference to FIG. Note that FIG. 14B will be described with respect to portions different from FIG.
図14(B)に示す半導体装置は、基板5600上にトランジスタ5451、5452を有するトランジスタ層5250が設けられ、トランジスタ層5250の上方に記憶素子部5355及びアンテナとして機能する導電層5353が設けられている。また、トランジスタ5451、5452と同一の層に記憶素子部5355のスイッチング素子として機能するトランジスタ5453、トランジスタ5454が設けられている。なお、本発明は特に限定されず、記憶素子部5355やアンテナとして機能する導電層5353を、トランジスタ層5250の下方や同一の層に設けてもよい。
In the semiconductor device illustrated in FIG. 14B, a
記憶素子部5355は、記憶素子5356a、記憶素子5356bを有する。また、記憶素子5356aは、絶縁層5252上に形成された第1の電極層5371aと、該第1の電極層5371a上に形成された有機化合物を含む層5372と、該有機化合物を含む層5372上に形成された第2の電極層5373とを有する。同様に、記憶素子5356bは、絶縁層5252上に形成された第1の電極層5371bと、該第1の電極層5371b上に形成された有機化合物を含む層5372と、該有機化合物を含む層5372上に形成された第2の電極層5373とを有する。記憶素子部5355は上記実施の形態1乃至4で示した記憶素子と同様の材料または作製方法を用いて形成することができる。本実施の形態では、第2の電極層5373がヤング率7.5×1010N/m2以下であることを特徴とする。記憶素子5356aの第1の電極層5371aの端部と記憶素子5356bの第1の電極層5371bの端部は、隔壁層5374によって覆われている。隔壁層5374により、隣接する記憶素子5356a、5356bを分離することができる。
The
なお、記憶素子5356a、5356bにおいて、有機化合物を含む層5372、第2の電極層5373は、共通する層として用いられている。すなわち、第1の電極層5371a、5371b及び当該第1の電極層5371a、5371bの端部を覆う隔壁層5374上に有機化合物を含む層5372、第2の電極層5373が、順次積層されて設けられている。
Note that in the
記憶素子5356aはトランジスタ5454に接続され、記憶素子5356bはトランジスタ5453に接続されている。トランジスタ5454、5453は、トランジスタ5451と同様のトランジスタを適用すればよい。
The
アンテナとして機能する導電層5353は、端子電極層5360上に設けられている。端子電極層5360はトランジスタ5451の上方に設けられており、端子電極層5360とトランジスタ5451は配線層5538を介して接続されている。詳しくは、端子電極層5360とトランジスタ5451のソース電極又はドレイン電極として機能する電極層とが、配線層5538を介して接続される。
A
アンテナとして機能する導電層5353は、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等の元素または当該元素を含む合金材料等を用いて、蒸着法、スパッタリング法、スクリーン印刷法やグラビア印刷法等の各種印刷法または液滴吐出法により形成することができる。端子電極層5360は、第2の電極層5373と同一層で形成することができる。配線層5538は、第1の電極層5371a、5371bと同一層で形成することができる。
The
記憶素子5356a、5356b、アンテナとして機能する導電層5353を覆って保護層として機能する絶縁層5366が形成されている。
An insulating
トランジスタ層5250、記憶素子部5355、アンテナとして機能する導電層5353が設けられた基板5600と、基板5500とは、絶縁層5540を介して貼り合わされている。なお、基板5500は、絶縁層5540表面に接着層を設けて貼り合わせるのが好ましい。
The
なお、図14(A)、(B)において、記憶素子の他にセンサ素子を設けてもよい。センサ素子としては、温度、湿度、照度、ガス(気体)、重力、圧力、音(振動)、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサ素子は、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、圧電素子などの素子で形成される。 In FIGS. 14A and 14B, a sensor element may be provided in addition to the memory element. Examples of the sensor element include an element that detects temperature, humidity, illuminance, gas (gas), gravity, pressure, sound (vibration), acceleration, and other characteristics by physical or chemical means. Sensor elements are typically elements such as resistance elements, capacitive coupling elements, inductive coupling elements, photovoltaic elements, photoelectric conversion elements, thermoelectric elements, transistors, thermistors, diodes, capacitive elements, piezoelectric elements, etc. Formed with.
次に、図14(B)に示した半導体装置の作製方法の例について、図15乃至図18を用いて説明する。 Next, an example of a method for manufacturing the semiconductor device illustrated in FIG. 14B will be described with reference to FIGS.
まず、基板5100の一表面に、剥離層5102を形成する(図15(A)参照)。基板5100は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、或いは本作製工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いることができる。ここでは、剥離層5102は基板5100の全面に設けているが、基板5100の一部に設けてもよい。また、基板5100に接するように剥離層5102を形成しているが、必要に応じて、基板5100に接する絶縁層を形成し、当該絶縁層に接するように剥離層5102を形成してもよい。
First, the
剥離層5102は、スパッタリング法やCVD法等により、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、鉛(Pb)、オスミウム(Os)、イリジウム(Ir)、シリコン(Si)等の元素または当該元素含む合金材料若しくは化合物材料からなる層を、単層構造又は積層構造で形成する。剥離層5102としてシリコンを含む層を形成する場合、その結晶構造は、非晶質、微結晶、多結晶のいずれでもよい。
The
剥離層5102が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。または、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。
In the case where the
剥離層5102が積層構造の場合、1層目に金属層を形成し、2層目に金属酸化物又は金属窒化物を含む層を形成することが好ましい。例えば、1層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。そして、2層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。なお、剥離層5102が積層構造の場合は、基板5100に接する側から順に1層目、2層目とする。
In the case where the
剥離層5102を金属層と金属酸化物を含む層の積層構造とする場合、金属層を形成し、当該金属層を酸化処理することで金属酸化物層を形成することができる。酸化処理は、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液を用いる処理等を行えばよい。また、剥離層として金属層を形成し、当該金属層上に酸化物でなる絶縁層を形成することで、金属層と絶縁層との界面に当該金属の酸化物を含む層(金属酸化物層)を形成することもできる。例えば、剥離層5102としてタングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化シリコンを含む層を形成することで、タングステン層と酸化シリコン層との界面に、タングステンの酸化物を含む層が形成される。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化シリコン、窒化酸化シリコン等の窒素及びシリコンを含む絶縁層を形成すればよい。なお、金属層を形成後に、その上層に形成する酸化物でなる絶縁層(例えば、窒化シリコン、酸化シリコン、その他のシリコンを含む絶縁層など)は、下地絶縁層及び後に行う剥離工程の際の保護層として機能する。
In the case where the
剥離層5102に用いるタングステンの酸化物は、WOxで表され、xは2乃至3の範囲内にある。具体的には、xが2の場合(WO2)、xが2.5の場合(W2O5)、xが2.75の場合(W4O11)、xが3の場合(WO3)などがある。タングステンの酸化物を形成するにあたり、上記に挙げたxの値に特に制約はなく、タングステンの酸化物のエッチングレートなどを基に決めるとよい。なお、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層(WOx、0<X<3)のエッチングレートを基に決めることが好ましい。従って、作製時間の短縮のために、剥離層5102として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。本実施の形態では、剥離層5102としてタングステン層とタングステンの酸化物を含む層の積層構造を形成する。タングステンの酸化物を含む層は、酸素と窒素を含む雰囲気下でタングステン層をプラズマ処理することで形成する。
The oxide of tungsten used for the
次に、剥離層5102を覆うように、絶縁層5104を形成する。絶縁層5104は、スパッタリング法、CVD法などの薄膜形成法を用い、窒化シリコン、酸化シリコン、その他のシリコンを含む絶縁層を、単層構造又は積層構造で形成する。絶縁層5104は、基板5100からの不純物の侵入を防止するブロッキング層として機能する。また、後に剥離工程を行う際の保護層としても機能する。本実施の形態では、絶縁層5104として窒化シリコン層を形成する。
Next, an insulating
次に、トランジスタ5451、5452、5453、5454を形成する(図15(B)参照)。トランジスタ5451、5452、5453、5454は、上述した図10(A)乃至(D)に示すようなトランジスタを形成すればよい。具体的な構成及び作製方法等は、上記実施の形態2に準じ、ここでは省略する。本実施の形態では、図10(A)に示したトップゲート型のTFT1380と同様に形成する。具体的には、図15(B)において、絶縁層5104上に半導体層を形成し、該半導体層上にゲート絶縁層介してゲート電極層を形成する。ゲート電極層の側面にサイドウォールとして機能する絶縁層を形成し、半導体層、ゲート電極層及びサイドウォールを覆う絶縁層を形成する。そして、絶縁層を介して半導体層と接続するソース電極又はドレイン電極として機能する電極層を形成する。
Next,
トランジスタ5451、5452、5453、5454には、導電性を付与する元素を添加し、それぞれの半導体層にチャネル形成領域と、LDD領域と、ソース領域又はドレイン領域を形成する。ソース領域又はドレイン領域には、LDD領域よりも高い濃度で導電性を付与する元素が添加されている。なお、LDD領域は設けなくともよい。導電性を付与する元素は、p型を付与する元素又はn型を付与する元素を添加すればよい。n型を付与する元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
An element imparting conductivity is added to the
ここでは、トランジスタ5451に、チャネル形成領域5106と、LDD領域5108と、ソース領域又はドレイン領域5110を形成する。トランジスタ5452は、相異なる導電性を付与する元素が添加された2つのトランジスタから構成されており、それぞれのトランジスタにチャネル形成領域5512、LDD領域5114、ソース領域又はドレイン領域5116、及びチャネル形成領域5118、LDD領域5120、ソース領域又はドレイン領域5122を形成する。トランジスタ5452において、LDD領域5114及びソース領域又はドレイン領域5116と、LDD領域5120及びソース領域又はドレイン領域5122は、相異なる導電性の元素が添加されている。トランジスタ5453は、チャネル形成領域5124と、LDD領域5126と、ソース領域又はドレイン領域5128を形成する。トランジスタ5454は、チャネル形成領域5130と、LDD領域5132と、ソース領域又はドレイン領域5134を形成する。
Here, a
次にトランジスタ5451、5452、5453、5454上に絶縁層5536、絶縁層5252を形成する(図16(A)参照)。絶縁層5536、絶縁層5252は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの無機絶縁材料、又はアクリ、ポリイミドなどの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、液状の絶縁層材料を塗布した後、熱処理により酸化シリコンを含む絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、200℃乃至400℃での熱処理により酸化シリコンを含む絶縁層を用いることができる。絶縁層5536、5252として、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線(ここでは記憶素子の第1の電極層及びアンテナとして機能する導電層とトランジスタとを接続する配線層)の断線を防止することができる。ここでは層間絶縁層を2層構造としたが、特に限定されず、単層構造又は3層以上の積層構造とすることもできる。また、トランジスタ5451、5452、5453、5454の電極層に接する絶縁層5536を酸化シリコン、窒化シリコンなどの無機絶縁材料を用いて形成すると、保護層として機能させることもできる。
Next, an insulating
次に、絶縁層5536、5252を選択的にエッチング加工して、トランジスタ5451、5453、5454のソース電極又はドレイン電極として機能する電極層を露出させるコンタクトホールを形成する。そして、絶縁層5252上に、コンタクトホールを充填するように導電層を形成する。導電層は、スパッタリング法、印刷法または液滴吐出法等により、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等の金属元素、又は当該元素を含む合金材料若しくは化合物材料を用いて形成する。その他、リチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、およびこれらのいずれかを含む合金材料(MgAg、AlLi)、ユーロピウム(Er)、イッテルビウム(Yb)等の希土類金属およびこれらを含む合金材料を用いることができる。また、酸化インジウム錫(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)、酸化シリコンを含む酸化インジウム錫(ITSO)、2wt%乃至20wt%の酸化亜鉛(ZnO)を含む酸化インジウム等の酸化物導電材料を用いることもできる。
Next, the insulating
上述の材料を用いて形成された導電層を、選択的にエッチング加工して、記憶素子を構成する第1の電極層5371a、第1の電極層5371bと、配線層5538を形成する(図16(A)参照)。第1の電極層5371aは、トランジスタ5454に接続される。第1の電極層5371bは、トランジスタ5453に接続される。また、配線層5538は、トランジスタ5451と後に形成されるアンテナとして機能する導電層を電気的に接続する配線として機能する。
A conductive layer formed using the above material is selectively etched to form a
次に、第1の電極層5371a、第1の電極層5371b、配線層5538を覆う絶縁層を形成する。当該絶縁層は、酸化シリコン、窒化シリコンなどの無機絶縁材料、アクリル、ポリイミド、レジストなどの有機絶縁材料、又はシロキサン結合を含む材料を用いて形成する。絶縁層は、用いる材料に応じて、スパッタリング法、CVD法、塗布法等により形成する。
Next, an insulating layer is formed to cover the
次に、絶縁層を選択的にエッチング加工して、第1の電極層5371a、第1の電極層5371bを露出させる。残存する絶縁層を隔壁層5374とする。隔壁層5374は、第1の電極層5371a、第1の電極層5371bの端部を覆うように形成する(図16(A)参照)。また、配線層5538上の絶縁層については、アンテナとして機能する導電層と接続する端子電極層が形成できる程度のコンタクトホールを形成し、配線層5538の一部を露出させる。なお、絶縁層として未露光部分が残存するポジ型の感光性樹脂を用いる場合は、露光工程及び現像工程のみで形成できるため、工程の短縮を図ることが可能である。
Next, the insulating layer is selectively etched to expose the
次に、第1の電極層5371a、第1の電極層5371b上に有機化合物を含む層5372を形成する(図16(B)参照)。有機化合物を含む層5372は、光学的作用若しくは電気的作用により、導電性が変化する有機化合物又は形状が変化する有機化合物を用いて、蒸着法、電子ビーム蒸着法、スパッタリング法又はCVD法により、単層構造又は積層構造で形成する。当該有機化合物を含む層5372を持つ記憶素子は、導電性又は形状の変化前後で「初期状態」と「変化後の状態」とに対応した2つの値を記憶させることができる。このような有機化合物を含む層5372としては、具体的には、ポリイミド類、ポリアクリル酸エステル、ポリメタクリル酸エステル等の有機樹脂、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いることができる。なお、具体的に有機化合物を含む層5372として用いることのできる材料及び作製方法は、上記実施の形態1の記憶素子100の説明に準じる。
Next, a
次に、有機化合物を含む層5372上に第2の電極層5373を形成する(図16(B)参照)。第2の電極層5373は、ヤング率が7.5×1010N/m2以下となるように、ヤング率が7.5×1010N/m2以下の金属元素、合金材料、又は化合物材料を用いて、蒸着法、スパッタリング法、印刷法又は液滴吐出法により形成する。合金材料又は化合物材料を用いる場合は、ヤング率7.5×1010N/m2以下の金属元素を含むことが好ましい。例えば、第2の電極層5373は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、アルミニウム(Al)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、第2の電極層5373の膜厚は、特に限定されないが、10nm乃至200nm程度であるのが好ましく、10nm乃至100nm程度であるのがより好ましい。具体的に第2の電極層5373として用いることのできる材料等は、上記実施の形態1の記憶素子100の説明に準じる。
Next, the
また、第2の電極層5373を形成する際に、端子電極層5360も形成される。端子電極層5360は、上層に形成されるアンテナとして機能する導電層とトランジスタ5451とを接続する役割を果たす。端子電極層5360は第2の電極層5373と同一層でなり、配線層5538が露出するように形成されたコンタクトホールを充填するように形成される。
In addition, when the
なお、ここでは、第1の電極層5371a、5371b、及び第1の電極層5371a、5371bの端部を覆う隔壁層5374上に、共通する層として有機化合物を含む層5372及び第2の電極層5373を積層して設けているが、特に限定されない。例えば、第1の電極層5371a、第1の電極層5371b上にそれぞれ分離した有機化合物を含む層及び第2の電極層を選択的に設けてもよい。
Note that here, the
次に、端子電極層5360に接し、アンテナとして機能する導電層5353を形成する(図16(B)参照)。導電層5353は、蒸着法、スパッタリング法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法により、導電材料を用いて形成する。具体的には、導電層5353は、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。
Next, a
次に、第2の電極層5373、隔壁層5374、端子電極層5360及び導電層5353上に保護層として機能する絶縁層5366を形成する(図16(B)参照)。絶縁層5366は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの無機絶縁材料を用いて、スパッタリング法、CVD法等により形成する。なお、絶縁層5366は、必要に応じて形成すればよく、設けなくともよい。ここまでで、絶縁層5104より上層に積層された第2の電極層5373までの積層体を素子形成層5541とする。
Next, an insulating
次に、第2の電極層5373上に絶縁層5366を介して絶縁層5540を形成し、絶縁層5540表面に基板5500を貼り合わせる(図17(A)参照)。絶縁層5540は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド(ナイロン)、フラン樹脂、ジアリルフタレート樹脂等の有機樹脂、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成されたシリコン、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表されるシリコンに結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーを用い、これらの材料を塗布法により塗布して乾燥加熱して形成することができる。塗布法により絶縁層5540を形成することで、表面の凹凸の少なくできるため好ましい。また、絶縁層5540は、CVD法やスパッタリング法等により酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の絶縁層を形成した後、CMP法により表面を研磨して形成してもよい。絶縁層5540は、後の剥離工程での保護層としても機能する。
Next, the insulating
ここでは、基板5500を絶縁層5540表面に貼り合わせたが、特に限定されず、基板5500を直接第2の電極層に貼り合わせてもよい。
Although the
基板5500は、可撓性を有する基板を用いることが好ましく、薄くて軽い基板を用いることがより好ましい。具体的には、基板5500は、PET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルスルホン)、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等のプラスチック基板を用いることができる。また、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙等)と接着性有機樹脂フィルム(アクリル系有機樹脂、エポキシ系有機樹脂等)との積層フィルムなどを用いることもできる。その他、熱圧着により被処理体と接着することができる接着層を有するフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)を用いることもできる。これらのフィルムは、当該フィルムの最表面に設けられた接着層又は最外層に設けられた層(接着層ではない層)を加熱処理によって溶かし、加圧により接着することで、被処理体と接着することが可能である。なお、ここでは、被処理体とは絶縁層5540から下層に積層された基板5100までの積層体を示し、被処理面は絶縁層5540の第2の電極層5373と接しない面とする。
The
なお、基板5500として接着性のないプラスチック基板等を用いる場合は、絶縁層5540と基板5500との間に接着層を設けて絶縁層5540と基板5500とを貼り合わせる。基板5500として、接着性を有する基板(フィルム)を用いる場合は、絶縁層5540と基板5500との間に接着層を別途設ける必要は無い。
Note that in the case of using a non-adhesive plastic substrate or the like as the
本実施の形態では、塗布法によりエポキシ樹脂組成物を塗布し、乾燥焼成してエポキシ樹脂からなる絶縁層5540を形成する。基板5500は接着層を有するフィルムを用い、絶縁層5540表面に基板5500であるフィルムを熱圧着して、絶縁層5540と基板5500とを貼り合わせる。
In this embodiment mode, an epoxy resin composition is applied by a coating method, and dried and fired to form an insulating
次に、剥離層5102と絶縁層5104との間を剥離することにより基板5100から素子形成層5541を剥離し、基板5500へ転置する(図17(B)参照)。
Next, the
素子形成層5541を基板5100から剥離する方法の例としては、(1)基板と素子形成層との間に剥離層として金属層と金属酸化物(又は金属窒化物)を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化により脆弱化して、素子形成層を基板から物理的に剥離する方法、(2)基板と素子形成層との間に剥離層として金属層と金属酸化物(又は金属窒化物)を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化により脆弱化し、剥離層の一部を溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによりエッチング除去した後、素子形成層を基板から物理的に剥離する方法、(3)基板と素子形成層との間に水素を含む非晶質シリコンを用いて剥離層を形成し、当該剥離層にレーザビームを照射して水素ガスを放出させて基板を剥離する方法、(4)基板と素子形成層との間に非晶質シリコンを用いて剥離層を形成し、当該剥離層を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、(5)素子形成層が形成された基板(本実施の形態では基板5100)を機械的に削る、又は溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによりエッチング除去して剥離する方法、等を適宜選択することができる。また、上述した剥離する方法(1)、(2)については、基板と素子形成層との間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化物(又は金属窒化物)を含む層を設け、当該金属酸化物を含む層を結晶化により脆弱化してもよい。本実施の形態では、剥離層5102としてタングステン層とタングステンの酸化物を含む層を設けている。当該タングステンの酸化物を含む層は、上層に設けたトランジスタの半導体層を結晶化する際に脆弱化している。したがって、ここでは素子形成層5541に基板5500を固着した後、素子形成層5541を基板5100から物理的に剥離する。なお、素子形成層5541が剥離された基板5100は、コスト削減のために再利用することが好ましい。
As an example of a method for peeling the
次に、基板5100が剥離されて絶縁層5104が露出した面に、基板5600を貼り合わせる(図18参照)。基板5600は、可撓性を有する基板が好ましく、具体的には基板5500と同様の基板を用いることができる。本実施の形態では、基板5600として接着層を有するフィルムを用い、絶縁層5104表面に基板5600であるフィルムを熱圧着して、絶縁層5104と基板5600とを貼り合わせる。以上で、素子形成層5541は可撓性を有する基板に挟持された構成とできる。
Next, the
なお、基板5500に素子形成層5541を転置した後、基板5500を剥離してもよい。例えば、支持基板である基板5100より素子形成層5541を剥離して基板5500に転置した後、素子形成層5541に基板5600を貼り合わせ、基板5500より素子形成層5541を剥離して基板5600に転置することも可能である。
Note that after the
以上の工程により、記憶素子およびアンテナを有する半導体装置を作製することができる。また、可撓性を有する半導体装置を作製することができる。本発明を適用することで、転置工程の際に素子に不良が生じるのを防ぐことができる。したがって、歩留まり高く、信頼性の高い半導体装置を提供することが可能になる。 Through the above steps, a semiconductor device including a memory element and an antenna can be manufactured. In addition, a flexible semiconductor device can be manufactured. By applying the present invention, it is possible to prevent the element from being defective during the transposition process. Therefore, a semiconductor device with high yield and high reliability can be provided.
次に、図14(A)、(B)に示すような非接触でデータの読み出しと書き込みが可能である本発明の半導体装置を様々な用途に用いる例について、図13を用いて説明する。 Next, examples in which the semiconductor device of the present invention capable of reading and writing data without contact as shown in FIGS. 14A and 14B is used for various purposes will be described with reference to FIGS.
図13には、本発明に係る半導体装置を無線チップとして適用する例について示している。例えば、本発明に係る半導体装置を適用した無線チップ9210は、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図13(A)参照)、記録媒体(DVDソフトやビデオテープ等、図13(B)参照)、包装用容器類(包装紙やボトル等、図13(C)参照)、乗物類(自転車等、図13(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札(図13(E)、図13(F)参照)等の物品に設けて使用することができる。また、動物類又は人体に貼り付ける、若しくは埋め込むことができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
FIG. 13 shows an example in which the semiconductor device according to the present invention is applied as a wireless chip. For example, a
本発明の半導体装置(例えば、図13(A)乃至(F)の無線チップ9210)は、プリント基板に実装する、表面に貼る、又は埋め込むことで、物品に固定される。例えば、本の場合は紙に埋め込む、有機樹脂からなるパッケージの場合は当該有機樹脂に埋め込むことで、各物品に固定される。本発明の半導体装置は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
The semiconductor device of the present invention (for example, the
なお、本実施の形態は、上記実施の形態1乃至4と適宜組み合わせて行うことができる。
Note that this embodiment can be implemented in combination with any of
(実施の形態7)
本実施の形態では、本発明の半導体装置を実装した電子機器の一例について、図19を用いて説明する。
(Embodiment 7)
In this embodiment, an example of an electronic device in which the semiconductor device of the present invention is mounted is described with reference to FIGS.
本実施の形態で例示する電子機器は携帯電話機であり、筐体2700、筐体2706、パネル2701、ハウジング2702、プリント配線基板2703、操作ボタン2704、バッテリ2705を有する。パネル2701はハウジング2702に脱着自在に組み込まれ、ハウジング2702はプリント配線基板2703に嵌着される。ハウジング2702はパネル2701が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板2703には、パッケージングされた複数の半導体装置が実装されており、このうちの1つとして、本発明の半導体装置を適用することができる。具体的には、上記実施の形態に示した記憶素子を有する半導体装置を適用する。プリント配線基板2703に実装される複数の半導体装置は、コントローラ、中央処理ユニット(CPU、Central Processing Unit)、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
The electronic device illustrated in this embodiment is a mobile phone, which includes a
パネル2701は、接続フィルム2708を介して、プリント配線基板2703と接続される。上記のパネル2701、ハウジング2702、プリント配線基板2703は、操作ボタン2704やバッテリ2705と共に、筐体2700、2706の内部に収納される。パネル2701が含む画素領域2709は、筐体2700に設けられた開口窓から視認できるように配置されている。
The
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体2700、2706内部の限られた空間を有効に利用することができる。
As described above, the semiconductor device of the present invention is characterized in that it is small, thin, and lightweight, and the limited space inside the
また、本発明は、外部からの電圧印加により変化する有機化合物を含む層が一対の電極層間に挟まれた単純な構造の記憶素子を有する半導体装置ため、半導体装置の製造コストを抑えることができ、安価な電子機器を提供することが可能になる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する電子機器を提供することが可能になる。 Further, since the present invention includes a semiconductor device having a memory element with a simple structure in which a layer containing an organic compound that changes when an external voltage is applied is sandwiched between a pair of electrode layers, the manufacturing cost of the semiconductor device can be reduced. It becomes possible to provide an inexpensive electronic device. Further, since the semiconductor device of the present invention can be easily integrated, an electronic device having a large-capacity memory circuit can be provided.
また、本発明に係る記憶素子を有する半導体装置は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した電子機器を提供することができる。 In addition, a semiconductor device having a memory element according to the present invention writes data by applying voltage from the outside, is nonvolatile, and can additionally write data. With the above feature, forgery due to rewriting can be prevented, and new data can be added and written. Accordingly, it is possible to provide an electronic device that achieves high functionality and high added value.
なお、筐体2700、2706は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
Note that the
本実施の形態は、上記実施の形態1乃至6と適宜組み合わせることができる。
This embodiment mode can be combined with any of
本実施例では、本発明を用いて記憶素子を作製し、転置工程を行った結果を示す。 In this example, a memory element is manufactured using the present invention, and a result of performing a transposition process is shown.
ガラス基板上に、第1の電極層としてチタン層、第1の電極層の一部(端部)を覆う隔壁層として膜厚1.5μmのポリイミド層、第1の電極層及び隔壁層上に絶縁層として膜厚1nmのフッ化カルシウム層(CaF2)、有機化合物を含む層として膜厚10nmのNPB層、第2の電極層を順次積層形成して試料を作製した。本実施例では、第2の電極層の材料や作製方法を変えて、試料1乃至試料14を作製した。また、第2の電極層として銀(Ag)、亜鉛(Zn)、銅(Cu)を用いた比較例1乃至3を作製した。
On the glass substrate, on the titanium layer as the first electrode layer, on the polyimide layer having a thickness of 1.5 μm as the partition layer covering a part (end) of the first electrode layer, on the first electrode layer and the partition layer A sample was prepared by sequentially laminating a calcium fluoride layer (CaF 2 ) having a thickness of 1 nm as an insulating layer, an NPB layer having a thickness of 10 nm as a layer containing an organic compound, and a second electrode layer. In this example,
なお、本実施例では、ポリイミドを用いた隔壁層を、第1の電極層上に開口を有するように形成した後、第1の電極層上のポリイミドの残渣を除去するために、酸素(O2)アッシングを行った。 In this embodiment, after the partition layer using polyimide is formed so as to have an opening on the first electrode layer, oxygen (O 2 O) is used to remove the polyimide residue on the first electrode layer. 2 ) Ashing was performed.
次に、試料1乃至試料14で形成した第2の電極層について説明する。試料1はインジウム層(膜厚200nm)、試料2はカルシウム層(膜厚150nm)、試料3は錫層(膜厚200nm)、試料4はアルミニウム層(膜厚100nm)、試料5はインジウム錫合金層(膜厚200nm)、試料6は同一のボートに入れたインジウム錫合金とインジウムを蒸着して形成した層(膜厚200nm)、試料7はインジウムに対して錫の含有量が10wt%となるようにインジウムと錫を共蒸着して形成した層(膜厚200nm)、試料8はインジウムに対して錫の含有量が1wt%となるようにインジウムと錫を共蒸着して形成した層(膜厚200nm)、試料9はインジウムに対して錫の含有量が10wt%となるようにインジウムと錫を共蒸着して形成した層(膜厚200nm)とアルミニウム層(膜厚200nm)との積層、試料10はインジウム錫合金とクロムの比率が10:1になるようにインジウム錫合金とクロムを共蒸着して形成した層(膜厚200nm)、試料11はインジウムに対してマグネシウムの含有量10wt%となるようにインジウムとマグネシウムを共蒸着して形成した層(膜厚150nm)、試料12はインジウム層(膜厚100nm)とアルミニウム層(膜厚200nm)の積層、試料13は同一のボートに入れたインジウム錫合金とインジウムを蒸着して形成した層(膜厚100nm)とアルミニウム層(膜厚100nm)の積層、試料14は同一のボートに入れたインジウム錫合金とインジウムを蒸着して形成した層(膜厚200nm)とアルミニウム層(膜厚10nm)の積層を、それぞれ第2の電極層として形成した。試料1乃至4、試料12はそれぞれの材料を用いて蒸着法により形成した。
Next, the second electrode layer formed from
比較例1は銀層(膜厚200nm)、比較例2は亜鉛層(膜厚200nm)、比較例3は銅層(膜厚200nm)を、それぞれ第2の電極層として形成した。比較例1乃至3は、それぞれの材料を用いて蒸着法により形成した。 Comparative Example 1 formed a silver layer (film thickness 200 nm), Comparative Example 2 formed a zinc layer (film thickness 200 nm), and Comparative Example 3 formed a copper layer (film thickness 200 nm) as a second electrode layer. Comparative Examples 1 to 3 were formed by vapor deposition using the respective materials.
ガラス基板上に作製した試料1の記憶素子上にエポキシ樹脂を孔版印刷法により塗布し、窒素雰囲気下において60分間110℃で加熱して、膜厚100μm乃至200μmのエポキシ樹脂層を形成した。その後、試料1の記憶素子をガラス基板から剥離し、エポキシ樹脂層に転置した。エポキシ樹脂層に転置した試料1の記憶素子の転置状態を表1に示す。また、試料1と同様に、それぞれガラス基板上に作製した試料2乃至14及び比較例1乃至3の記憶素子上にエポキシ樹脂を孔版印刷法により塗布し、窒素雰囲気下において60分間110℃で加熱して、膜厚100μm乃至200μmのエポキシ樹脂層を形成した。その後、試料2乃至14及び比較例1乃至3の記憶素子をそれぞれガラス基板から剥離し、それぞれエポキシ樹脂層に転置した。エポキシ樹脂層に転置した試料2乃至14及び比較例1乃至3の記憶素子の転置状態を表1に示す。なお、表1において、「−」は合金を示し、例えば「In−Sn」はインジウム錫合金を示す。「+」は同一ボートに入れた材料を用いて蒸着したことを示し、例えば「(In−Sn)+In」」は同一ボートに入れたインジウム錫合金とインジウムを蒸着して形成したことを示す。「:」は共蒸着したことを示し、例えば「In:Sn」はインジウムと錫を共蒸着して形成したことを示す。「\」は積層構造を示し、左側に表記されるものよりも右側に表記されるものが上層であること示す。例えば「In\Al」はインジウムとアルミニウムの積層構造で、且つアルミニウムが上層であることを示す。
An epoxy resin was applied to the memory element of
本発明を用いて作製した試料1乃至14においては、目視では膜剥がれや剥離残りなどなく、良好な状態で剥離することができた。一方、比較例1乃至3については、第2の電極層(銀層、亜鉛層、銅層)のみがエポキシ樹脂層に転置され、記憶素子全体はガラス基板から剥離することができなかった。
ここで、図22、表2に金属元素の機械的性質について示す。図22に示す棒グラフは、横軸は金属元素の種類を示し、縦軸はヤング率(1010N/m2)を示す。なお、以下に示す金属元素のヤング率は、岩波理化学辞典第5版から抜粋した。 Here, FIG. 22 and Table 2 show the mechanical properties of the metal elements. In the bar graph shown in FIG. 22, the horizontal axis indicates the type of metal element, and the vertical axis indicates the Young's modulus (10 10 N / m 2 ). In addition, the Young's modulus of the metal element shown below was extracted from Iwanami Dictionary of Physical and Chemical Dictionary 5th edition.
図22は、横軸に金属元素が左側からIn、Ba、Pb、Ca、Bi、Mg、Sn、Al、Ag、Zn、Cu、Mn、Niの順で並んでおり、右側にいくにつれてヤング率が大きくなっているのがわかる。図22に示した金属元素のヤング率の具体的な数値を示したのが、表2である。 In FIG. 22, the metal elements are arranged in the order of In, Ba, Pb, Ca, Bi, Mg, Sn, Al, Ag, Zn, Cu, Mn, and Ni from the left side on the horizontal axis, and the Young's modulus increases toward the right side. You can see that is getting bigger. Table 2 shows specific numerical values of the Young's modulus of the metal elements shown in FIG.
また、図22において、表1に示した剥離が良好に行われ、転置の成功した金属元素を丸で囲んでいる。一方、剥離特性が悪く、転置の失敗した金属元素は四角で囲んでいる。 Further, in FIG. 22, the peeling shown in Table 1 is performed well, and the metal element that has been successfully transposed is circled. On the other hand, metal elements that have poor peeling characteristics and failed to be transposed are surrounded by a square.
図22、表1から明らかであるように、アルミニウムよりも左側にある金属元素(アルミニウムを含む)、すなわちアルミニウムよりもヤング率が小さい金属元素(アルミニウムを含む)は剥離が良好に行われ、転置が成功している。これに対して、銀よりも右側にある金属元素(銀を含む)、すなわち銀よりもヤング率が大きい金属元素は剥離特性が悪く、転置は失敗しており、本発明の範囲外であった。したがって、銀のヤング率未満のヤング率である金属元素は、剥離が良好に行われて優れる結果となった。 As is clear from FIG. 22 and Table 1, metal elements (including aluminum) on the left side of aluminum, that is, metal elements (including aluminum) having a Young's modulus smaller than that of aluminum are favorably peeled and transposed. Has been successful. On the other hand, metal elements (including silver) on the right side of silver, that is, metal elements having a higher Young's modulus than silver have poor peeling properties, and transposition has failed, which is outside the scope of the present invention. . Therefore, a metal element having a Young's modulus lower than that of silver was excellently peeled off.
素子の転置工程では、基板(ガラス基板などの支持基板)から素子を剥離する工程や、素子に基板(可撓性を有する基板)を貼り合わせる工程などで、必然的に素子が曲がってしまう。また、可撓性を有する基板と素子とは、熱圧着等の方法を用いて、比較的密着性よく接着させることができる。つまり、支持基板とは接しなく、且つ可撓性を有する基板と接着される側である第2の電極層は、可撓性を有する基板と密着性良く接着される。 In the element transfer process, the element is inevitably bent in a process of peeling the element from a substrate (supporting substrate such as a glass substrate) or a process of attaching a substrate (a flexible substrate) to the element. In addition, the flexible substrate and the element can be bonded with relatively high adhesion using a method such as thermocompression bonding. That is, the second electrode layer which is not in contact with the supporting substrate and is bonded to the flexible substrate is bonded to the flexible substrate with good adhesion.
上記数式(1)に示したように、物質(電極層)はヤング率が小さいほど変形しやすくなり、ヤング率が大きいほど変形しにくくなる。よって、第2の電極層のヤング率がある値よりも大きい場合は、第2の電極層が変形しにくく、且つ可撓性を有する基板と密着性良く接着されているため、素子が曲げ等の挙動に同調することができず、素子が破壊してしまうと考えられる。 As shown in the above mathematical formula (1), the substance (electrode layer) is more easily deformed as the Young's modulus is smaller, and is more difficult to deform as the Young's modulus is larger. Therefore, when the Young's modulus of the second electrode layer is larger than a certain value, the second electrode layer is hardly deformed and is adhered to the flexible substrate with good adhesion, so that the element is bent. It is considered that the device cannot be tuned and the element is destroyed.
本実施例では、表1、図22等の結果から、アルミニウムと銀との間のヤング率に転置工程における素子破壊の臨界があることが分かる。表2より、アルミニウムのヤング率は7.06×1010N/m2であり、銀のヤング率は8.27×1010N/m2である。本発明は、第2の電極層のヤング率がアルミニウムと銀との間の数値以下のヤング率の場合は、良好な状態で素子を剥離でき、転置の成功が期待できる。よって、第2の電極層のヤング率7.5×1010N/m2を上限とし、好ましくは第2の電極層のヤング率7.5×1010N/m2以下の場合に、転置を良好に行うことができる。 In this example, it can be seen from the results shown in Table 1, FIG. 22 and the like that the Young's modulus between aluminum and silver has the criticality of device destruction in the transposition process. From Table 2, the Young's modulus of aluminum is 7.06 × 10 10 N / m 2 , and the Young's modulus of silver is 8.27 × 10 10 N / m 2 . In the present invention, when the Young's modulus of the second electrode layer is a Young's modulus equal to or less than the value between aluminum and silver, the element can be peeled in a good state, and a successful transposition can be expected. Therefore, when the Young's modulus of the second electrode layer is 7.5 × 10 10 N / m 2 , and the Young's modulus of the second electrode layer is preferably 7.5 × 10 10 N / m 2 or less, the transposition is performed. Can be performed satisfactorily.
本実施例では、転置工程を行って本発明に係る記憶素子を有する半導体装置を作製した結果、及びその記憶素子を有する半導体装置の特性について評価した結果を示す。本実施例では、第2の電極層としてアルミニウム層を形成する。本実施例に係る半導体装置の作製について、図23に示す模式図を用いて説明する。 In this example, a result of manufacturing a semiconductor device having a memory element according to the present invention by performing a transposition process, and a result of evaluating characteristics of the semiconductor device having the memory element are shown. In this embodiment, an aluminum layer is formed as the second electrode layer. The manufacture of the semiconductor device according to this example will be described with reference to a schematic diagram shown in FIG.
第1の基板7000上に剥離層7002を形成し、当該剥離層7002上に素子層7004を形成した。素子層7004上に絶縁層7009を形成し、当該絶縁層7009表面に第2の基板7019を貼り合わせた(図23(A)参照)。
A
第1の基板7000としては、ガラス基板を用いた。剥離層7002としては、金属層及び金属酸化物層の積層構造を形成し、具体的にはタングステン層とタングステンの酸化物を含む層の積層構造とした。なお、ここでは、タングステン層を形成した後、該タングステン層上に絶縁層を形成することで、該絶縁層とタングステン層との界面にタングステンの酸化物を含む層を形成した。
As the
素子層7004には、半導体素子7006及び当該半導体素子7006と電気的に接続された記憶素子7008を形成した。また、素子層7004にはアンテナとして機能する導電層も形成した。なお、図23では、記憶素子7008以外の構成を簡略化して示している。
In the
記憶素子7008は本発明に係る構成とし、具体的には第1の電極層7010としてチタン層、該第1の電極層7010上に絶縁層7012として膜厚1nmのフッ化カルシウム(CaF2)層、該絶縁層7012上に有機化合物を含む層7014として膜厚10nmの9−[4−(N−カルバゾリル)]フェニル−10−フェニルアントラセン(略称:CzPA)層、該有機化合物を含む層7014上に第2の電極層7016として膜厚75nmのアルミニウム層を順次積層して形成した。第1の電極層7010及び第2の電極層7016はスパッタリング法により形成した。また、絶縁層7012及び有機化合物を含む層7014は、蒸着法により形成した。
The
絶縁層7009としては有機樹脂を用い、具体的にはエポキシ樹脂で形成した。第2の基板7019としては可撓性を有する基板を用い、具体的には絶縁層7009表面に接着層を有するフィルムを貼り合わせた。
The insulating
次に、第1の基板7000から素子層7004を剥離し、第2の基板7019に素子層7004を転置した(図23(B)参照)。
Next, the
剥離は剥離層7002と素子層7004との界面又は剥離層7002内で生じ、素子層7004を第1の基板7000から物理的に剥離した。
Peeling occurred at the interface between the
次に、第1の基板7000が剥離されて素子層7004が露出した面に、第3の基板7020を貼り合わせた(図23(C)参照)。第3の基板7020としては可撓性を有する基板を用いた。
Next, a
以上で、可撓性を有する基板に転置され、記憶素子を有する半導体装置が得られた。 Thus, a semiconductor device having a memory element transferred to a flexible substrate was obtained.
なお、本実施例では1基板上に50個の半導体装置を形成した試料A、試料Bを作製した。試料A、試料Bの構成は同じであり、それぞれ一基板上に50個の半導体装置が形成されたものである。また、個々の半導体装置にはそれぞれ半導体素子や記憶素子、アンテナが設けられている。試料A、試料Bに形成された50個の半導体装置には、それぞれ64個の記憶素子が形成されているものとする。上面の模式図を図24に示し、個々の半導体装置を点線で示す。 In this example, Sample A and Sample B in which 50 semiconductor devices were formed on one substrate were manufactured. The configurations of the sample A and the sample B are the same, and 50 semiconductor devices are formed on one substrate. Each semiconductor device is provided with a semiconductor element, a memory element, and an antenna. It is assumed that 64 memory elements are formed in 50 semiconductor devices formed in Sample A and Sample B, respectively. A schematic diagram of the upper surface is shown in FIG. 24, and individual semiconductor devices are indicated by dotted lines.
試料Aにおいて、光学顕微鏡にて外観検査を行ったところ、50個の半導体装置では記憶素子が破壊されることなく転置できており、転置成功率は100%であった。また、試料Bにおいて、試料Aと同様に光学顕微鏡にて外観検査を行ったところ、47個の半導体装置では記憶素子が破壊されることなく転置できており、転置成功率は94%であった。したがって、第2の電極層としてアルミニウム層を用いることで転置を良好に行うことができることがわかった。 When an appearance inspection was performed on the sample A with an optical microscope, the memory element was able to be transposed without destruction in 50 semiconductor devices, and the transposition success rate was 100%. Further, in the sample B, when an appearance inspection was performed using an optical microscope as in the case of the sample A, the memory elements were transferred without destruction in 47 semiconductor devices, and the transfer success rate was 94%. . Therefore, it was found that the transposition can be favorably performed by using an aluminum layer as the second electrode layer.
次に、試料A及び試料Bに形成された記憶素子に非接触でデータの書き込みを行ったときの書き込み成功率について、図25に示す。ここでは、リーダライタを用いて、記憶素子に無線で書き込みを行った結果を示す。 Next, FIG. 25 shows a writing success rate when data is written to the memory elements formed in the sample A and the sample B without contact. Here, a result of performing writing to the storage element wirelessly using a reader / writer is shown.
図25(A)には、試料Aの書込み率を示し、図25(B)には試料Bの書込み率を示す。図25(A)より、93%の割合で、リーダライタからの1回の書き込み命令により記憶素子にデータを書き込むことが可能であることがわかる。また、図25(B)より、97%の割合で、リーダライタからの1回の書き込み命令により記憶素子にデータを書き込むことが可能であることがわかる。つまり、リーダライタからの1回の書き込み命令により、試料A及び試料Bを平均して、95%以上の割合で記憶素子にデータを書き込むことが可能であることがわかる。また、図25(A)、(B)より、リーダライタからの10回以内の書き込み命令により、100%の割合で、記憶素子にデータを書き込むことが可能であることがわかる。したがって、試料A及び試料Bは良好な書き込み率を有しており、本発明に係る記憶素子は転置後もデータの書き込みは良好に行えることがわかった。 FIG. 25A shows the writing rate of sample A, and FIG. 25B shows the writing rate of sample B. FIG. 25A shows that data can be written to the memory element at a rate of 93% by a single write command from the reader / writer. Further, FIG. 25B shows that data can be written into the memory element by a single write command from the reader / writer at a rate of 97%. That is, it can be seen that the data can be written to the memory element at a rate of 95% or more on the average of the sample A and the sample B by a single write command from the reader / writer. 25A and 25B, it can be seen that data can be written to the memory element at a rate of 100% by a write command within 10 times from the reader / writer. Therefore, it was found that Sample A and Sample B have a good writing rate, and the memory element according to the present invention can write data well even after transposition.
次に、試料A又は試料Bから得られ、外観検査で転置成功と判断した半導体装置を一定の条件で保存した後、記憶素子に非接触でデータの書き込みを行ったときの書き込み率について、図26に示す。ここでは、リーダライタを用いて、記憶素子に無線で書き込みを行った結果を示す。 Next, a writing rate when data is written to a memory element in a non-contact manner after storing a semiconductor device obtained from the sample A or the sample B and judged to have been successfully transferred by appearance inspection under certain conditions is shown in FIG. 26. Here, a result of performing writing to the storage element wirelessly using a reader / writer is shown.
ここでは、高温(+80℃)、低温(−40℃)、室温、又は熱衝撃(−45℃〜+85℃)のいずれかの条件で、一定時間(0時間、60時間、120時間、240時間、500時間、又は1000時間)、所定の数の記憶素子を保存した後、該記憶素子にリーダライタを用いて無線で書き込みを行った。ここでは、4個の半導体装置がそれぞれ有する8個の記憶素子、つまり32個の記憶素子について、一定の条件で保存した後、書き込みを行った。 Here, a fixed time (0 hour, 60 hours, 120 hours, 240 hours) under any of the conditions of high temperature (+ 80 ° C.), low temperature (−40 ° C.), room temperature, or thermal shock (−45 ° C. to + 85 ° C.) , 500 hours, or 1000 hours), after storing a predetermined number of storage elements, the storage elements were wirelessly written using a reader / writer. Here, eight memory elements each of the four semiconductor devices, that is, 32 memory elements, were stored under certain conditions and then written.
なお、本実施例における熱衝撃保存とは、高温保存と低温保存とを繰り返して保存することを示す。ここでは、+85℃条件で30分保存と、−45℃条件で30分保存と、を繰り返して保存した。 In addition, the thermal shock preservation | save in a present Example shows storing repeatedly high temperature preservation | save and low temperature preservation | save. Here, storage for 30 minutes at + 85 ° C. and storage for 30 minutes at −45 ° C. were repeated.
図26(A)は高温(+85℃)保存した記憶素子の書き込み率、図26(B)は低温(−40℃)保存した記憶素子の書き込み率、図26(C)は室温保存した記憶素子の書き込み率、図26(D)は熱衝撃保存した記憶素子の書き込み率を示す。 26A shows the writing rate of the memory element stored at high temperature (+ 85 ° C.), FIG. 26B shows the writing rate of the memory element stored at low temperature (−40 ° C.), and FIG. 26C shows the memory element stored at room temperature. FIG. 26D shows the writing rate of the memory element preserved by thermal shock.
図26(A)、図26(C)より、高温(+85℃)状態又は室温状態で、0時間、60時間、120時間、240時間、500時間、又は1000時間保存した後も、3回以内の書き込み命令によりデータを書き込むことが可能であることがわかる。 26 (A) and 26 (C), no more than 3 times after storage at high temperature (+ 85 ° C) or room temperature for 0, 60, 120, 240, 500, or 1000 hours It can be seen that data can be written by the write command.
また、図26(B)、図26(D)より、低温(−40℃)状態又は熱衝撃を与える条件下で、0時間、60時間、120時間、240時間又は500時間保存した後も、3回以内の書き込み命令によりデータを書き込むことが可能であることがわかる。 In addition, from FIG. 26 (B) and FIG. 26 (D), even after storing for 0 hours, 60 hours, 120 hours, 240 hours, or 500 hours under a condition of applying a low temperature (−40 ° C.) or thermal shock, It can be seen that data can be written by a write command within three times.
図26(A)〜図26(D)に示した結果を、下記表3に示す。表3では、100回以内の書き込み命令によりデータを書き込めた場合を丸(○)としている。 The results shown in FIGS. 26A to 26D are shown in Table 3 below. In Table 3, the case where data can be written by a write command within 100 times is indicated by a circle (◯).
図26及び表3の結果から、試料A及び試料Bの記憶素子は良好な書き込み率を有しており、本発明に係る記憶素子は転置後、一定の条件下で保存した後もデータの書き込みは良好に行えることがわかった。 From the results of FIG. 26 and Table 3, the memory elements of Sample A and Sample B have a good writing rate, and the memory elements according to the present invention write data even after being stored under certain conditions after transposition. Was found to be good.
また、試料A又は試料Bから得られ、外観検査で転置成功と判断した半導体装置の記憶素子に非接触でデータの書き込みを行った後、該半導体装置の記憶素子を一定の条件で保存したときのデータ変動の有無を評価した結果について、下記表4に示す。 In addition, when data is written in a non-contact manner to a memory element of a semiconductor device obtained from the sample A or the sample B and judged to have been successfully transferred by appearance inspection, the memory element of the semiconductor device is stored under certain conditions. Table 4 below shows the results of evaluating the presence or absence of data fluctuation.
ここでは、リーダライタを用いて、記憶素子に無線で書き込みを行った。また、データの書き込み後の保存条件は、高温(+80℃)、低温(−40℃)、熱衝撃(−45℃〜+85℃)、又は室温のいずれかの条件下で、一定時間(60時間、120時間、240時間、500時間、又は1000時間)、所定の数の記憶素子を保存した。 Here, data was written to the memory element wirelessly using a reader / writer. In addition, the storage condition after the data is written is a high temperature (+ 80 ° C.), a low temperature (−40 ° C.), a thermal shock (−45 ° C. to + 85 ° C.), or a room temperature for a certain time (60 hours). 120 hours, 240 hours, 500 hours, or 1000 hours), a predetermined number of storage elements were stored.
表4において、分母は評価した半導体装置の個数を示し、分子は一定条件下での保存後にデータ変動した半導体装置の個数を示す。なお、評価は各半導体装置が有する64個の記憶素子について行っており、一定条件下での保存後にデータ変動した記憶素子の個数を括弧内に示す。当該括弧内では、分母は評価した記憶素子の個数を示し、分子は一定条件下での保存後にデータ変動した記憶素子の個数を示す。括弧内の分母となる記憶素子の個数は、評価した半導体装置の個数に64を乗じたものである。 In Table 4, the denominator indicates the number of semiconductor devices evaluated, and the numerator indicates the number of semiconductor devices whose data fluctuates after storage under a certain condition. Evaluation is performed on 64 memory elements included in each semiconductor device, and the number of memory elements whose data has changed after storage under a certain condition is shown in parentheses. In the parentheses, the denominator indicates the number of evaluated storage elements, and the numerator indicates the number of storage elements whose data has changed after storage under a certain condition. The number of memory elements as denominators in parentheses is obtained by multiplying the number of evaluated semiconductor devices by 64.
表4の結果から、評価した記憶素子のうち、データ変動が見られた確率は0.1%以下であり、本発明に係る記憶素子はデータ書き込み後、一定の条件下で保存してもデータ変動する確率は非常に低いことがわかった。 From the results shown in Table 4, the probability that data variation was observed among the evaluated storage elements was 0.1% or less, and the storage element according to the present invention was able to store data under certain conditions after data writing. The probability of fluctuation was found to be very low.
100 記憶素子
102 第1の電極層
104 有機化合物を含む層
106 第2の電極層
108 層
110 記憶素子
DESCRIPTION OF
Claims (10)
前記可撓性を有する基板上に記憶素子と、
を有し、
前記記憶素子は、第1の電極層と第2の電極層との間に有機化合物を含む層を有し、
前記第2の電極層は、ヤング率7.5×1010N/m2以下であることを特徴とする半導体装置。 A flexible substrate;
A memory element on the flexible substrate;
Have
The memory element has a layer containing an organic compound between the first electrode layer and the second electrode layer,
The second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less.
前記可撓性を有する基板上に発光素子と、
を有し、
前記発光素子は、第1の電極層と第2の電極層との間に有機化合物を含む層を有し、
前記第2の電極層は、ヤング率7.5×1010N/m2以下であることを特徴とする半導体装置。 A flexible substrate;
A light emitting element on the flexible substrate;
Have
The light-emitting element has a layer containing an organic compound between the first electrode layer and the second electrode layer,
The second electrode layer has a Young's modulus of 7.5 × 10 10 N / m 2 or less.
前記第2の電極層は、膜厚10nm以上200nm以下であることを特徴とする半導体装置。 In claim 1 or claim 2,
The semiconductor device, wherein the second electrode layer has a thickness of 10 nm to 200 nm.
前記第2の電極層は、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、又はアルミニウム(Al)のうち少なくとも1つを含むことを特徴とする半導体装置。 In any one of Claim 1 thru | or 3,
The second electrode layer is made of indium (In), barium (Ba), lead (Pb), calcium (Ca), bismuth (Bi), magnesium (Mg), tin (Sn), or aluminum (Al). A semiconductor device including at least one.
前記剥離層上に第1の電極層と、
前記第1の電極層上に有機化合物を含む層と、
前記有機化合物を含む層上にヤング率7.5×1010N/m2以下の第2の電極層と、を有する素子層を形成し、
前記素子層を第2の基板へ固定した後、前記素子層から前記第1の基板を剥離
することを特徴とする半導体装置の作製方法。 Forming a release layer on the first substrate;
A first electrode layer on the release layer;
A layer containing an organic compound on the first electrode layer;
Forming an element layer having a second electrode layer having a Young's modulus of 7.5 × 10 10 N / m 2 or less on the layer containing the organic compound;
A method for manufacturing a semiconductor device, comprising: fixing the element layer to a second substrate; and then peeling the first substrate from the element layer.
前記素子層の有する第2の電極層は膜厚10nm以上200nm以下とすることを特徴とする半導体装置の作製方法。 In claim 5,
The method for manufacturing a semiconductor device, wherein the second electrode layer included in the element layer has a thickness of 10 nm to 200 nm.
前記素子層から前記第1の基板を剥離した後、前記素子層に可撓性を有する第3の基板を固定することを特徴とする半導体装置の作製方法。 In claim 5 or claim 6,
A method for manufacturing a semiconductor device, comprising: peeling a first substrate from the element layer; and fixing a flexible third substrate to the element layer.
前記第2の基板としては可撓性を有する基板を用いることを特徴とする半導体装置の作製方法。 In any one of Claims 5 thru | or 7,
A method for manufacturing a semiconductor device, wherein a flexible substrate is used as the second substrate.
前記第2の電極層としては、インジウム(In)、バリウム(Ba)、鉛(Pb)、カルシウム(Ca)、ビスマス(Bi)、マグネシウム(Mg)、錫(Sn)、又はアルミニウム(Al)のうち少なくとも1つを含む材料を用いて形成することを特徴とする半導体装置の作製方法。 In any one of Claims 5 thru | or 8,
The second electrode layer is made of indium (In), barium (Ba), lead (Pb), calcium (Ca), bismuth (Bi), magnesium (Mg), tin (Sn), or aluminum (Al). A method for manufacturing a semiconductor device, characterized by forming using a material including at least one of them.
前記素子層には、記憶素子、発光素子、圧電素子、又は有機トランジスタ素子が形成されていることを特徴とする半導体装置の作製方法。
In any one of Claims 5 thru | or 9,
A method for manufacturing a semiconductor device, wherein a memory element, a light-emitting element, a piezoelectric element, or an organic transistor element is formed in the element layer.
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