JP2008119341A - 遊技機 - Google Patents

Abstract

【課題】本発明は、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供する。
【解決手段】パチンコ機１０の表示制御部６０は、ＮＡＮＤ型フラッシュメモリ６６０と、ＲＯＭインタフェース６５８と、ＮＡＮＤ型フラッシュメモリ６６０とＲＯＭインタフェース６５８との間のデータ伝送を中継する中継ＣＰＵ６５８とを備え、中継ＣＰＵ６５８は、ＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み出したアドレス対応テーブル７２０に基づいて、ＮＡＮＤ型フラッシュメモリ６６０からデジタル画像データ７３０を読み出す。
【選択図】図５

Description

本発明は、動画像を表示する表示画面を備える遊技機に関する。

遊技機には、液晶ディスプレイなどの画像表示装置を備え、この画像表示装置に動画像を表示させることによって、遊技の興趣を高めたものが知られている。動画像表示のひとつである描画表示では、マスクＲＯＭ（Masked Read Only Memory）に予め書き込まれたキャラクタデータを用いて次々に描画した複数の静止画像を、画像表示装置に連続的に表示することによって、動画像表示が実現される。また、動画像表示のひとつである再生表示では、マスクＲＯＭに書き込まれたムービデータから次々に再生したフレームを、画像表示装置に連続的に表示させることによって、動画像表示が実現される。

描画表示や再生表示による動画表示の趣向を凝らすに連れて、動画表示の元となるキャラクタデータやムービデータ等のデジタル画像データのデータ量は増大するため、デジタル画像データを記憶するためのマスクＲＯＭに必要とされる記憶容量は増大の一途を辿っている。下記特許文献１には、マスクＲＯＭに書き込まれたデジタル画像データを用いて動画表示を行う遊技機が開示されている。

特開２００４−８４８３号公報

近年、大容量・低価格のＮＡＮＤ型フラッシュメモリが普及しており、デジタル画像データを記録する媒体として、マスクＲＯＭに代わりＮＡＮＤ型フラッシュメモリを遊技機に採用することが考えられるが、両メモリの特性の違いから種々の問題があった。

例えば、ＮＡＮＤ型フラッシュメモリは、その構造上、データの記録が不可能な不良ブロックを有する場合があり、その不良ブロックの有無および部位は個体毎に異なる。そのため、ＮＡＮＤ型フラッシュメモリの場合、不良ブロックを避けるためのメモリアドレスの飛びの有無や部位も個体毎に不定となり、マスクＲＯＭのように一連のメモリアドレスを用いてデータアクセスすることができないという問題や、遊技機特有の問題として、メモリ内に記録されたデータの改竄をチェックする際、マスクＲＯＭのように同一型式のメモリに共通のメモリアドレスを用いてデータチェックを行うことができないという問題があった。

本発明は、上記した課題を踏まえ、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供することを目的とする。

上記した課題を解決するため、本発明の一形態である遊技機用制御装置は、遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサと、前記ビデオディスプレイプロセッサからのシーケンシャルアクセスを受け付けるシーケンシャル・インタフェースと、前記ビデオディスプレイプロセッサによる映像信号の生成に用いられるデジタル画像データが記録されたＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリと前記シーケンシャル・インタフェースとの間を中継して、前記デジタル画像データを前記ＮＡＮＤ型フラッシュメモリから前記ビデオディスプレイプロセッサへと転送する中継部とを備え、前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、前記複数の物理データブロックに含まれる複数の良ブロックの少なくとも一つには、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記シーケンシャル・インタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルが記録され、前記中継部は、データを書き込みおよび読み出し可能に記憶するランダムアクセスメモリと、前記デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリが起動される際、前記複数の良ブロックの少なくとも一つに記録されたアドレス対応テーブルを該良ブロックから前記ランダムアクセスメモリに読み込む手段と、前記論理ブロックアドレスを用いて前記デジタル画像データの読み出しを指示する読み出し信号を受け付ける手段と、前記受け付けた読み出し信号によって読み出し指示された論理ブロックアドレスに対応する物理ブロックアドレスを、前記ランダムアクセスメモリに読み込まれたアドレス対応テーブルに基づいて特定する手段と、前記特定した物理ブロックアドレスが割り当てられた物理データブロックから、前記デジタル画像データを読み出す手段と、前記読み出したデジタル画像データを前記シーケンシャル・インタフェースに提供する手段とを備えることを特徴とする。

上述の遊技機用制御装置によれば、シーケンシャル・インタフェースとＮＡＮＤ型フラッシュメモリとの間のアドレス変換が、ＮＡＮＤ型フラッシュメモリからランダムアクセスメモリに読み出されたアドレス対応テーブルに基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ上からアドレス対応テーブルを参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリからのデジタル画像データの読み出し速度を向上させることができる。これによって、デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリを、シーケンシャル・インタフェースからデータアクセス可能なマスクＲＯＭとして取り扱うことができる。

不良ブロックを避けてデジタル画像データを記録する第１の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロック以降に記録すべきデータは、該不良ブロックに後続する良ブロック以降に順次記録されても良い。

不良ブロックを避けてデジタル画像データを記録する第２の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロックに記録すべきデータは、該不良ブロックを他の良ブロックで代替した代替ブロックに記録されても良い。

上述した遊技機用制御装置は、次の態様を採ることもできる。例えば、前記中継部は、更に、前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記複数の物理データブロックに含まれる良ブロックおよび不良ブロックを判別する手段と、前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記判別した良ブロックおよび不良ブロックに基づいて前記アドレス対応テーブルを作成する手段と、前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記作成したアドレス対応テーブルを前記ランダムアクセスメモリに格納する手段と、前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記論理ブロックアドレスを用いて前記デジタル画像データの書き込みを指示する書き込み信号を受け付ける手段と、前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記受け付けた書き込み信号によって書き込み指示された論理ブロックアドレスに対応する物理ブロックアドレスを、前記ランダムアクセスメモリに格納されたアドレス対応テーブルに基づいて特定する手段と、前記受け付けた書き込み信号によって書き込み指示されたデジタル画像データを、前記特定した物理ブロックアドレスが割り当てられた良ブロックに書き込む手段とを備えても良い。これによって、シーケンシャル・インタフェースとＮＡＮＤ型フラッシュメモリとの間のアドレス変換が、ランダムアクセスメモリに格納されたアドレス対応テーブルに基づいて実行されるため、ＮＡＮＤ型フラッシュメモリに対するデジタル画像データの書き込み速度を向上させることができる。

また、前記中継部は、更に、前記作成したアドレス対応テーブルを前記複数の良ブロックの少なくとも一つに書き込む手段を備えても良い。これによって、デジタル画像データの書き込みに使用されたアドレス対応テーブルを、ＮＡＮＤ型フラッシュメモリからのデジタル画像データの読み出しに利用することができる。

また、前記ＮＡＮＤ型フラッシュメモリにデジタル画像データを書き込む手段は、前記ＮＡＮＤ型フラッシュメモリに書き込まれたデジタル画像データの書き込み不良を検知する手段と、前記検知された書き込み不良に基づいて、前記アドレス対応テーブルを修正する手段と、前記修正したアドレス対応テーブルに基づいて、前記書き込み不良が検知されたデジタル画像データの再書き込みを行う手段とを備えても良い。これによって、ＮＡＮＤ型フラッシュメモリにおけるデジタル画像データの記録不良を防止することができる。

また、前記中継部は、更に、前記ＮＡＮＤ型フラッシュメモリにデジタル画像データが書き込まれた後、該ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止する手段を備えても良い。これによって、ＮＡＮＤ型フラッシュメモリに記録されたデジタル画像データの改竄を防止することができる。

また、前記中継部は、更に、前記前記デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリが起動された後、前記複数の良ブロックの少なくとも一つに記録されたアドレス対応テーブルを該良ブロックから前記ランダムアクセスメモリに定期的に読み込むことによって、前記ランダムアクセスメモリに読み込まれたアドレス対応テーブルを更新する手段を備えても良い。これによって、ランダムアクセスメモリ上のアドレス対応テーブルが、静電気や電波などのノイズによって損壊した場合であっても、定期的にアドレス対応テーブルが更新されるため、デジタル画像データの読み出し誤りを抑制することができる。

なお、本発明の態様は、遊技機用制御装置に限るものではなく、本発明の遊技機用制御装置を備える遊技機や、遊技機の表示画面に表示されるデジタル画像データを記憶した遊技機用メモリデバイス、ＮＡＮＤ型フラッシュメモリを取り扱う方法、遊技機用制御装置を制御するためのコンピュータプログラムなどの種々の態様に適用することが可能である。なお、本発明が適用される遊技機は、パチンコ機およびスロットマシンを含む。

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用したパチンコ機について説明する。

Ａ．第１の実施例：
Ａ−１．パチンコ機１０の全体構成：
本発明の実施例の一つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。パチンコ機１０は、パチンコ店のいわゆる島設備に固定される外枠２０と、外枠２０に嵌め込まれる内枠３０と、内枠３０の中央上寄りに嵌め込まれ遊技球による遊技が行われる遊技パネル４０と、遊技パネル４０の前面を覆うガラス板を有し内枠３０に開閉可能に軸着されるガラス枠５０と、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット８０とを備える。

パチンコ機１０の遊技パネル４０は、遊技球の入賞を受け付ける入賞口４４と、遊技の演出として映像の表示を行う液晶ディスプレイ（ＬＣＤ）４２と、遊技の演出として発光する発光ダイオード（ＬＥＤ）４６２を複数内蔵する電飾部４６と、遊技の演出としてキャラクタ人形を動かす演出駆動部４５と、遊技者に遊技の演出態様を選定させるために遊技者がかざした手の赤外線を感知する演出センサ４７とを備える。入賞口４４は、入賞口４４に入賞した遊技球を検知する遊技球センサ４４２と、入賞口４４への遊技球の導入経路を拡縮する入賞口駆動部４４４とを備える。なお、本実施例では、遊技球センサ４４２は、渦電流方式のセンサを含み、入賞口駆動部４４４は、ソレノイド（図示しない）を動力源として駆動する機構を含み、演出駆動部４５は、ステップモータ（図示しない）を動力源として駆動する機構を含む。

パチンコ機１０のガラス枠５０は、遊技の演出として高音域の音声を出力するスピーカ５５と、遊技の演出として発光する発光ダイオード（ＬＥＤ）５６２を複数内蔵する電飾部５６とを備える。パチンコ機１０の内枠３０は、遊技パネル４０に遊技球を発射するための遊技者による操作を受け付けるハンドル３２と、遊技の演出として低音域の音声を出力するスピーカ３４と、遊技者に遊技の演出態様を選定させるために遊技者からのボタン入力を検知する演出センサ３６とを備える。

図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技球センサ４４２からの入力に基づいて遊技の進行を制御する主制御基板４１０と、主制御基板４１０からの指示である主コマンドに基づいて遊技の進行に応じた各部の演出を制御する周辺制御基板４２０と、周辺制御基板４２０からの指示である表示コマンドに基づいてＬＣＤ４２に表示される動画像の表示態様を制御する表示制御部６０と、周辺制御基板４２０からの指示である階調コマンドに基づいてＬＥＤ４６２の輝度階調を制御するパネル電飾基板４３０と、周辺制御基板４２０からの各種信号をパチンコ機１０の各部に分配する周辺分配基板４４０と、周辺分配基板４４０を介した周辺制御基板４２０からの指示に基づいてＬＥＤ５６２の輝度階調を制御する枠電飾基板４５０と、主制御基板４１０からの指示である払出コマンドに基づいて遊技球の払い出しを制御する払出制御基板３１０とを備える。主制御基板４１０、周辺制御基板４２０、パネル電飾基板４３０、周辺分配基板４４０、表示制御部６０、枠電飾基板４５０、払出制御基板３１０の各回路基板は、図１に示した内枠３０の裏面側（図示しない）に備えられる。

本実施例では、主制御基板４１０，周辺制御基板４２０，表示制御部６０，払出制御基板３１０は、種々の演算処理を実行するＣＰＵと、ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、「ＲＯＭ」という）と、ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、「ＲＡＭ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。本実施例では、パネル電飾基板４３０，周辺分配基板４４０，枠電飾基板４５０は、各回路基板の機能に応じた大規模集積回路（Large Scale Integration、以下、「ＬＳＩ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。

主制御基板４１０から周辺制御基板４２０に送信される主コマンドは、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する情報を含む。主制御基板４１０から主コマンドを受信した周辺制御基板４２０は、主コマンドに基づいてＬＣＤ４２，ＬＥＤ４６２，ＬＥＤ５６２，スピーカ３４，スピーカ５５，演出駆動部４５などの演出実行部でそれぞれ実施される演出を決定し、各演出実行部に応じた種々の信号を出力する。周辺制御基板４２０から表示制御部６０に対する信号は、ＬＣＤ４２に表示すべき映像の内容を表示制御部６０に指示する表示コマンドを含む。周辺制御基板４２０からパネル電飾基板４３０に対する信号は、ＬＥＤ４６２の発光態様を指定した階調コマンドを含む。

Ａ−２．パチンコ機１０における表示制御部６０の詳細構成：
図３は、パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。表示制御部６０は、遊技機専用に設計された遊技機用制御装置を含み、本実施では、表示制御部６０は、周辺制御基板４２０およびＬＣＤ４２とは別体の電子回路基板として構成されているが、周辺制御基板４２０と一体的に構成されても良いし、ＬＣＤ４２と一体的に構成されても良い。

表示制御部６０は、周辺制御基板４２０からの表示コマンドに基づいて表示制御部６０の各部を制御する描画制御部６１０と、ＬＣＤ４２における動画像表示に用いられるデジタル画像データ７３０が記録されたＲＯＭとして機能する擬似ＲＯＭデバイス６５０と、ＲＯＭとのデータ伝送方式に準拠したシーケンシャルアクセスによって擬似ＲＯＭデバイス６５０とのデータのやり取りを行うＲＯＭインタフェース６４０と、描画制御部６１０からのＶＤＰコマンドに基づいて、ＬＣＤ４２を駆動する映像信号を擬似ＲＯＭデバイス６５０のデジタル画像データ７３０から生成する画像表示プロセッサ（Video Display Processor、ＶＤＰ）６２０とを備える。本実施例では、表示制御部６０の描画制御部６１０は、ＣＰＵ，ＲＯＭ，ＲＡＭなどの電子部品を備えるコンピュータである。本実施例では、表示制御部６０のＶＤＰ６２０がＬＣＤ４２に出力する映像信号は、ＲＧＢ(Red Green Blue)信号と、ＳＹＮＣ（同期）信号とを含む。表示制御部６０の擬似ＲＯＭデバイス６５０についての詳細は後述する。

本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、キャラクタデータやムービデータ等の動画表示の元となるデータを含み、圧縮された圧縮データとして記録されている。本実施例では、表示制御部６０は、更に、描画制御部６１０からの伸張コマンドに基づいてＲＯＭインタフェース６４０を介して擬似ＲＯＭデバイス６５０から読み出したデジタル画像データ７３０を伸張する伸張回路６３２と、伸張回路６３２によって伸張されたデジタル画像データ７３０を記憶する二つの伸張ＲＡＭ６３６，６３８と、伸張ＲＡＭ６３６，６３８のそれぞれに対する伸張回路６３２およびＶＤＰ６２０とのメモリバス接続を切り替えるバススイッチ回路６３４とを備える。

本実施例では、表示制御部６０のバススイッチ回路６３４は、伸張回路６３２による伸張ＲＡＭ６３６，６３８の一方に対するメモリアクセスと、ＶＤＰ６２０による伸張ＲＡＭ６３６，６３８の他方に対するメモリアクセスとを同時に実行可能に、描画制御部６１０からの指示に基づいて伸張ＲＡＭ６３６，６３８の各々に対するメモリバス接続を切り替える。バススイッチ回路６３４によるメモリバス接続の切り替えによって、伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々は、ＶＤＰ６２０がメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付けられ、伸張ＲＡＭ６３６，６３８は、ＶＤＰ６２０からは単一のＲＡＭとして認識される。これによって、伸張回路６３２によるデジタル画像データ７３０の書き込みと、ＶＤＰ６２０によるデジタル画像データ７３０の読み出しとが同時に実行可能となり、圧縮されたデジタル画像データ７３０を擬似ＲＯＭデバイス６５０からＶＤＰ６２０に対して効率良く伝送することができる。

Ａ−３．表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成：
表示制御部６０の擬似ＲＯＭデバイス６５０は、遊技機専用に設計された遊技機用メモリデバイスであり、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ（NAND type flash memory）６６０と、擬似ＲＯＭデバイス６５０の各部を制御する中継ＣＰＵ６５２と、中継ＣＰＵ６５２の動作が規定された中継プログラム７１０を予め記憶する中継メモリ６５６と、中継ＣＰＵ６５２が取り扱うデータを一時的に記憶する中継ＲＡＭ６５４と、ＲＯＭデバイスとしてＲＯＭインタフェース６４０とのデータのやり取りを行う擬似ＲＯＭインタフェース６５８とを備える。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２の動作の詳細については後述する。

擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８は、ＲＯＭインタフェース６４０に電気的に接続される種々の端子の一つとして、ＮＡＮＤ型フラッシュメモリ６６０に対するデータ書き込みの可否を示すライト信号の入力を受け付けるライト端子６５９を備える。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０において、擬似ＲＯＭインタフェース６５８のライト端子６５９は、グランドに接続されることによって、ライト端子６５９に入力されるライト信号は、二値信号の「ローレベル（０）」に常時維持される。

擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０は、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有する。ＮＡＮＤ型フラッシュメモリ６６０の物理データブロックには、物理的にデータの記録が可能な「良ブロック」と、物理的にデータの記録が不可能な「不良ブロック」とを含む。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、物理データブロックあたり６４ページの記憶領域が構成され、１ページあたり２０４８バイトのユーザデータ領域と６４バイトの冗長領域とが構成されている。デジタル画像データ７３０は、良ブロックにおけるユーザデータ領域に格納されている。本実施例では、物理ブロックが不良ブロックである場合には、その物理ブロックの冗長領域に、不良ブロックを示すフラグが書き込まれている。本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）によって記録される。

擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、擬似ＲＯＭインタフェース６５８とＮＡＮＤ型フラッシュメモリ６６０との間におけるアドレス対応が規定されたアドレス対応テーブル７２０が予め記録されている。アドレス対応テーブル７２０は、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の格納状態に応じて、擬似ＲＯＭデバイス６５０に搭載された個々のＮＡＮＤ型フラッシュメモリ６６０毎に予め用意されたデータである。本実施例では、アドレス対応テーブル７２０は、デジタル画像データ７３０が記録された良ブロックよりも先行する物理ブロックアドレスが割り当てられた良ブロックにおけるユーザデータ領域に格納されている。

図４は、中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。アドレス対応テーブル７２０には、ＲＯＭインタフェース６４０がデータのやり取りに用いる一連の論理ブロックアドレス７２２と、ＮＡＮＤ型フラッシュメモリ６６０における一連の物理ブロックアドレス７２４と、各物理ブロックアドレスが良ブロックか不良ブロックであるかを示すブロック状態７２６と、各物理ブロックアドレスに記録されている格納データ７２８とが示され、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスに対応付けられている。

本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一万個の物理データブロックを有し、これらの物理データブロックには、「ＰＢＡ００００」から「ＰＢＡ９９９９」までの一万個の物理ブロックアドレスが、ＮＡＮＤ型フラッシュメモリ６６０における物理的なメモリ配列順にそれぞれ割り当てられている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、９８００個分の物理データブロックのデータ量に相当する「ＧＤ００００」から「ＧＤ９７９９」までの符号で示すデジタル画像データ７３０が記録されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０のデータ量に合わせて、「ＬＢＡ００００」から「ＬＢＡ９７９９」までの９８００個の論理ブロックアドレスが用意されている。

本実施例では、デジタル画像データ７３０は、アドレス対応テーブル７２０に続いて、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロック以降に記録すべきデータは、その不良ブロックに後続する良ブロック以降に順次記録されている。図４に示す例では、最初の良ブロックである物理ブロックアドレスＰＢＡ００００の物理データブロックには、アドレス対応テーブル７２０が記録されている。図４に示す例では、アドレス対応テーブル７２０が記録された良ブロックに後続する良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックを飛ばして、後続の良ブロックである物理ブロックアドレスＰＢＡ０００５の物理データブロックにデジタル画像データ「ＧＤ０００３」が記録され、後続のデジタル画像データは、同様に順次記録されている。

本実施例では、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを昇順に並べた一連の物理ブロックアドレスに順次対応付けられている。図４に示す例では、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１に対応付けられ、論理ブロックアドレスＬＢＡ０００１は、物理ブロックアドレスＰＢＡ０００２に対応付けられ、論理ブロックアドレスＬＢＡ０００２は、物理ブロックアドレスＰＢＡ０００３に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、不良ブロックである物理ブロックアドレスＰＢＡ０００４を飛ばして、物理ブロックアドレスＰＢＡ０００５に対応付けられ、後続の論理ブロックアドレスは、同様に物理ブロックアドレスに順次対応付けられている。

Ａ−４．第１の実施例におけるパチンコ機１０の動作：
図５は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行される起動処理を示すフローチャートである。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、擬似ＲＯＭデバイス６５０に電源が供給されると、図５に示す起動処理を開始する。

中継ＣＰＵ６５２は、図５に示す起動処理を開始すると、中継メモリ６５６に予め記憶された中継プログラム７１０を中継メモリ６５６から中継ＲＡＭ６５４に読み込み、読み込んだ中継プログラム７１０を起動する（ステップＳ３１０）。中継プログラム７１０が起動された後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０の記憶領域を初期化する指示を示す初期化信号が擬似ＲＯＭインタフェース６５８に入力されたか否かを判断する（ステップＳ３１５）。本実施例では、初期化信号は、デジタル画像データ７３０の書き込みを行う擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に対して出力される信号であり、擬似ＲＯＭデバイス６５０がパチンコ機１０の表示制御部６０に実装された状態にある場合、初期化信号が擬似ＲＯＭデバイス６５０に入力されることはない。

初期化信号が入力されていない場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装された状態にある場合や、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力していない場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み込む（ステップＳ３２０）。

一方、初期化信号が入力されている場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力する場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０における記憶領域を初期化する（ステップＳ３５０）。その後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に含まれる複数の物理データブロックについて良ブロックおよび不良ブロックを判別し（ステップＳ３６０）、アドレス対応テーブル７２０を新規に作成する。その後、中継ＣＰＵ６５２は、新規のアドレス対応テーブル７２０を中継ＲＡＭ６５４に格納する（ステップＳ３８０）。

図６は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。データの読み出し信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図６に示すリード中継処理を開始する。本実施例では、図６のリード中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。

中継ＣＰＵ６５２は、図６に示すリード中継処理を開始すると、擬似ＲＯＭインタフェース６５８から読み出し信号を受け取る（ステップＳ１１０）。その後、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、受け取った読み出し信号によって指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ１２０）。その後、中継ＣＰＵ６５２は、特定した物理ブロックアドレスに記録されているデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０から読み出す（ステップＳ１３０）。その後、中継ＣＰＵ６５２は、読み出したデジタル画像データ７３０を、擬似ＲＯＭインタフェース６５８を介して擬似ＲＯＭデバイス６５０の外部であるＲＯＭインタフェース６５９に提供する（ステップＳ１４０）。

図７は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号（例えば、擬似ＲＯＭライタからの信号）が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図７に示すライト中継処理を開始する。本実施例では、図７のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。

中継ＣＰＵ６５２は、図７に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ２１０）。その後、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８のライト端子６５９に入力されたライト信号がハイレベル（１）であるか否かを判断する（ステップＳ２１５）。

ライト端子６５９に入力されたライト信号がローレベル（０）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。

一方、ライト端子６５９に入力されたライト信号がハイレベル（１）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭライタによって擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ２１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０を書き込む（ステップＳ２３０）。

その後、中継ＣＰＵ６５２は、書き込みを実施した同じ物理ブロックアドレスからデータを読み出し、書き込んだデータと読み出したデータとを比較することによって、デジタル画像データ７３０が正確に記録されたか否かを検査するベリファイを実行する（ステップＳ２４０）。

ベリファイによって書き込み不良が確認された場合（ステップＳ２４５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を修正する（ステップＳ２５０）。本実施例では、アドレス対応テーブル７２０の修正によって、書き込み不良が確認された良ブロックは、不良ブロックに変更され、その物理データブロックに対応付けられていた論理データブロックは、他の良ブロックに対応付けられる。中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が修正された後（ステップＳ２５０）、中継ＣＰＵ６５２は、修正したアドレス対応テーブル７２０を参照して、デジタル画像データ７３０の再書き込みを行う（ステップＳ２６０）。その後、中継ＣＰＵ６５２は、ベリファイからの処理を再実行する（ステップＳ２４０）。

一方、ベリファイによって書き込み不良が確認されない場合（ステップＳ２４５）、中継ＣＰＵ６５２は、書き込み信号に書き込み指定されたデータを全て書き込むために、後続のデータについてライト信号の判断（ステップＳ２１５）からの処理を繰り返し実行する（ステップＳ２４７）。書き込み信号に書き込み指定されたデータが全てＮＡＮＤ型フラッシュメモリ６６０に記録されると（ステップＳ２４７）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を、ＮＡＮＤ型フラッシュメモリ６６０に記録する（ステップＳ２７０）。

図８は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるテーブル更新処理を示すフローチャートである。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、図８のテーブル更新処理を定期的に実行する。中継ＣＰＵ６５２は、図８のテーブル更新処理を開始すると、起動時にアドレス対応テーブル７２０の初期化を実行していない場合（ステップＳ４１０、図５のステップＳ３２０）や、初期化後にデータの書き込みが実行されＮＡＮＤ型フラッシュメモリ６６０にアドレス対応テーブル７２０が記録された場合（ステップＳ４２０、図７のステップＳ２７０）、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み込むことによって、中継ＲＡＭ６５４のアドレス対応テーブル７２０を上書きする（ステップＳ４３０）。

以上説明したパチンコ機１０によれば、ＲＯＭインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、ＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み出されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。これによって、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ６６０を、ＲＯＭインタフェース６４０からデータアクセス可能なマスクＲＯＭとして取り扱うことができる。

また、ＲＯＭインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、中継ＲＡＭ６５４に格納されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０に対するデジタル画像データの書き込み速度を向上させることができる。

また、ＮＡＮＤ型フラッシュメモリ６６０にデジタル画像データ７３０を書き込む際に、書き込んだデータについてのベリファイが実行され（ステップＳ２４０）、書き込み不良が検知された場合、アドレス対応テーブル７２０の修正およびデータの再書き込みが実行されるため（ステップＳ２６０）、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の記録不良を防止することができる。

また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、ライト端子６５９に入力されるライト信号によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライト端子６５９はグランドに接続されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。

また、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が定期的に上書きされるため（ステップＳ４３０）、中継ＲＡＭ６５４上のアドレス対応テーブル７２０が、静電気や電波などのノイズによって損壊した場合であっても、定期的にアドレス対応テーブル７２０が更新されるため、デジタル画像データ７３０の読み出し誤りを抑制することができる。

Ｂ．第２の実施例：
第２の実施例におけるパチンコ機１０の構成は、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止を管理するために、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、またはライト端子６５９と共に、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５を有する点を除き、第１の実施例と同様である。

図９は、第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。第２の実施例における表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、アドレス対応テーブル７２０およびデジタル画像データ７３０に加えて、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を示すライトフラグ７１５が、アドレス対応テーブル７２０と同じ良ブロックに予め記録されている。本実施例では、ライトフラグ７１５は、「０」と「１」で表される二値データであり、「０」の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、「１」の場合にデータＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示す。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、ライトフラグ７１５が「１」の値で予め設定されている。

本実施例では、擬似ＲＯＭデバイス６５０のライトフラグ７１５は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいて記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、接続された擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に書き込まれる予定であるデータの総容量値を取得した後、取得した総容量値に応じた良ブロックを確保するまで、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。本実施例では、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「０」に設定した後、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「１」に設定する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。

第２の実施例におけるパチンコ機１０の動作は、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５に基づいてライト中継処理を行う点を除き、第１の実施例の動作と同様である。

図１０は、第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図１０に示すライト中継処理を開始する。本実施例では、図１０のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。

中継ＣＰＵ６５２は、図１０に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ５１０）。その後、中継ＣＰＵ６５２は、ライトフラグ７１５がハイレベル（１）であるか否かを判断する（ステップＳ５１５）。

ライトフラグ７１５がハイレベル（１）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ５１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。

一方、ライトフラグ７１５がローレベル（０）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ５１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、図７のライト中継処理と同様に、デジタル画像データ７３０の書き込みを実行する。

以上説明した第２の実施例におけるパチンコ機１０によれば、第１の実施例と同様に、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライトフラグ７１５は「１」の値に予め設定されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。

Ｃ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、ＮＡＮＤ型フラッシュメモリ６６０は、不良ブロックを飛ばしてデジタル画像データが順次記録されたものに限るものではなく、不良ブロックを他の良ブロックで代替した代替ブロックを利用してデジタル画像データが記録されたものであっても良い。

図１１は、他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。図１１のアドレス対応テーブル７２０で管理されるＮＡＮＤ型フラッシュメモリ６６０には、良ブロックの一部が代替ブロックとして用意され、デジタル画像データ７３０は、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロックに記録すべきデータは、代替ブロックに記録される。図１１に示す例では、良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックに記録すべきデジタル画像データＧＤ０００３は、代替ブロックである物理ブロックアドレスＰＢＡ９９９９の物理データブロックに記録され、後続のデジタル画像データは、同様に順次記録されている。図１１に示す例では、一連の論理ブロックアドレス７２２は、デジタル画像データが記録された良ブロックの物理ブロックアドレスをデジタル画像データの格納順に並べた一連の物理ブロックアドレスに順次対応付けられている。例えば、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ０００３の不良ブロックに対応する代替ブロックである物理ブロックアドレスＰＢＡ９９９９に対応付けられている。

また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は圧縮データとしたが、他の実施形態として、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は非圧縮データであっても良い。また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止は、中継ＣＰＵ６５２のソフトウェアに基づく動作によって実現したが、中継ＣＰＵ６５２などの機能をＡＳＩＣ（Application Specific Integrated Circuit）でハード的に構成することによって実現しても良い。また、本実施例では、ライト端子６５９に入力されるライト信号は、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。また、本実施例では、擬似ＲＯＭデバイス６５０に設定されるライトフラグ７１５は、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。

また、本実施例では、図４および図１１のアドレス対応テーブル７２０において、論理ブロックアドレスは、物理ブロックアドレスに直接的に対応づけられる態様としたが、他の実施形態として、個々の論理ブロックアドレスに対応する物理ブロックアドレスは、その対応する論理ブロックアドレスの値との差を示すオフセット値として対応付けられても良い。例えば、図１１に示した対応関係では、アドレス対応テーブル７２０において、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１とのアドレス値の差を示すオフセット値「１」に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ９９９９とのアドレス値の差を示すオフセット値「９９９６」に対応付けられる。

パチンコ機１０の全体構成を示す正面図である。 パチンコ機１０の電気的な概略構成を示すブロック図である。 パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。 中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行される起動処理を示すフローチャートである。 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるテーブル更新処理を示すフローチャートである。 第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。 第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。 他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。

符号の説明

１０...パチンコ機
２０...外枠
３０...内枠
３２...ハンドル
３４...スピーカ
３６...演出センサ
４０...遊技パネル
４２...ＬＣＤ
４４...入賞口
４４２...遊技球センサ
４４４...入賞口駆動部
４５...演出駆動部
４６...電飾部
４６２...ＬＥＤ
４７...演出センサ
５０...ガラス枠
５５...スピーカ
５６...電飾部
５６２・・・ＬＥＤ
８０...カードユニット
３１０...払出制御基板
４１０...主制御基板
４２０...周辺制御基板
４３０...パネル電飾基板
４４０...周辺分配基板
４５０...枠電飾基板
６０...表示制御部
６１０...描画制御部
６２０...ＶＤＰ
６３２...伸張回路
６３４...バススイッチ回路
６３６，６３８...伸張ＲＡＭ
６５０...擬似ＲＯＭデバイス
６５２...中継ＣＰＵ
６５４...中継ＲＡＭ
６５６...中継メモリ
６５８...擬似ＲＯＭインタフェース
６５９...ライト端子
７１０...中継プログラム
７１５...ライトフラグ
７２０...アドレス対応テーブル
７２２...論理ブロックアドレス
７２４...物理ブロックアドレス
７２６...ブロック状態
７２８...格納データ
７３０...デジタル画像データ

Claims (9)

1. 遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、
   前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサと、
   前記ビデオディスプレイプロセッサからのシーケンシャルアクセスを受け付けるシーケンシャル・インタフェースと、
   前記ビデオディスプレイプロセッサによる映像信号の生成に用いられるデジタル画像データが記録されたＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリと前記シーケンシャル・インタフェースとの間を中継して、前記デジタル画像データを前記ＮＡＮＤ型フラッシュメモリから前記ビデオディスプレイプロセッサへと転送する中継部と
   を備え、
   前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、
   前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、
   前記複数の物理データブロックに含まれる複数の良ブロックの少なくとも一つには、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記シーケンシャル・インタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルが記録され、
   前記中継部は、
   データを書き込みおよび読み出し可能に記憶するランダムアクセスメモリと、
   前記デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリが起動される際、前記複数の良ブロックの少なくとも一つに記録されたアドレス対応テーブルを該良ブロックから前記ランダムアクセスメモリに読み込む手段と、
   前記論理ブロックアドレスを用いて前記デジタル画像データの読み出しを指示する読み出し信号を受け付ける手段と、
   前記受け付けた読み出し信号によって読み出し指示された論理ブロックアドレスに対応する物理ブロックアドレスを、前記ランダムアクセスメモリに読み込まれたアドレス対応テーブルに基づいて特定する手段と、
   前記特定した物理ブロックアドレスが割り当てられた物理データブロックから、前記デジタル画像データを読み出す手段と、
   前記読み出したデジタル画像データを前記シーケンシャル・インタフェースに提供する手段と
   を備える遊技機用制御装置。
2. 請求項１記載の遊技機用制御装置であって、
   前記中継部は、更に、
   前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記複数の物理データブロックに含まれる良ブロックおよび不良ブロックを判別する手段と、
   前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記判別した良ブロックおよび不良ブロックに基づいて前記アドレス対応テーブルを作成する手段と、
   前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記作成したアドレス対応テーブルを前記ランダムアクセスメモリに格納する手段と、
   前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記論理ブロックアドレスを用いて前記デジタル画像データの書き込みを指示する書き込み信号を受け付ける手段と、
   前記デジタル画像データが前記ＮＡＮＤ型フラッシュメモリに記録される前に、前記受け付けた書き込み信号によって書き込み指示された論理ブロックアドレスに対応する物理ブロックアドレスを、前記ランダムアクセスメモリに格納されたアドレス対応テーブルに基づいて特定する手段と、
   前記受け付けた書き込み信号によって書き込み指示されたデジタル画像データを、前記特定した物理ブロックアドレスが割り当てられた良ブロックに書き込む手段と
   を備える遊技機用制御装置。
3. 前記中継部は、更に、前記作成したアドレス対応テーブルを前記複数の良ブロックの少なくとも一つに書き込む手段を備える請求項２記載の遊技機用制御装置。
4. 請求項２または３記載の遊技機用制御装置であって、
   前記ＮＡＮＤ型フラッシュメモリにデジタル画像データを書き込む手段は、
   前記ＮＡＮＤ型フラッシュメモリに書き込まれたデジタル画像データの書き込み不良を検知する手段と、
   前記検知された書き込み不良に基づいて、前記アドレス対応テーブルを修正する手段と、
   前記修正したアドレス対応テーブルに基づいて、前記書き込み不良が検知されたデジタル画像データの再書き込みを行う手段と
   を備える遊技機用制御装置。
5. 前記中継部は、更に、前記ＮＡＮＤ型フラッシュメモリにデジタル画像データが書き込まれた後、該ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止する手段を備える請求項２ないし４のいずれか記載の遊技機用制御装置。
6. 前記中継部は、更に、前記前記デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリが起動された後、前記複数の良ブロックの少なくとも一つに記録されたアドレス対応テーブルを該良ブロックから前記ランダムアクセスメモリに定期的に読み込むことによって、前記ランダムアクセスメモリに読み込まれたアドレス対応テーブルを更新する手段を備える請求項１ないし５のいずれか記載の遊技機用制御装置。
7. 前記アドレス対応テーブルによって前記論理ブロックアドレスに対応付けられる一連の物理ブロックアドレスは、前記不良ブロックを飛ばして前記良ブロックを前記物理的なメモリ配列順に並べたアドレス群を含む請求項１ないし６のいずれか記載の遊技機用制御装置。
8. 前記アドレス対応テーブルによって前記論理ブロックアドレスに対応付けられる一連の物理ブロックアドレスは、前記物理的なメモリ配列順に並んだ一連の物理ブロックアドレスに含まれる前記不良ブロックを他の良ブロックで代替して前記良ブロックを並べたアドレス群を含む請求項１ないし６のいずれか記載の遊技機用制御装置。
9. 請求項１ないし８のいずれか記載の遊技機用制御装置を備える遊技機。

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