JP2008117937A - Multi-chip module and interposer - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multi-chip module which is capable of mounting semiconductor chips efficiently on it, high in performance, and small in size. <P>SOLUTION: The multi-chip module is equipped with an interposer, which is equipped with a first surface and a second surface that is located opposite to the first surface and provided with a depression of prescribed depth, a first semiconductor chip mounted on the first surface of the interposer, a second semiconductor chip that is mounted in the depression provided to the second surface of the interposer and thinner than the depth of the depression, a first resin member sealing up the first semiconductor chip on the first surface of the interposer, a second resin member sealing up the second semiconductor chip in the depression provided to the second surface of the interposer, and two or more solder balls that are arranged on the area of the second surface of the interposer other than the depression and electrically connected to the first semiconductor chip or second semiconductor chip. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、マルチチップモジュールおよびこれに用いられるインターポーザに関する。より詳細には、高機能、高性能、高メモリ容量と薄型とを両立した半導体モジュールのパッケージ構造であって、複数の半導体チップが一つのパッケージに収容されたマルチチップモジュールの構造およびこれに用いられるインターポーザに関する。   The present invention relates to a multichip module and an interposer used therefor. More specifically, it is a package structure of a semiconductor module that achieves both high performance, high performance, high memory capacity and thinness, and a structure of a multichip module in which a plurality of semiconductor chips are accommodated in one package, and the use thereof Related interposers.

基板上に基板とほぼ同一サイズのチップを配置した所謂ＣＳＰ（Ｃｈｉｐ
Ｓｃａｌｅ Ｐａｃｋａｇｅ）の半導体モジュールが開発されている。このＣＳＰにおいて、例えばＳＲＡＭ、フラッシュＥＥＰＲＯＭ、ＦｅＲＡＭ、ＤＲＡＭ、ＣＰＵ等の半導体チップを配線基板等と接続する手段として、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープを用いた方法、フリップチップ接合等が知られている。 A so-called CSP (Chip) in which chips of almost the same size as the substrate are arranged on the substrate.
(Scale Package) semiconductor modules have been developed. In this CSP, a method using a TAB (Tape Automated Bonding) tape, a flip chip bonding, etc. are known as means for connecting a semiconductor chip such as SRAM, flash EEPROM, FeRAM, DRAM, and CPU to a wiring board or the like. .

複数の半導体チップを一つのパッケージに収容するところのマルチチップモジュール（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とする。このため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。 In the multi-chip module technology in which a plurality of semiconductor chips are accommodated in one package, a plurality of semiconductor chips that are remarkably miniaturized as so-called bare chips are formed in one package. The semiconductor device in FIG. Therefore, the wiring distance between the chips can be shortened, and the characteristics of the semiconductor device can be improved. Further, by making a plurality of chips into one package, the semiconductor device can be reduced in size, and the semiconductor device can be reduced in size by reducing its mounting area.

マルチチップモジュールとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるＤＲＡＭあるいはフラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはマルチチップモジュールの特徴を充分に生かすことができるようになる。このようなマルチチップモジュールの例は特開２００５−１５０４７８に開示されている。 As a semiconductor chip to be configured as a multichip module, it is desirable to select closely related ones such as a microcomputer chip and a DRAM or flash memory chip coupled to the microcomputer chip. . When selecting such a combination of a plurality of semiconductor chips closely related to each other, the characteristics of the multichip module can be fully utilized. An example of such a multichip module is disclosed in Japanese Patent Application Laid-Open No. 2005-150478.

図５は、このような従来のマルチチップモジュールの断面図である。同図によれば、従来のマルチチップモジュールは、絶縁層および配線層から構成されるインターポーザ１と、この上に接着剤４等で搭載された半導体チップ２と、インターポーザ１の裏面に形成された半田ボール５と、半導体チップ２をインターポーザ１表面で封止するモールド樹脂６とから構成される。半導体チップ２上には、ターミナルチップ９が搭載されている。半導体チップ２、ターミナルチップ９は、ボンディングワイヤ７で、インターポーザ１の配線層と電気的に接続される。
特開２００５−１５０４７８号公報 FIG. 5 is a cross-sectional view of such a conventional multichip module. According to the figure, a conventional multichip module is formed on an interposer 1 composed of an insulating layer and a wiring layer, a semiconductor chip 2 mounted thereon with an adhesive 4 or the like, and a back surface of the interposer 1. It is comprised from the solder ball 5 and the mold resin 6 which seals the semiconductor chip 2 on the surface of the interposer 1. A terminal chip 9 is mounted on the semiconductor chip 2. The semiconductor chip 2 and the terminal chip 9 are electrically connected to the wiring layer of the interposer 1 by bonding wires 7.
JP 2005-150478 A

しかしながら、これまではこのようなマルチチップモジュールの特徴である全体としての機能の向上や、更なる小型化に関しては、十分な配慮がなされておらず、専ら個々のチップをスタック構造とするだけで止まるものであった。 However, until now, sufficient attention has not been given to the improvement of the overall functions and further miniaturization, which are the characteristics of such a multichip module, and only the individual chips have a stack structure. It stopped.

たとえば、前掲特許文献１の図９においては、比較的サイズの小さいＣＰＵ用半導体チップは更なるチップスタック構造を構築する上では大きさが不十分であるため該ＣＰＵ用半導体チップの脇にスペーサ用のチップを必要としている。また、ＣＰＵ用半導体チップが小さいためにボンディングワイヤでの接続が困難であれば、図５に示したように、ＣＰＵ用半導体チップの脇にターミナル用チップを置いている。 For example, in FIG. 9 of Patent Document 1, the CPU semiconductor chip having a relatively small size is not sufficient for constructing a further chip stack structure. Need a tip. Further, if it is difficult to connect with bonding wires because the CPU semiconductor chip is small, a terminal chip is placed beside the CPU semiconductor chip as shown in FIG.

そこで、本発明の目的は、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することにある。 Accordingly, an object of the present invention is to provide a multi-chip module that can efficiently mount a plurality of semiconductor chips and realizes high performance and miniaturization.

より詳細には、比較的サイズの小さい半導体チップを、効率よく実装できるマルチチップモジュールを提供することにある。 More specifically, an object of the present invention is to provide a multichip module capable of efficiently mounting a semiconductor chip having a relatively small size.

本発明の請求項１に係る発明は、第１の面と、この第１の面の反対側に所定の深さの窪みを有する第２の面とを有するインターポーザと、インターポーザの第１の面に搭載された第１の半導体チップと、インターポーザの第２の面の窪み中に搭載され、所定の深さよりも薄い第２の半導体チップと、第１の半導体チップを第１の面上で封止する第１の樹脂部材と、第２の半導体チップを第２の面の窪み中に封止する第２の樹脂部材と、第２の面の窪み以外の面上に配置され、第１の半導体チップ又は第２の半導体チップと電気的に接続された複数の半田ボールとを具備することを特徴としたものである。 The invention according to claim 1 of the present invention includes an interposer having a first surface and a second surface having a recess having a predetermined depth on the opposite side of the first surface, and the first surface of the interposer. A first semiconductor chip mounted on the second surface of the interposer, and a second semiconductor chip thinner than a predetermined depth, and the first semiconductor chip sealed on the first surface. The first resin member to be stopped, the second resin member for sealing the second semiconductor chip in the recess of the second surface, and the first resin member disposed on the surface other than the recess of the second surface, A plurality of solder balls electrically connected to the semiconductor chip or the second semiconductor chip are provided.

本発明の請求項２に係る発明は、インターポーザを、絶縁層と導電体からなる配線層とを積層させて構成し、この配線層は、複数の半田ボールと第１の半導体チップ又は第２の半導体チップとを電気的に接続することを特徴としている。   In the invention according to claim 2 of the present invention, the interposer is formed by laminating an insulating layer and a wiring layer made of a conductor, and the wiring layer includes a plurality of solder balls and a first semiconductor chip or a second semiconductor chip. It is characterized in that it is electrically connected to a semiconductor chip.

本発明の請求項３に係る発明は、さらに第１の半導体チップ上に搭載された第３の半導体チップを有し、第１の樹脂部材は、第１の半導体チップ及び第３の半導体チップを第１の面上において封止することを特徴としたものである。   The invention according to claim 3 of the present invention further includes a third semiconductor chip mounted on the first semiconductor chip, and the first resin member includes the first semiconductor chip and the third semiconductor chip. It is characterized by sealing on the first surface.

本発明の請求項４に係る発明は、さらに、前記第１の半導体チップと前記配線層とを接続する複数の第１のボンディングワイヤを具備することを特徴としたものである。   The invention according to claim 4 of the present invention is characterized by further comprising a plurality of first bonding wires for connecting the first semiconductor chip and the wiring layer.

本発明の請求項５に係る発明は、さらに、第２の半導体チップと配線層とを接続する複数の第２のボンディングワイヤを具備することを特徴としたものである。   The invention according to claim 5 of the present invention is characterized by further comprising a plurality of second bonding wires for connecting the second semiconductor chip and the wiring layer.

本発明の請求項６に係る発明は、第２の半導体チップと配線層とは、フリップチップボンディングされていることを特徴としたものである。   The invention according to claim 6 of the present invention is characterized in that the second semiconductor chip and the wiring layer are flip-chip bonded.

本発明の請求項７に係る発明は、第１の半導体チップ搭載領域を有する第１の面と、この第１の面の反対側に所定の深さの窪みを有し，その窪み内に第２の半導体チップ搭載領域を有する第２の面とを有するインターポーザであることを特徴とする。 According to a seventh aspect of the present invention, there is provided a first surface having a first semiconductor chip mounting region, and a recess having a predetermined depth on the opposite side of the first surface, and the first surface in the recess. And an interposer having a second surface having two semiconductor chip mounting regions.

本発明によれば、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供できる。 According to the present invention, it is possible to provide a multichip module that can efficiently mount a plurality of semiconductor chips and achieve high performance and downsizing.

より詳細には、本発明によれば、比較的サイズの小さい半導体チップを、効率よく実装できるマルチチップモジュールを提供することができる。 More specifically, according to the present invention, it is possible to provide a multichip module capable of efficiently mounting a semiconductor chip having a relatively small size.

さらに、本発明によれば、ターミナルチップをなくすことができ、各半導体チップ間の配線長を短くすることができ、高速化に有利である。 Furthermore, according to the present invention, the terminal chip can be eliminated, the wiring length between the semiconductor chips can be shortened, and this is advantageous for speeding up.

以下、本発明の実施例を図面を参酌して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の第１の実施例にかかるマルチチップモジュールの断面図、図２はこの平面図である。 FIG. 1 is a sectional view of a multichip module according to a first embodiment of the present invention, and FIG. 2 is a plan view thereof.

第１の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２と、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２を表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２および半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。 The multichip module according to the first embodiment is mounted on the surface of the interposer 1, the interposer 1 having a front surface (first surface) and a back surface (second surface) having a recess having a predetermined depth. The semiconductor chip 2, the semiconductor chip 3 mounted in the recess on the back surface of the interposer 1, and thinner than the depth of the recess, the mold resin 6a for sealing the semiconductor chip 2 on the surface, and the recess on the back surface of the semiconductor chip 3 It is composed of a mold resin 6b that is sealed inside, and a plurality of solder balls 5 that are disposed on a surface other than the recess on the back surface and are electrically connected to the semiconductor chip 2 and the semiconductor chip 3.

半導体チップ２は、インターポーザ１の表面に、接着剤４を介して搭載される。 The semiconductor chip 2 is mounted on the surface of the interposer 1 via an adhesive 4.

インターポーザ１は、ガラスエポキシ樹脂、ポリイミド、ビルドアップ樹脂などを絶縁層とする配線板によって構成される。インターポーザ１には、導体層が少なくとも１層形成されている（図示せず）。 The interposer 1 is composed of a wiring board having an insulating layer of glass epoxy resin, polyimide, build-up resin, or the like. The interposer 1 has at least one conductor layer (not shown).

この導体層の終端電極は半導体チップ２上に形成された電極（ボンディングパッド）にボンディングワイヤ７を介して接続される。後述するように、インターポーザ１の表面上に半導体チップさらに複数積み上げても良く、それによって本発明の効果が損なわれるものではない。 The terminal electrode of this conductor layer is connected to an electrode (bonding pad) formed on the semiconductor chip 2 via a bonding wire 7. As will be described later, a plurality of semiconductor chips may be stacked on the surface of the interposer 1, and this does not impair the effects of the present invention.

インターポーザ１の裏面の中央部分には半導体チップ３の厚さよりも深い窪みが形成されている。この半導体チップ３は、このくぼみに配置され、くぼみの底には半導体チップ３の電極と相対する位置にインターポーザ１の導体層の終端電極が露出しており、半田バンプ等の接合材を介して半導体チップ３の電極と接続される。半導体チップ３の接続に供する接合材としては、金、はんだなどが一般的で、導電粒子を含む異方導電フィルムあるいは導電ペーストを使用してもよい。あるいは、後述するように、半導体チップ２の接続と同じようにボンディングワイヤを介して接続することも可能である。いずれの方法においても本発明の効果が損なわれるものではない。 A recess deeper than the thickness of the semiconductor chip 3 is formed at the center of the back surface of the interposer 1. The semiconductor chip 3 is disposed in the recess, and the termination electrode of the conductor layer of the interposer 1 is exposed at the bottom of the recess at a position facing the electrode of the semiconductor chip 3, and is connected via a bonding material such as a solder bump. It is connected to the electrode of the semiconductor chip 3. As a bonding material used for connection of the semiconductor chip 3, gold, solder, or the like is generally used, and an anisotropic conductive film or conductive paste containing conductive particles may be used. Alternatively, as will be described later, it is also possible to connect via bonding wires in the same manner as the connection of the semiconductor chip 2. In any method, the effect of the present invention is not impaired.

両面に半導体チップ２、３が搭載されたインターポーザ１は、半導体チップ２、３の保護のために必要は領域をモールド樹脂６ａ、６ｂにより封止される。封止に供されるモールド樹脂の高さは、裏面の周囲に配置されるはんだボール５により印刷回路基板（図示せず）に実装される際に妨げにならない高さに抑える必要がある。 In the interposer 1 on which the semiconductor chips 2 and 3 are mounted on both sides, areas are sealed with mold resins 6a and 6b as necessary for protecting the semiconductor chips 2 and 3. The height of the mold resin used for the sealing needs to be suppressed to a height that does not hinder when mounted on a printed circuit board (not shown) by the solder balls 5 arranged around the back surface.

このような形態をとることにより、従来のマルチチップモジュールより薄型化とメモリの大容量化が可能となる。また各半導体チップ間の配線長を短くでき、動作を高速化できる。 By adopting such a configuration, it is possible to reduce the thickness and increase the capacity of the memory compared to the conventional multichip module. Further, the wiring length between the semiconductor chips can be shortened, and the operation can be speeded up.

特に、半導体チップ３の接続に、フリップチップボンディングを用いているため、窪みを深くする必要がなくなる。 In particular, since flip chip bonding is used to connect the semiconductor chip 3, there is no need to deepen the recess.

図３は、本発明の第２の実施例にかかるマルチチップモジュールの断面図である。 FIG. 3 is a cross-sectional view of a multichip module according to a second embodiment of the present invention.

第２の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２ａと、この半導体チップ２ａ上に搭載された半導体チップ２ｂと、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２ａおよび半導体チップ２ｂを表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２ａ，半導体チップ２ｂおよび半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。 The multichip module according to the second embodiment is mounted on the surface of the interposer 1, the interposer 1 having a front surface (first surface) and a back surface (second surface) having a recess having a predetermined depth. The semiconductor chip 2a, the semiconductor chip 2b mounted on the semiconductor chip 2a, the semiconductor chip 3 mounted in the recess on the back surface of the interposer 1, and thinner than the depth of the recess, the semiconductor chip 2a and the semiconductor chip 2b The mold resin 6a for sealing on the front surface, the mold resin 6b for sealing the semiconductor chip 3 in the recess on the back surface, and the semiconductor chip 2a, the semiconductor chip 2b, and the semiconductor chip 3 are disposed on the surface other than the recess on the back surface. And a plurality of solder balls 5 electrically connected to each other.

半導体チップ２ａ、２ｂとインターポーザ１の配線層との電気的接続は、ボンディングワイヤ７にて行う。 Electrical connection between the semiconductor chips 2 a and 2 b and the wiring layer of the interposer 1 is performed by bonding wires 7.

このように構成することにより、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することができる。 With this configuration, it is possible to provide a multi-chip module that can efficiently mount a plurality of semiconductor chips and achieve high performance and downsizing.

図４は、本発明の第３の実施例にかかるマルチチップモジュールの断面図である。 FIG. 4 is a cross-sectional view of a multichip module according to a third embodiment of the present invention.

第３の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２ａと、この半導体チップ２ａ上に搭載された半導体チップ２ｂと、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２ａおよび半導体チップ２ｂを表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２ａ，半導体チップ２ｂおよび半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。 The multichip module according to the third embodiment is mounted on the surface of the interposer 1, the interposer 1 having a front surface (first surface) and a back surface (second surface) having a recess having a predetermined depth. The semiconductor chip 2a, the semiconductor chip 2b mounted on the semiconductor chip 2a, the semiconductor chip 3 mounted in the recess on the back surface of the interposer 1, and thinner than the depth of the recess, the semiconductor chip 2a and the semiconductor chip 2b The mold resin 6a for sealing on the front surface, the mold resin 6b for sealing the semiconductor chip 3 in the recess on the back surface, and the semiconductor chip 2a, the semiconductor chip 2b, and the semiconductor chip 3 are disposed on the surface other than the recess on the back surface. And a plurality of solder balls 5 electrically connected to each other.

半導体チップ２ａ、２ｂとインターポーザ１の配線層との電気的接続は、ボンディングワイヤ７ａにて行う。 Electrical connection between the semiconductor chips 2a and 2b and the wiring layer of the interposer 1 is performed by bonding wires 7a.

さらに、半導体チップ３とインターポーザ１の配線層との電気的接触も、ボンディングワイヤ７ｂにて行う。 Furthermore, electrical contact between the semiconductor chip 3 and the wiring layer of the interposer 1 is also made by the bonding wire 7b.

このように構成することにより、低コストで複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することが可能となる。 With this configuration, it is possible to efficiently mount a plurality of semiconductor chips at low cost, and to provide a multichip module that realizes high performance and downsizing.

本発明は、半導体装置のアセンブリに用いることができる。   The present invention can be used for an assembly of a semiconductor device.

本発明に係るマルチチップモジュールの実施例１の断面図である。It is sectional drawing of Example 1 of the multichip module which concerns on this invention. 本発明に係るマルチチップモジュールの実施例１の平面図である。It is a top view of Example 1 of the multichip module concerning the present invention. 本発明に係るマルチチップモジュールの実施例２の断面図である。It is sectional drawing of Example 2 of the multichip module which concerns on this invention. 本発明に係るマルチチップモジュールの実施例３の断面図である。It is sectional drawing of Example 3 of the multichip module which concerns on this invention. 従来のマルチチップモジュールの断面図である。It is sectional drawing of the conventional multichip module.

符号の説明Explanation of symbols

１ インターポーザ
２ 半導体チップ
３ 半導体チップ
４ 接着剤
５ 半田ボール
６ａ、６ｂ モールド樹脂
７ ボンディングワイヤ DESCRIPTION OF SYMBOLS 1 Interposer 2 Semiconductor chip 3 Semiconductor chip 4 Adhesive 5 Solder ball 6a, 6b Mold resin
7 Bonding wire

Claims (7)

第１の面と、この第１の面の反対側に所定の深さの窪みを有する第２の面とを有するインターポーザと、
前記インターポーザの前記第１の面に搭載された第１の半導体チップと、
前記インターポーザの前記第２の面の前記窪み中に搭載され、前記所定の深さよりも薄い第２の半導体チップと、
前記第１の半導体チップを前記第１の面上で封止する第１の樹脂部材と、
前記第２の半導体チップを前記第２の面の前記窪み中に封止する第２の樹脂部材と、
前記第２の面の前記窪み以外の面上に配置され、前記第１の半導体チップ又は前記第２の半導体チップと電気的に接続された複数の半田ボールと
を具備することを特徴とするマルチチップモジュール。 An interposer having a first surface and a second surface having a recess with a predetermined depth on the opposite side of the first surface;
A first semiconductor chip mounted on the first surface of the interposer;
A second semiconductor chip mounted in the recess of the second surface of the interposer and thinner than the predetermined depth;
A first resin member for sealing the first semiconductor chip on the first surface;
A second resin member for sealing the second semiconductor chip in the recess of the second surface;
And a plurality of solder balls disposed on a surface of the second surface other than the recess and electrically connected to the first semiconductor chip or the second semiconductor chip. Chip module. 前記インターポーザは、絶縁層と導電体からなる配線層とを積層して構成され、この配線層は、前記複数の半田ボールと前記第１の半導体チップ又は前記第２の半導体チップとを電気的に接続されていることを特徴とする請求項１記載のマルチチップモジュール。   The interposer is configured by laminating an insulating layer and a wiring layer made of a conductor, and the wiring layer electrically connects the plurality of solder balls and the first semiconductor chip or the second semiconductor chip. The multichip module according to claim 1, wherein the multichip modules are connected. さらに前記第１の半導体チップ上に搭載された第３の半導体チップを有し、前記第１の樹脂部材は、前記第１の半導体チップ及び前記第３の半導体チップを前記第１の面上において封止していることを特徴とする請求項１記載のマルチチップモジュール。   Furthermore, it has the 3rd semiconductor chip mounted on the said 1st semiconductor chip, The said 1st resin member has the said 1st semiconductor chip and the said 3rd semiconductor chip on the said 1st surface. The multichip module according to claim 1, wherein the multichip module is sealed. さらに、前記第１の半導体チップと前記配線層とを接続する複数の第１のボンディングワイヤを具備することを特徴とする請求項２記載のマルチチップモジュール。   3. The multichip module according to claim 2, further comprising a plurality of first bonding wires for connecting the first semiconductor chip and the wiring layer. さらに、前記第２の半導体チップと前記配線層とを接続する複数の第２のボンディングワイヤを具備することを特徴とする請求項２記載のマルチチップモジュール。   3. The multichip module according to claim 2, further comprising a plurality of second bonding wires for connecting the second semiconductor chip and the wiring layer. 前記第２の半導体チップと前記配線層とは、フリップチップボンディングされていることを特徴とする請求項２記載のマルチチップモジュール。   3. The multichip module according to claim 2, wherein the second semiconductor chip and the wiring layer are flip-chip bonded. 第１の半導体チップ搭載領域を有する第１の面と、この第１の面の反対側に所定の深さの窪みを有し，その窪み内に第２の半導体チップ搭載領域を有する第２の面とを有するインターポーザ。 A first surface having a first semiconductor chip mounting region, a recess having a predetermined depth on the opposite side of the first surface, and a second semiconductor chip mounting region in the recess An interposer having a surface.
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* Cited by examiner, † Cited by third party
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JP2006294983A (en) * 2005-04-13 2006-10-26 Ricoh Co Ltd Three-dimensional compact circuit component and its manufacturing method

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