JP2008117832A - 固体撮像装置 - Google Patents

Abstract

【課題】小型化が可能な固体撮像装置を提供することを目的とする。
【解決手段】少なくとも二層の金属配線層が積層された基板上において、一次元に配列され、入射光を光電変換する複数の単位画素部を具備するラインセンサであって、最上層以外の金属配線層を用いて複数の機能素子を形成し、複数の機能素子上に、複数の単位画素部の配列方向に沿って設けられ、複数の機能素子に電気的に接続されて電力供給及び信号伝送の少なくとも一方を行う配線を、最上層の金属配線層により形成する。
【選択図】図８

Description

本発明は、固体撮像装置に関し、特に一次元に配列され入射光を光電変換する複数の単位画素部を有する固体撮像装置に関する。

従来より、入射光を光電変換する複数の単位画素部が一次元に配列された固体撮像装置であるラインセンサは、スキャナ、複写機等に広く利用されている。ラインセンサとして、例えば、ＭＯＳ（Metal Oxide Semiconductor）型のイメージセンサが近年普及しており、このようなイメージセンサは例えば特開平１１−９７６６３号公報に開示されている。

図１１に従来のＭＯＳ型のラインセンサのレイアウト構造を示す。ラインセンサは、シリコン基板９０１上に、複数の単位画素部としての受光素子部９０２が一次元に配列されて形成されている。受光素子部９０２は、フォトダイオード（ＰＤ）、リセットトランジスタ及び変調用トランジスタ等により構成されている。光電変換素子であるフォトダイオードは、入射光に応じて光発生電荷を発生し、変調用トランジスタは該光発生電荷を電圧に変調し画素信号として出力する。すなわち、受光素子部９０１は、入射光に応じた電気信号（画素信号）を出力するものである。

また、ラインセンサチップには、複数の受光素子部９０１のそれぞれに対応して配設された増幅回路であるカラムアンプ９０３を有する。カラムアンプ９０３は、受光素子部９０１に電気的に接続されており、受光素子部９０１から入力された電気信号を増幅して出力する回路である。

ここで、カラムアンプ９０３は、図１２に示すように、受光素子部９０１の配列方向と平行に一次元に配列されるものであるが、カラムアンプ９０３の配列ピッチは受光素子部９０１の配列ピッチよりも小さくすることが可能であるため、従来のラインセンサにおいては、カラムアンプ９０３は複数のブロックに分けられて配設されている。

このように、カラムアンプ９０３を複数のブロックに分けて配列することで、各カラムアンプ９０３のブロックの間に、タイミングジェネレータ等のロジック回路９０４や、出力アンプ９０５、外部接続端子９０６等の回路素子が配設される領域が設けられている。すなわち、従来のラインセンサにおいては、カラムアンプ９０３、ロジック回路９０４及び回路素子等を、受光素子部９０１の配列方向と平行に一列に配列することで、ラインセンサの受光素子部９０１の配列方向と直交する方向の幅の縮小を図っている。
特開平１１−９７６６３号公報

しかしながら、図１１に示した従来のラインセンサのように、カラムアンプ９０３を複数のブロックに分けて配設し、このカラムアンプ９０３の間にロジック回路９０４や回路素子を配設する場合、ロジック回路や機能素子の占有面積を小さくすることを優先して配置されるために、配線はこれらロジックブロックや機能素子を迂回して設けられていた。このため、従来のラインセンサでは、配線がＹ方向に張り出して取り回される領域９０９を設けなければならず、ラインセンサチップのＹ方向幅が拡大してしまうという問題があった。

本発明は、上記問題点に鑑みてなされたものであり、小型化が可能な固体撮像装置を提供することを目的とする。

本発明に係る固体撮像装置は、少なくとも二層の金属配線層が積層された基板上において、一次元に配列され、入射光を光電変換する複数の単位画素部を具備する固体撮像装置であって、前記少なくとも二層の金属配線層のうちの下層側の第１の層を含んで構成され、前記複数の単位画素部の配列方向に沿って配列された所定の機能を有する複数の機能素子と、前記少なくとも二層の金属配線層のうちの最上の第２の層により構成され、前記複数の機能素子上において前記複数の単位画素部の配列方向に沿って設けられ、前記複数の機能素子に電気的に接続されて電力供給及び信号伝送の少なくとも一方を行う配線と、を具備することを特徴とする。

本発明のこのような構成によれば、複数の機能素子に対して電源を供給もしくは信号の伝達を行う配線が、平面的に見て機能素子が形成された領域内に設けられるため、固体撮像装置をより小型化することが可能となる。また、従来使用されていなかった配線の取り回し領域の下層のシリコン層を、機能素子を構成するために有効に利用することが可能であるため、固体撮像装置をより小型化することが可能となる。

また、本発明は、前記基板表面の法線方向から見て前記配線に重なる領域において、前記第２の層により構成された外部接続端子部を具備し、前記外部接続端子部が形成された領域においては、前記配線は、前記第２の層によりも下層側に形成されることが好ましい。

このような構成によれば、複数の機能素子加えて、外部接続端子も、配線が形成された領域ないに形成可能となるため、より固体撮像装置をより小型化することが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照して説明する。なお、以下の説明に用いた各図においては、各部材を図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせてある。図１は本発明の第１の実施形態に係る固体撮像装置であるラインセンサチップを有する画像情報読取装置の構成を説明するための説明図である。図２は図１の画像情報読取装置の読み取り機構を説明するための概略断面図である。

図１に示すように、画像情報読取装置１は、ラインセンサユニット２を有する。ラインセンサユニット２は、細長い板状の基板３の実装面上に、基板３の長手軸方向に直線状に並べて配置された複数のラインセンサチップ１００を有する。詳しくは後述するが、ラインセンサチップ１００は、平面視で細長の矩形状を有し、長手方向に複数の受光素子が一次元に配列されている。複数のラインセンサチップ１００は、基板３の実装面上において直線状に並べられたときに、それぞれの受光素子が基板３の長手方向に直線状に配列されるように実装されている。なお、ラインセンサユニット及びラインセンサチップは、それぞれリニアセンサユニット及びリニアセンサチップと称される場合もある。

また、ラインセンサユニット２には、複数のレンズ５が設けられている。複数のレンズ５は、各レンズがラインセンサチップ１００の各受光素子に対応してラインセンサチップ１００上に配置される。複数のレンズ５は、例えば複数のセルフォックレンズアレイである。更に、ラインセンサユニット２には、光源装置として、例えば複数のＬＥＤからなる細長いランプ６が設けられている。そして、基板３上には、複数のラインセンサチップ１００からの画像信号を順次外部の画像信号処理回路（図示せず）に出力する出力回路７が設けられている。

画像情報読取装置１内には、図示しない搬送装置も設けられており、ラインセンサユニット２は、その搬送装置によって基板３の長手軸方向に直交する方向Ｌ１に移動可能となっている。ラインセンサユニット２の移動に伴って、画像情報読取装置１のガラス板等の透明板（図示せず）に密着して置かれた画像情報の読取対象の媒体である紙１１の表面からの反射光を、直線状に並んだ複数のラインセンサチップ１００が受光する。

図２に示すように、ランプ６からの光は紙１１の表面で反射され、ラインセンサユニット２は、紙１１からの反射光をレンズ５を通してラインセンサチップ１００によって受光しながら、紙１１の画像情報記録面に対して所定の距離を保ちつつ、所定の方向Ｌ１に沿って移動する。その結果、ラインセンサユニット２は、紙１１を走査しながら、画像情報を読み取ることができる。

また、画像情報読取装置１には、図示しない制御部も設けられており、制御部は、各種制御信号を発生するようになっている。制御部からの各種制御信号は、ラインセンサユニット２、搬送装置（図示せず）に供給される。各種制御信号を受信したラインセンサユニット２は、内部で所定の駆動信号を生成して、各ラインセンサチップ１００を駆動し、画像信号を読み出して出力する。こうして、画像情報読取装置１は、紙１１の画像情報を読み取ることができる。

以下、本実施形態に係る固体撮像装置であるラインセンサチップ１００の構成について、図面を参照して説明する。図３はラインセンサチップ１００の回路構成を説明するための模式的説明図である。図４は、ラインセンサチップ１００を構成する回路の配置を示すレイアウト図である。

ラインセンサチップ１００は、本実施形態ではバルクシリコンからなるシリコン基板１０１上にフォトダイオード（ＰＤ）やトランジスタ等が形成されてなる、いわゆるＭＯＳ型のラインセンサである。本実施形態では、ラインセンサチップ１００は、シリコン基板１０１上に、ゲート絶縁膜及びゲート配線層が形成され、さらにシリコン酸化膜等の透明な層間絶縁膜を介して金属配線層が２層形成さている構成を有する。

なお、以下の説明において、ラインセンサチップ１００を、シリコン基板１０１の受光素子部１１１が形成された表面の法線方向から見る視点、すなわち図４の視点を平面視と称する。また、図４に正対して、受光素子部１１１の配列方向をＸ方向と称し、Ｘ方向に直交する方向をＹ方向と称する。すなわち、平面視で細長の矩形状を有するラインセンサチップ１００の、長手方向がＸ方向であり、短手方向がＹ方向である。また、シリコン基板１０１の受光素子部１１１が形成された表面に対し、法線方向に遠ざかる方向を、上方と称する。

図３に示すように、ラインセンサチップ１００は、複数の単位画素部としての受光素子部１１１を有する。受光素子部１１１は、フォトダイオード（ＰＤ）、リセットトランジスタ及び変調用トランジスタ等により構成されている。光電変換素子であるフォトダイオードは、入射光に応じて光発生電荷を発生し、変調用トランジスタは該光発生電荷を電圧に変調し画素信号として出力する。すなわち、受光素子部１１１は、入射光に応じた信号（画素信号）を出力するものである。

また、ラインセンサチップ１００は、複数の受光素子部１１１のそれぞれに対応して配設された増幅回路であるカラムアンプ１２３を有する。すなわち、ラインセンサチップ１００は、受光素子部１１１と同数のカラムアンプ１２３を有する。カラムアンプ１２３は、受光素子部１１１に電気的に接続されており、受光素子部１１１から入力された画素信号を増幅して出力する回路である。

更に、ラインセンサチップ１００は、タイミング信号発生回路としてのタイミングジェネレータ（ＴＧ）２２と、各受光素子部１１１やカラムアンプ１２３を駆動するための駆動回路２３と、各受光素子部１１１からの画素信号を走査して読み出す走査回路としてのシフトレジスタ１３１と、シフトレジスタ１３１からの画素信号を増幅して出力する増幅器２５とを有する。増幅器２５からの出力信号は、上述した出力回路７に供給される。

本実施形態では、シフトレジスタ１３１、タイミングジェネレータ２２及び駆動回路２３をロジック回路と称する。

また、図３には図示しないが、ラインセンサチップ１００には、各種回路に電源を供給する内部電源回路、静電気保護回路１４１、及び各種回路に電気的に接続された外部接続端子１４２、バイアスドライバ１４３等の機能素子が形成されている。

以下に、ラインセンサチップ１００を構成する各種回路の平面的な配置を説明する。図５は、受光素子部及びカラムアンプの配列を説明する拡大平面図である。図６は、ダミーセルの配置を説明する拡大平面図である。図７は、ロジックブロックと配線の配置を説明する拡大平面図である。図８は、配線形成領域の拡大平面図である。図９は、図８のIX−IX断面図である。

図４に示すように、平面視において、本実施形態のラインセンサチップ１００は、各種回路や配線等の機能ごとに、短手方向（Ｙ方向）に４つの領域に区画されている。すなわち、ラインセンサチップ１００は、ラインセンサチップ１００の長手方向（Ｘ方向）幅に亘る細長の４つの領域に区画されている。

以下、ラインセンサチップ１００を区画する４つの領域を、それぞれ短手方向（Ｙ方向）の一端側から、ＰＤ形成領域１１０、カラムアンプ形成領域１２０、ロジックブロック形成領域１３０及び配線形成領域１４０と称するものとする。

まず、ＰＤ形成領域１１０及びカラムアンプ形成領域１２０について説明する。

ラインセンサチップ１００のＹ方向の一端側に位置するＰＤ形成領域１１０内には、複数の受光素子部１１１が、ラインセンサチップ１００のＸ方向幅のほぼ全体に亘って一次元に所定の間隔（ＰＤセルピッチＸｐ）で配列されて形成されている。

平面視でＰＤ形成領域１１０に対してＹ方向内側に位置するカラムアンプ形成領域１２０内には、Ｘ方向と略平行に複数のカラムアンプアレイ１２１が一次元に配列されて形成されている。詳しくは後述するが、カラムアンプアレイ１２１は、Ｘ方向を長手方向とした細長形状を有し、複数のカラムアンプアレイ１２１は、長手方向に一次元に、所定のＸ方向幅Ｘｇを有する間隙部１２２を挟んで配列されている。すなわち、個々のカラムアンプアレイ１２１は、Ｘ方向についてＰＤ形成領域１１０の幅よりも小さく形成されている。

該カラムアンプアレイ１２１は、所定の数のカラムアンプ１２３が、所定の間隔（アンプセルピッチＸａ）でＸ方向に一次元に配列されて構成されている。ここで、アンプセルピッチＸａは、前出の受光素子部１１１の配列間隔であるＰＤセルピッチＸｐよりもΔＸだけ小さい値とされる。

図５に示すように、受光素子部１１１は、ラインセンサチップ１００のＸ方向全域において、ＰＤセルピッチＸｐでＸ方向に１次元に配列されることにより、複数の受光素子部１１１からなる一つの１次元アレイを形成している。

一方、カラムアンプ１２３は、受光素子部１１１の配列と略平行に、アンプセルピッチＸａで一次元に配列され、複数のブロック回路としてのカラムアンプアレイ１２１を構成している。

上述のように、カラムアンプ１２３は、受光素子部１１１と対になって形成されるものであり、ラインセンサチップ１００において、カラムアンプ１２３と受光素子部１１１とは同数形成され、両者は配線１１２により電気的に接続されるものである。また、アンプセルピッチＸａは、ＰＤセルピッチＸｐよりもΔＸだけ小さい値とされている。すなわち、図５に示すように、受光素子部１１１と、カラムアンプ１２３とを図中左から左端を揃えて配列した場合に、対になる受光素子部１１１とカラムアンプ１２３との位置関係はＸ方向にΔＸ（＝Ｘｐ−Ｘａ）ずつずれる。

ここで、本実施形態では、この対になる受光素子部１１１とカラムアンプ１２３とをｎ個配列した場合における両者のＸ方向のずれ量Ｘｄ（＝ｎ・ΔＸ）が、ＰＤセルピッチＸｐよりも大きくならないように、一つのカラムアンプアレイ１２１を構成するカラムアンプ１２３の個数ｍが規定されている。

すなわち、次式を満たすようにｍの値は決定されている。
Ｘｐ≧ｍ・ΔＸ ・・式（１）
ここで、ｍは２以上の自然数
本実施形態では、図５に示すように、左方から数えてｍ＋１個目のカラムアンプ１２３ｉは、再び左端を対となる受光素子部１１１ｉと揃えて配列される。すなわち、ｍ個目のカラムアンプ１２３ｈと、ｍ＋１個目のカラムアンプ１２３ｉとの間には、Ｘ方向幅Ｘｇ（＝ｍ・ΔＸ）の間隙部１２２が形成される。このような受光素子部１１１とカラムアンプ１２３との配置関係は、カラムアンプ１２３がｍ個配列される毎に繰り返される。

このように、対になる受光素子部１１１とカラムアンプ１２３とのＸ方向の最大ずれ量Ｘｄｍａｘが、必ずＰＤセルピッチＸｐ以下となるようにすることにより、図５に示すように、本実施形態のラインセンサチップ１００では、対になる受光素子部１１１とカラムアンプ１２３とを接続する配線１１２は、隣り合う配線１１２同士がＹ方向に重ならないように設けることが可能となる。

ここで、Ｙ方向に重ならない状態とは、Ｘ方向に平行でありシリコン基板１０１に直交する平面上に投影された複数の配線１１２の投影像が、重なり合うことがない状態のことを称する。

言い換えれば、本実施形態では、配線１１２が、隣り合う配線１１２同士でＹ方向に重ならない条件において、カラムアンプアレイ１２１を構成するカラムアンプ１２３の個数ｍが決定されるのである。

このため、受光素子部１１１とカラムアンプ１２３とを接続する配線１１２を形成するための間隔Ｙａは、配線１１２をＸ方向に１本だけ形成するに足るＹ方向の幅を有すればよい。つまり受光素子部１１１とカラムアンプ１２３との間のＹ方向の間隔Ｙａは、両者を配線１１２により電気的に接続するために必要な最小の幅とすることができる。

本実施形態によれば、受光素子部１１１と同一数だけ形成されるカラムアンプ１２３のアンプセルピッチＸａをＰＤセルピッチＸｐよりも小さくし、かつ受光素子部１１１とカラムアンプ１２３とを接続する配線１１２がＹ方向に重ならないように配設することにより、受光素子部１１１とカラムアンプ１２３との間のＹ方向の間隔Ｙａを最小にすることが可能となるのである。

したがって、配線１１２は、単層の金属配線層のみで形成することができ、層間絶縁膜を増やすことなくラインセンサチップ１００のＹ方向幅を抑制することができる。よって、本実施形態によれば、感度を落とすことなく、小型なラインセンサチップを実現することができるのである。

また、図１２に示したような従来のラインセンサチップにおいては、受光素子部とカラムアンプとを電気的に接続する配線の長さが、場所によって大きく異なってしまうものであるが、本実施形態によれば、従来に比して配線１１２の長さの差を小さくすることが可能である。このように、配線１１２の長さを揃えることにより、例えば配線１１２における外来ノイズ等の影響をほぼ均一とすることができる。

なお、一つのカラムアンプアレイ１２１を構成するカラムアンプ１２３の個数ｍは、上式（１）を満たす範囲であれば任意の値であり、例えばカラムアンプアレイ１２１の特性に影響する配線の長さ等からカラムアンプ１２３の個数ｍが決定されるものであってもよい。また、カラムアンプの個数ｍの値は、一つのラインセンサチップにおいて異なる値が複数存在するものであってもよく、例えば回路や配線の配置位置に応じて適宜に変更可能である。すなわち、間隙部１２２を任意の箇所に形成可能である。

なお、間隙部１２２には、Ｙ方向に平行に延設され、受光素子部１１１やカラムアンプ１２３に電気的に接続される配線が設けられるものであるが、その実施形態については後述するものである。

ところで、本実施形態のカラムアンプアレイ１２３のように、途中に間隙部１２２を有して分断された状態で配列される場合、カラムアンプアレイ１２３の端部、すなわち間隙部１２２に隣接するカラムアンプ１２３の特性がばらつきやすくなるという問題がある。これは、間隙部１２２に隣接する箇所においては回路パターンが非連続的であるため、フォトリソグラフィ及びエッチングによりパターンを形成する場合に、当該箇所における回路パターンのばらつきが大きくなってしまうためである。

このような問題を回避するために、本実施形態のラインセンサチップ１００は、図６に示すように、間隙部１２２に隣接するカラムアンプアレイ１２３の端部に、擬似回路であるダミーセル１２５が形成されるものであってもよい。ダミーセル１２５は、カラムアンプ１２３の回路の少なくとも一部が同等な構成を有するものである。なお、ダミーセル１２５は、製造工程のプロセスの安定化を目的とするものであり、ラインセンサチップ１００において動作するものではない。

ところで、従来のように、受光素子部１１１の配列の近傍に、複数種類の回路を形成した場合、各回路や配線の粗密のばらつきが、層間絶縁膜のＣＭＰ研磨による平坦化に影響を及ぼし、平坦化後のフォトダイオード上の層間絶縁膜の膜厚にばらつきを生じさせてしまう場合があった。このように、フォトダイオード上の層間絶縁膜の膜厚にばらつきがある場合、層間絶縁膜における入射光の透過率、屈折の状態及び光の干渉の状態にばらつきが生じることにより、各フォトダイオード間における感度のばらつきが発生してしまうという問題があった。

しかしながら、本実施形態によれば、受光素子部１１１に隣接して形成される回路は、受光素子部１１１の配列に略平行に配列された単一の回路であるカラムアンプのみである。このため、受光素子部１１１近傍における回路の粗密差がなくなり、ＣＭＰ研磨による平坦化後のフォトダイオード上の層間絶縁膜の膜厚のばらつきを従来に比して抑制することが可能となる。したがって、本実施形態によれば、層間絶縁膜の膜厚のばらつきに起因する各フォトダイオード間における感度のばらつきを低減することが可能となるのである。

次に、ロジックブロック形成領域１３０について説明する。

カラムアンプ形成領域１２０の、ＰＤ形成領域１１０とは反対側に位置するロジックブロック形成領域１３０内には、複数のシフトレジスタ１３１がＸ方向に１次元に配列されて形成されている。複数のシフトレジスタ１３１は、それぞれ複数のカラムアンプアレイ１２１に隣接して形成されるものであり、対応するカラムアンプアレイ１２１とＸ方向に同一の幅を有して形成されている。

また、ロジックブロック形成領域１３０内であって、シフトレジスタ１３１に対してカラムアンプアレイ１２１とは反対側に、タイミングジェネレータ２２及び駆動回路２３からなるロジック回路１３２が、Ｘ方向を長手方向として細長に形成されている。ここで、ロジック回路１３２は、シフトレジスタ１３１と同様にＸ方向に複数に分割されている。

すなわち、Ｘ方向に一次元に配列された複数のシフトレジスタ１３１は、カラムアンプアレイ１２１と同様に、所定のＸ方向幅Ｘｇを有する間隙部１２２を挟んで配列されており、また、Ｘ方向に一次元に配列された複数のロジック回路１３２も、カラムアンプアレイ１２１と同様に、所定のＸ方向幅Ｘｇを有する間隙部１２２を挟んで配列されている。

間隙部１２２によりＸ方向に複数に分割されたシフトレジスタ１３１及びロジック回路１３２のそれぞれを、ロジックブロック１３３と称する。ロジックブロック１３３は、最大でカラムアンプアレイ１２１と同等のＸ方向幅全体を使用して形成されるものであり、ロジックブロック１３３をＸ方向に細長な領域内に形成することにより、機能を損なうことなくロジックブロック１３３のＹ方向の幅を抑制することが可能となる。

また、図７に示すように、カラムアンプ形成領域１２０には、ラインセンサチップ１００のＸ方向幅に亘ってＸ方向に略平行に一直線状に延設された複数の帯状の配線からなるＸ方向配線群１２４が形成されている。このＸ方向配線群１２４は、例えばカラムアンプ１２３と電源とを電気的に接続する電源線や、信号の入出力を行うための信号線からなる。

間隙部１２２には、受光素子部１１１及びカラムアンプ１２３に電気的に接続されるＹ方向配線群１１３が形成されている。Ｙ方向配線群１１３は、例えば、受光素子部１１１と電源とを電気的に接続する電源配線１１３ａ、カラムアンプ１２３と電源とを電気的に接続する電源配線１１３ｂ、カラムアンプ１２３に信号を供給する信号配線１１３ｃ等からなる。

また、ロジックブロック形成領域１３０内には、ラインセンサチップ１００のＸ方向幅に亘ってＸ方向に略平行に一直線状に延設された複数の配線からなるＸ方向配線群１３４が形成されている。このＸ方向配線群１３４は、例えばロジックブロック１３３と電源とを電気的に接続する電源線や、信号の入出力を行うための信号線からなる。

このように、本実施形態では、Ｘ方向に一次元に配列された複数のカラムアンプアレイ１２１や複数のロジック回路１３２は、それぞれラインセンサチップ１００のＸ方向幅に亘って一直線状に形成されたＸ方向配線群１２４及び１３４により電気的に接続されている。

この、Ｘ方向配線群１２４及び１３４は、シリコン基板１０１上に２層に形成された金属配線層のうちの、最上層の金属配線層を主に使用して形成されている。つまり、カラムアンプ１２３及びロジックブロック１３３上に、それぞれの回路をＸ方向に電気的に接続する配線が形成されている。このため、Ｘ方向配線群１２４及び１３４は、カラムアンプ１２３及びロジックブロック１３３が形成された領域からＹ方向に張り出して配設されることがない。

一方、間隙部１２２に設けられたＹ方向配線群１１３は、シリコン基板１０１上に２層に形成された金属配線層のうちの、最下層の金属配線層を主に使用して形成されている。これは、平面視で間隙部１２２に重なる領域には、トランジスタ等が形成されていないため可能となる。

このように、本実施形態によれば、カラムアンプ１２３及びロジックブロック１３３に電気的に接続される配線を、金属配線層を増やすことなく、カラムアンプ１２３及びロジックブロック１３３が形成された領域内に収めることが可能となる。

すなわち、本実施形態では、同一の機能を有する回路を、それぞれ機能ごとにＸ方向に細長な領域内に形成し、該Ｘ方向に細長な領域をＹ方向に配列することで、直線状のＸ方向配線群のみによって細長な領域内における電気的な接続を全て行うことが可能である。つまり、カラムアンプ形成領域１２０内における電気的接続に使用される配線は、カラムアンプ形成領域１２０から外に張り出すことがなく、またロジックブロック形成領域１３０内における電気的接続に使用される配線は、ロジックブロック形成領域１３０から外に張り出すことがないのである。

そして、カラムアンプ１２３及びロジックブロック１３３への外部からの電力の供給や外部との信号の伝送は、共通に設けられた間隙部１２２に配設されたＹ方向配線群１１３により行われる。

このため、本実施形態のラインセンサチップ１００では、従来のように、複数に分割されて配設されたカラムアンプ同士を接続する配線や、ロジック回路同士を接続する配線、又は各回路に電源を供給する配線が、他の回路を迂回しながら取り回されることがない。したがって、本実施形態によれば、従来と同等の機能の回路を形成しつつ、かつラインセンサチップ１００のＹ方向幅を抑制することが可能となる。

また、本実施形態のラインセンサチップ１００は、２層の金属配線層により形成することが可能であるため、配線を多層構造とする必要がなく、感度を低下させることなく小型かつ安価なラインセンサチップを実現することができるのである。

なお、上述の実施形態では、ロジックブロック１３３は、カラムアンプアレイ１２１と同一のＸ方向幅を有してＸ方向に分割されて形成されているものであるが、ロジックブロック１３３の回路規模に応じて分割されないものであってもよいし、ロジックブロック１３３のＸ方向幅はカラムアンプアレイ１２１よりも狭く形成されるものであってもよい。このように、カラムアンプアレイ１２１と、ロジックブロック１３３とのＸ方向幅を異ならせることにより、例えばＹ方向配線群１１３の配置の自由度が増すため、よりラインセンサチップ１００の小型化を図ることが可能となる。

次に、配線形成領域１４０について説明する。

ロジックブロック形成領域１３０の、ＰＤ形成領域１１０とは反対側に位置する配線形成領域１４０内には、静電気保護回路１４１、外部接続端子１４２、バイアスドライバ１４３、増幅器２５等の複数の機能素子が形成されている。

また、図８に示すように、配線形成領域１４０内には、複数の機能素子と平面視で重なる領域にラインセンサチップ１００のＸ方向幅に亘ってＸ方向に略平行に一直線状に形成された複数の配線からなるＸ方向配線群１４７が形成されている。このＸ方向配線群１４７は、配線形成領域１４０に形成された機能素子、例えば増幅器２５と電源とを電気的に接続する電源線１４７ａ、信号の入出力を行うための信号線１４７ｂ、及び内部電源回路に電気的に接続される内部電源線１４７ｃからなる。

また、図９に示すように、本実施形態のラインセンサチップ１００は、シリコン基板１０１上に、ゲート絶縁膜１０２及びゲート配線層１０３が形成され、さらにシリコン酸化膜等の透明な層間絶縁膜１０７、１０８を介して金属配線層が２層形成さている構成を有する。ここで、シリコン基板１０１側の下層の金属配線層を下層メタル層１０５と称し、最上層の金属配線層を上層メタル層１０６と称するものとする。

配線形成領域１４０内におけるＸ方向配線群１４７は、主に最上層の金属配線層である上層メタル層１０６により構成されており、図９に示すように、外部接続端子１４２が上層メタル層１０６を使用して形成されている領域では、外部接続端子１４２を下層側に迂回するようにバイアホール１４８を介して下層メタル層１０５に接続されて構成されている。

一方、Ｘ方向配線群１４７が、上層メタル層１０６を使用して構成されている領域においては、該Ｘ方向配線群１４７の下層側において、静電気保護回路１４１、バイアスドライバ１４３及び増幅器２５等の複数の機能素子が形成されている。これらの機能素子は、シリコン基板１０１と、ゲート配線層１０３及び下層メタル層１０５を使用して形成されているものである。すなわち、本実施形態では、外部接続端子１４２を除く機能素子は、上層メタル層１０６以外を使用して形成されているものである。

また、上述のカラムアンプ１２３や受光素子部１１１に電気的に接続され、間隙部１２２に設けられたＹ方向配線群１１３は、下層メタル層１０５を使用して形成されており、バイアホールを介してＸ方向配線群１４７のそれぞれに電気的に接続されるものである。

このように、本実施形態では、下層メタル層１０５のみを用いて複数の機能素子を、Ｘ方向配線群１４７の下層側に形成することが可能となる。

従来、カラムアンプをＸ方向に分割し、各カラムアンプ群の間にロジックブロックや機能素子を配置していた構成においては、特にロジックブロックや機能素子の占有面積を小さくすることを優先して配置していたために、配線はこれらロジックブロックや機能素子を迂回して形成されていた。このため、従来の構成では、配線がＹ方向に取り回される領域を設けなければならず、ラインセンサチップのＹ方向幅が拡大してしまうという問題があった。

しかしながら、本実施形態によれば、複数の機能素子をＸ方向配線群１４７の下層側に形成し、従来使用されていなかった配線の取り回し領域の下層のシリコン層を利用することが可能であるため、ラインセンサチップ１００のＹ方向の幅を従来に比して抑制することが可能となる。

ここで一般に、バルクシリコン基板上の単層の金属配線層のみを用いて回路素子を形成する場合、２層以上の金属配線層を用いて同等の回路を形成する場合に比して、配線の取り回しのために回路を形成するための面積が大きくなってしまうものである。しかしながら、ラインセンサチップ１００のＸ方向幅に関しては受光素子部１１１の幅が支配的である。このためラインセンサチップ１００のＸ方向の幅は機能素子をＸ方向に細長に配列して形成するに必要な領域に対して比較的大きくとられている。したがって、各機能素子を形成するための領域を、Ｘ方向に細長く確保することが可能であり、本実施形態では、単層の金属配線層のみを用いて機能素子を、Ｘ方向配線群１４７の下層側に形成することが可能となるのである。

なお、各機能素子は、上述のように、Ｘ方向配線群１４７の下層の領域のみに収まることが理想であるが、従来使用されていなかったシリコン層を有効に活用できるという観点からすれば、各機能素子の一部がＸ方向配線群１４７の下層の領域よりも張り出して形成されたものもまた、本発明の一実施形態であることは言うまでもない。

（第２の実施形態）
以下、本発明の第２の実施形態について、図１０を参照して説明する。図１０は、第２の実施形態の受光素子部及びカラムアンプの配列を説明する拡大平面図である。第２の実施形態の固体撮像装置であるラインセンサチップは、受光素子部とカラムアンプの配列方法のみが異なる。よって、以下ではこの相違点のみを説明するものとし、また、第１の実施形態と同様の構成要素については同一の符号を付し、その説明を適宜に省略するものとする。

上述の第１の実施形態においては、受光素子部１１１とカラムアンプ１２４との配置関係は、ｍ個ごとに繰り返されるものである。例えば、図５に示すように、第１の実施形態では、受光素子部１１１とカラムアンプ１２３とを８個配列するごとに、両者の左端部を揃えて再び同様の配列を繰り返すものである。

一方、本実施形態では、図１０に示すように、一端から数えてｍ個目の受光素子部１１１ｈとｍ＋１個目の受光素子部１１１ｉとの境界を含み、シリコン基板１０１表面に直交する平面Ｍを対称面として、カラムアンプ１２３は反転されるように配列される。

このように、ｍ個毎に配列方向に反転してカラムアンプ１２３を配列することにより、カラムアンプ形成領域１２０には、Ｘ方向幅が２・Ｘｇの間隙部１２２ｂが形成され、該間隙部１２２ｂは、カラムアンプ１２３が２・ｍ個配列されるごとに形成される。例えば図１０に示した形態においては、間隙部１２２ｂはカラムアンプ１２３が１６個配列される毎に現れるものである。

本実施形態によれば、第１の実施形態に比して２倍のＸ方向幅を有する間隙部１２２ｂが形成される。このため、カラムアンプ１２３や受光素子部１１１に電気的に接続されるＹ方向配線群１１３や、ダミーセル１２５を配設するための領域をより広く確保することが可能となる。

なお、本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う固体撮像装置もまた本発明の技術的範囲に含まれるものである。

例えば、上述の実施形態では、いわゆる等倍光学系の密着型のラインセンサ（Contact Image Sensor）を説明しているが、縮小光学系を用いた形態のものであってもよい。また、使用される用途は、紙面の読み取りに限られるものではなく、空間画像の取り込み等にも適用可能であることは言うまでもない。

画像情報読取装置の構成を説明するための説明図である。 図１の画像情報読取装置の読み取り機構を説明するための概略断面図である。 ラインセンサチップの回路構成を説明するための模式的説明図である。 ラインセンサチップを構成する回路の配置を示すレイアウト図である。 受光素子部及びカラムアンプの配列を説明する拡大平面図である。 ダミーセルの配置を説明する拡大平面図である。 ロジックブロックと配線の配置を説明する拡大平面図である。 配線形成領域の拡大平面図である。 図８のIX−IX断面図である。 第２の実施形態の受光素子部及びカラムアンプの配列を説明する拡大平面図である。 従来のラインセンサのレイアウト構造を説明する平面図である。 従来の受光素子部及びカラムアンプの配列を説明する拡大平面図である。

符号の説明

１４１ 静電気保護回路（機能素子）、 １４７ Ｘ方向配線群、 １４８ バイアホール

Claims (2)

1. 少なくとも二層の金属配線層が積層された基板上において、一次元に配列され、入射光を光電変換する複数の単位画素部を具備する固体撮像装置であって、
   前記少なくとも二層の金属配線層のうちの下層側の第１の層を含んで構成され、前記複数の単位画素部の配列方向に沿って配列された所定の機能を有する複数の機能素子と、
   前記少なくとも二層の金属配線層のうちの最上の第２の層により構成され、前記複数の機能素子上において前記複数の単位画素部の配列方向に沿って設けられ、前記複数の機能素子に電気的に接続されて電力供給及び信号伝送の少なくとも一方を行う配線と、を具備することを特徴とする固体撮像装置。
2. 前記基板表面の法線方向から見て前記配線に重なる領域において、前記第２の層により構成された外部接続端子部を具備し、
   前記外部接続端子部が形成された領域においては、前記配線は、前記第２の層によりも下層側に形成されることを特徴とする請求項１に記載の固体撮像装置。

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