JP2008117500A - デバイス試験装置 - Google Patents

Abstract

【課題】 ビジー時間の分布を短時間かつ小規模な回路で測定することができるデバイス試験装置を実現する。
【解決手段】 入力信号に対応する被試験デバイス１の出力信号が期待値と一致する迄の応答時間を一致計数回路１００で複数回測定し、その最大値を最大値検出回路２００で検出し、応答時間の分布を分布検出回路３０１で検出するデバイス試験装置において、分布検出手段３０１は応答時間の平均値を目標値と比較し、目標値より平均値が大又は小となる回数と応答時間の最大値とに基づいて分布特性を推定することを特徴とする。
【選択図】 図１

Description

本発明は、フラッシュメモリの書き込み時間等を測定するデバイス試験装置に関し、特にメモリテスタで量産用に用いるものに関する。

図４の分布２０に示すように、フラッシュメモリのデータの書き込み完了までの応答時間（ビジー時間）は、ロットなどによりバラツキがある。フラッシュメモリをシステムに組み込むユーザは最適な書き込み時間での書き込みを望むので、書き込み時間の最大値と分布データがデバイスメーカに要求されることがある。従ってデバイスメーカにおけるフラッシュメモリのテストでは、データの書き込み完了までの時間の最大値と分布状態を求める必要がある。

フラッシュメモリの量産テストはメモリテスタで行われる。メモリテスタは、被試験デバイスに電源電圧および試験パターンを与え、被試験デバイスの消費電流値測定及び出力と期待パターンとの比較を行うことにより、被試験デバイスの良否判定を行う。

図３はフラッシュメモリの書き込み時間の最大値と分布状態を求める、従来のデバイス試験装置を示す構成ブロック図である。図３において、デバイス試験装置は、書き込みの開始を制御する制御回路２、クロック信号を発生するクロック発生回路４、一致計数回路１００、最大値検出回路２００及び分布検出回路３００から構成される。

被試験デバイス１はＮＡＮＤフラッシュメモリで、そのメモリ領域は、ブロック単位に分かれており、ブロック内はページ単位に分かれている。
被試験デバイス１は制御回路２のページ書き込み開始信号により書き込みを制御される。

一致計数回路１００は被試験デバイス１であるフラッシュメモリのページ書き込み時間を測定する。一致検出回路３は、第１の入力端子に被試験デバイス１のビジー出力端子が接続され、第２の入力端子に制御回路２のページ書き込み開始出力端子が接続され、ビジー信号と期待値としてのページ書き込み開始信号との一致を検出する。一致カウンタ５は、イネーブル端子ＥＮに一致検出回路３の出力端子が接続され、クロック入力端子ＣＫにクロック発生回路４の出力端子が接続され、リセット端子に制御回路２のページ書き込み開始出力端子が接続されて、ページ書き込み開始から一致検出までの期間（応答時間）のクロック数を計数する。

最大値検出回路２００はページ書き込み時間の最大値を検出する。最大値レジスタ６のデータ入力端子Ｄには一致カウンタ５の出力端子が接続され、クロック端子ＣＫにはコンパレータ７の出力端子Ａ＞Ｂが接続される。コンパレータ７の一方の入力端子Ａには一致カウンタ５の出力端子が接続され、他方の入力端子Ｂには最大値レジスタ６の出力端子Ｑが接続されて、コンパレータ７の出力により一致カウンタ５の計数値を保持、出力する。

分布検出回路３００はページ書き込み時間の分布を演算する。フェイルメモリ８は入力端子に一致検出回路３の出力端子が接続され、ビジー時間に対応する数のフェイルをページごとに記憶する。ＣＰＵ９は入力端子にフェイルメモリ８の出力端子が接続され、ビジー時間の分布を演算する。

図３の装置における動作の一例を以下に説明する。制御回路２が被試験デバイス１のブロック１、ページ０に対するページ書き込み開始信号がＨ（ハイレベル、以下同じ）になると、被試験デバイス１のビジー信号（RY/GY信号ともいう）はＬ（ローレベル、以下同じ）となる。

一致計数回路１００において、ページ書き込み開始信号は一致検出回路３及び一致カウンタ５にも出力され、一致検出回路３は出力がＨとなってページ書き込み開始信号が示す期待値と被試験デバイス１が出力するビジー信号との一致判定を開始し、一致カウンタ５はページ書き込み開始信号によりリセットされ、クロック発生回路４からのクロックの計数を開始する。被試験デバイス１のページ書き込みが完了し、ビジー信号がＨになると、一致検出回路３は期待値とビジー信号が共にＨで一致したことを検出して、一致信号Ｌを一致カウンタ５のイネーブル端子ＥＮに出力する。一致カウンタ５は一致信号Ｌを入力するとクロックの計数を停止し、書き込み完了までの時間すなわちビジー時間に対応する計数値を出力する。

分布検出回路３００において、ページ書き込み開始から書き込み完了までの時間（ビジー時間）は、図５に示すように、フェイルメモリ８に対し、クロックと同期してメモリのアドレスを増加させながら、順次フェイルを書き込んでゆくことにより、フェイルの数として記憶される。

最大値検出回路２００において、コンパレータ７は一致カウンタ５の計数値を最大値レジスタ６から出力される最大値と比較して、それより大きければ、そのとき生じるコンパレータ７出力により、一致カウンタ５の計数値がビジー時間の新たな最大値として最大値レジスタ６に保持される。

次のページ（ブロック１、ページ１）に対するページ書き込み開始信号が制御回路２から出力されると、一致カウンタ５が計数値をリセットされて再び上記の動作を繰り返し、ビジー時間を記録し続ける。以上の動作を全てのブロックについて終了すると、フェイルメモリ８に記録されたビジー時間と最大値レジスタ６に保持された最大値はＣＰＵ９に転送される。フェイルメモリ８は１ラインずつフェイルの数を計数することにより、ページごとのビジー時間を求める。ＣＰＵ９はフェイルメモリ８から転送されたページごとのビジー時間から統計演算により、図４に示すようなビジー時間の分布やばらつきを演算する。

フラッシュメモリの書き込み時間測定に関連する先行技術文献としては次のようなものがある。

特開平１１−２１２８５６号公報

しかし、上記のようなデバイス試験装置では、フェイルメモリにページごとのビジー時間のデータが記憶されており、フラッシュメモリチップ内の全ブロックのデータをＣＰＵに取り込めば、ビジー時間の平均値や分布を求めることが可能であるが、データが膨大なためフェイルメモリからＣＰＵへの転送時間やデータ解析の時間が長くなり、量産用の試験には時間がかかり過ぎて使用できないという問題があった。

本発明はこのような課題を解決しようとするもので、ビジー時間のばらつき等を短時間かつ小規模な回路で測定することができるデバイス試験装置を実現することを目的とする。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力信号に対応する被試験デバイスの出力信号がその期待値と一致する迄の応答時間を一致計数回路において測定し、前記応答時間の分布を分布検出回路において検出するデバイス試験装置において、
前記分布検出回路は前記応答時間の平均値を目標値と比較する比較手段と、
該比較手段の出力に基づいて前記目標値より平均値が大又は小となる回数を演算し、前記回数と前記応答時間の最大値に基づいて前記分布を推定する演算手段と
を備えたことを特徴とする。

請求項２記載の発明は、
複数の単位書き込み領域に対し、書き込み開始信号に対応してフラッシュメモリから出力されるビジー信号が前記書き込み開始信号と一致する迄のビジー時間を一致計数回路において順次測定し、前記ビジー時間の分布を分布検出回路において検出するデバイス試験装置において、
前記分布検出回路は
前記ビジー時間を前記フラッシュメモリのブロックごとに積算するカウンタと、
該カウンタから出力される計数値を目標値と比較する比較手段と、
前記計数値が前記目標値より大又は小なるとき前記比較手段の出力に基づいてフェイルが書き込まれるフェイルメモリと、
該フェイルメモリの前記フェイルの数を計数し、前記フェイルの数と前記ビジー時間の最大値に基づいて前記分布を推定する演算手段と
を備えたことを特徴とする。

請求項３記載の発明は、
請求項２記載のデバイス試験装置において、
ページを単位書き込み領域とすることを特徴とする。

以上説明したことから明らかなように、本発明に係るデバイス試験装置によれば、分布検出回路は一致時間の平均値を目標値と比較し、目標値より平均値が大又は小となる回数と最大値とに基づいて分布特性を推定することにより、少量のデータの処理で済むので、従来より短時間かつ小規模の回路構成で実現することができる。

以下本発明の実施の形態について図面を用いて詳細に説明する。

図１は本発明の実施の形態に係るデバイス試験装置の一実施例を示す構成ブロック図である。図３と同じ部分は同一の記号を付して重複説明は省略する。

図１において、図３と異なる構成部分は制御回路２１がページ書き込み開始信号と共にブロック書き込み信号を出力する点と、分布検出回路３０１の構成が異なる点である。

分布検出回路３０１において、一致カウンタ１０はそのイネーブル端子ＥＮに一致検出回路３の一致検出出力端子が接続され、クロック端子ＣＫにクロック発生回路４の出力端子が接続され、そのリセット端子に制御回路２１のブロック書き込み開始信号出力端子が接続されて、ブロックごとにクロック数を積算することにより、被試験デバイス１であるフラッシュメモリのブロックごとの書き込み時間を測定する。目標値レジスタ１１はそのデータ入力端子Ｄに加えられるビジー時間計数目標値信号（後述）を保持、出力する。コンパレータ１２は比較手段を構成し、その入力端子Ａに一致カウンタ１０の計数出力端子が接続され、その入力端子Ｂに目標値レジスタ１１の出力端子が接続され、計数値が目標値より大きい状態を検出してＨを出力する。フェイルメモリ１３はそのデータ入力端子にコンパレータ１２のＡ＞Ｂ端子が接続され、コンパレータ出力に応じてフェイルが書き込まれる。ＣＰＵ１４は演算手段を構成し、その入力端子にフェイルメモリ１３の出力端子および最大値レジスタ６の出力端子が接続され、ビジー時間の最大値とフェイルしたブロックが全ブロックに占める割合からビジー時間の分布を演算する。

図１の装置における動作を以下に説明する。図３と同じ部分は動作が同一なので重複する説明を省略する。

予め、ビジー時間計数目標値が目標値レジスタ１１に設定、保持される。

ここでビジー時間計数目標値は１ブロックあたりのビジー時間の目標値をクロック計数値に換算したもので、次式で表される。
ビジー時間計数目標値
＝ １ページあたりのビジー時間の目標値 × １ブロックあたりのページ数／クロック間隔の時間

制御回路２１からページ書き込み開始信号が出力されると、被試験デバイス１のブロック１、ページ０に対しページ書き込みが開始される。同時に、被試験デバイス１のビジー信号はＬとなり、一致カウンタ１０は一致検出回路３の出力によりイネーブル端子ＥＮがＨとなるので、クロック発生回路４からのクロックの計数を開始する。コンパレータ１２は一致カウンタ１０の計数値が目標値レジスタ１１のビジー時間計数目標値を超えないか監視する。ページ書き込みが完了し、被試験デバイス１のビジー信号がＨになると、一致検出回路３が一致検出して出力がＬとなり、一致カウンタ１０がクロックの計数を停止する。ここまでで、一致カウンタ１０にはブロック１のページ０までのビジー時間が記憶される。

次に、ブロック１のページ１に対しページ書き込みが開始されると、再びビジー信号はＬとなる。ページ０の場合と同様に一致カウンタ１０がクロックの計数を再開し、ページ０の計数値は引き続き加算される。ページ書き込みが完了し、ビジー信号がＨになると一致カウンタ１０は停止する。

ブロック１内の最終ページまで上記を繰り返して一致カウンタ１０が計数し、ブロック１のビジー時間を加算し続ける。この過程で、一致カウンタ１０の計数値がビジー時間目標計数値を超えると、コンパレータ１２に検出され、その出力によりフェイルメモリ１３のブロック１の記憶場所にフェイルが記憶される。一致カウンタ１０の計数値がビジー時間目標計数値を超えない場合はコンパレータ１２が反転せず、フェイルメモリ１３には何も書き込まれない。また、再度ブロック１の試験をしてビジー時間目標計数値以下になった場合でも、フェイルメモリ１３のフェイル情報は上書きされない。

ブロック１の記憶場所にフェイルが記憶されるか、ブロック１内の最終ページまで一致カウンタ１０が計数されると、制御回路２から出力されるブロック書き込み開始信号により一致カウンタ１０がリセットされ、ブロック２について上記と同様にビジー時間の積算を開始し、以下同様に最終ブロックまで行う。

被試験デバイス１の全てのブロックについて試験が終了すると、ＣＰＵ１４においてフェイルメモリ１３のフェイルの数が計数され、ビジー時間目標値を超えたブロックの数が得られる。また、図３の場合と同様にして最大値レジスタ６で得られた、ビジー時間の最大値がＣＰＵ１４に転送される。図２に示すように、ＣＰＵ１４において、フラッシュメモリの全領域におけるビジー時間の最大値と、ビジー時間目標値を超えたブロック数の割合とから、ブロックごとのビジー時間の分布２１が推定される。図２において、例えばビジー時間目標値を超えたブロック数の割合が５０％である場合は、ビジー時間の分布２１のピークはビジー時間目標値と一致する。ただし、図２の分布曲線は過去のデータに基づいて、例えば正規化した分布曲線などを予めデータ化してメモリに格納しておく。

上記のような構成のタイミング校正回路によれば、分布検出回路はビジー時間の平均値を目標値と比較し、目標値より平均値が大きい場合の割合とビジー時間の最大値とに基づいて分布特性を推定することにより、少量のデータ処理でフラッシュメモリの全領域の書き込み時間の分布を求めることができるので、大幅な処理時間の短縮を図ることができる。また、従来より小規模の回路構成で実現することができる。

なお、上記の実施例はビジー時間の目標値としてブロックごとの値を用いているが、複数ブロックごとの目標値を用いることにより、処理時間をさらに短縮することができる。逆に、ページごとの目標値を用いると処理時間は長くなるが、分布の推定精度を改善することができる。また、一致カウンタ１０を省略することができる。

また、上記の実施例では目標値より平均値が大きい場合の割合に基づいて分布特性を推定したが、目標値より平均値が小さい場合の割合に基づいて分布特性を推定してもよい。

また、単位書き込み領域として、ページ単位の書き込みに限らず、ブロック単位の書き込みを行う場合にも適用することができる。

また、被試験デバイスはフラッシュメモリに限らず、他の種類のメモリの書き込み時間の試験にも適用することができる。

また、メモリに限らず、信号が期待値と一致するまでの時間を多数回測定してそのばらつきを求める必要があるような、各種デバイスの試験にも適用することができる。

本発明に係るデバイス試験装置の一実施例を示す構成ブロック図である。 図１に示すデバイス試験装置の動作原理を説明するための説明図である。 従来のデバイス試験装置の例を示す構成ブロック図である。 フラッシュメモリの書き込み完了までのビジー時間の分布を示す説明図である。 従来のデバイス試験装置の動作を説明するための動作説明図である。

符号の説明

１ 被試験デバイス
１０ カウンタ
１２ 比較手段
１３ フェイルメモリ
１４ 演算手段
２１ 分布特性
１００ 一致計数回路
２００ 最大値検出回路
３０１ 分布検出回路

Claims (3)

1. 入力信号に対応する被試験デバイスの出力信号がその期待値と一致する迄の応答時間を一致計数回路において測定し、前記応答時間の分布を分布検出回路において検出するデバイス試験装置において、
   前記分布検出回路は前記応答時間の平均値を目標値と比較する比較手段と、
   該比較手段の出力に基づいて前記目標値より平均値が大又は小となる回数を演算し、前記回数と前記応答時間の最大値に基づいて前記分布を推定する演算手段と
   を備えたことを特徴とするデバイス試験装置。
2. 複数の単位書き込み領域に対し、書き込み開始信号に対応してフラッシュメモリから出力されるビジー信号が前記書き込み開始信号と一致する迄のビジー時間を一致計数回路において順次測定し、前記ビジー時間の分布を分布検出回路において検出するデバイス試験装置において、
   前記分布検出回路は
   前記ビジー時間を前記フラッシュメモリのブロックごとに積算するカウンタと、
   該カウンタから出力される計数値を目標値と比較する比較手段と、
   前記計数値が前記目標値より大又は小なるとき前記比較手段の出力に基づいてフェイルが書き込まれるフェイルメモリと、
   該フェイルメモリの前記フェイルの数を計数し、前記フェイルの数と前記ビジー時間の最大値に基づいて前記分布を推定する演算手段と
   を備えたことを特徴とするデバイス試験装置。
3. ページを単位書き込み領域とすることを特徴とする請求項２記載のデバイス試験装置。

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