JP2008112989A - Target, film forming method, thin film transistor, panel with thin film transistor, and manufacturing method for thin film transistor - Google Patents

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Satoru Takazawa
悟 高澤
Masaki Takei
応樹 武井
Akihisa Takahashi
明久 高橋
Yoshiyuki Ukishima
禎之 浮島
Noriaki Tani
典明 谷
Akira Ishibashi
暁 石橋
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Abstract

<P>PROBLEM TO BE SOLVED: To form a conductive film having high adhesiveness and low specific resistance. <P>SOLUTION: A target 11 of this invention contains a Cu as a main component, a Zr which is a first additional metal is added to the target, and a first conductive film acquired by sputtering the target contains the Cu as a main component and further contains the Zr. Such a film as above has not only high adhesiveness to a silicon and a glass, etc. but low specific resistance, and the Cu is hardly diffused into a silicon layer, so that the film is suitable for especially an electrode and a metal wiring, etc. formed on the silicon layer and a glass substrate surface, etc. If a second additional metal such as a Mn, a Zn and a Sn, etc. is further added to the target 11, the adhesiveness to the silicon, glass and an ITO becomes higher. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、電子部品向け金属配線膜、ならびに、その成膜方法としてのスパッタリングプロセスに関するものである。   The present invention relates to a metal wiring film for electronic parts and a sputtering process as a film forming method thereof.

従来、電子部品用の金属配線膜には、ＡｌやＣｕなどの低抵抗材料やＭｏ、Ｃｒ等が使用されている。たとえばＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイではパネルの大型化とともに、配線電極の低抵抗化の要求が大きくなってきており、低抵抗配線としてＡｌやＣｕを用いる必要性が高まっている。   Conventionally, low resistance materials such as Al and Cu, Mo, Cr, and the like are used for metal wiring films for electronic components. For example, in a TFT (Thin Film Transistor) liquid crystal display, as the panel size increases, the demand for lower resistance of the wiring electrode is increasing, and the necessity of using Al or Cu as the low resistance wiring is increasing.

ＴＦＴで用いられているＡｌ配線では後工程でのヒロック発生や、Ａｌ配線をソースドレイン電極として用いた場合の下地Ｓｉ層への拡散の問題、ＩＴＯ（インジウム・錫酸化物）からなる透明電極とのコンタクト抵抗の劣化などの問題があり、それらを回避するため、ＭｏやＣｒ及びそれらを主成分とする合金膜を前後に積層するバリア層が必要となる。   In Al wiring used in TFT, hillock generation in the later process, diffusion problem to underlying Si layer when Al wiring is used as source / drain electrode, transparent electrode made of ITO (indium tin oxide) and In order to avoid such problems such as deterioration of contact resistance, a barrier layer in which Mo, Cr, and an alloy film containing them as a main component are laminated in front and behind is necessary.

一方、Ｃｕ配線に関しては、ＣｕはＡｌより低抵抗な材料である。ＡｌはＩＴＯ透明電極とのコンタクト抵抗の劣化が問題とされるが、Ｃｕは酸化しにくいためコンタクト抵抗も良好である。   On the other hand, regarding Cu wiring, Cu is a material having a lower resistance than Al. Al has a problem of deterioration of contact resistance with the ITO transparent electrode, but Cu has a good contact resistance because it is difficult to oxidize.

従って、Ｃｕを低抵抗配線膜として用いる必要性が高まっている。しかし、Ｃｕは他の配線材料と比べて、ガラスやＳｉ等の下地材料との密着性が悪いという問題や、ソースドレイン電極として用いた場合、Ｓｉ層にＣｕが拡散するという問題があるため、Ｃｕ配線と他の層との界面に密着性の向上や拡散防止のためのバリア層が必要となる。
また半導体で用いられているＣｕメッキの下地Ｃｕシード層に関しても、上記と同様に拡散の問題から、ＴｉＮやＴａＮ等の拡散防止のバリア層が必要となっている。 Therefore, the need to use Cu as a low resistance wiring film is increasing. However, since Cu has a problem of poor adhesion to a base material such as glass or Si as compared with other wiring materials, or when used as a source / drain electrode, there is a problem that Cu diffuses into the Si layer. A barrier layer for improving adhesion and preventing diffusion is required at the interface between the Cu wiring and other layers.
In addition, regarding the underlying Cu seed layer of Cu plating used in semiconductors, a diffusion preventing barrier layer such as TiN or TaN is required due to the diffusion problem as described above.

Ｃｕを主成分とした電子部品向け金属配線膜の関連特許としては、ＣｕにＭｏ等の元素を添加することを特徴とする技術(特開２００５−１５８８８７)や、純粋なＣｕのスパッタリングによる成膜プロセス中に窒素や酸素を導入することを特徴とする技術(特開平１０−１２１５１)が知られているが、いずれも密着性や低抵抗化及びヒロックに対する耐性に問題がある。
特開２００５−１５８８８７号公報 特開平１０−１２１５１号公報 Patents related to metal wiring films for electronic components mainly composed of Cu include a technique characterized by adding an element such as Mo to Cu (Japanese Patent Application Laid-Open No. 2005-158887), and film formation by sputtering of pure Cu. A technique (Japanese Patent Laid-Open No. 10-12151) characterized by introducing nitrogen or oxygen during the process is known, but all have problems in adhesion, low resistance and resistance to hillocks.
JP 2005-158887 A Japanese Patent Laid-Open No. 10-12151

本発明は、上記のような従来技術の課題を解決し、低抵抗、ＩＴＯ透明電極とのコンタクト抵抗、ガラスやＳｉとの密着性、ソースドレイン電極として用いた場合のＳｉ層との拡散防止、ヒロック耐性、これらデバイスに対して要求される膜特性の優れたＣｕ系配線膜およびＣｕ系バリア層膜の製造方法を提供することを目的としている。   The present invention solves the problems of the prior art as described above, low resistance, contact resistance with ITO transparent electrode, adhesion with glass and Si, prevention of diffusion with Si layer when used as a source / drain electrode, An object of the present invention is to provide a method for producing a Cu-based wiring film and a Cu-based barrier layer film having excellent hillock resistance and film characteristics required for these devices.

上記課題を解決するために、本発明はターゲットであって、Ｃｕを主成分とし、第一の添加金属が添加されたターゲットであって、前記第一の添加金属はＺｒであるターゲットである。
本発明はターゲットであって、前記第一の添加金属の含有量は、前記ターゲット全体の０．１原子％以上１０原子％以下のターゲットである。
本発明はターゲットであって、Ｍｎと、Ｚｎと、Ｓｎとからなる群より選択されるいずれか１種類以上の第二の添加金属が添加されたターゲットである。
本発明は成膜方法であって、表面にシリコン層と、ガラス基板と、透明導電膜のいずれか１つ又は２つ以上が露出した成膜対象物を、真空雰囲気が形成された真空槽内に配置した状態で、前記真空槽内部に配置された前記ターゲットをスパッタリングして、前記成膜対象物表面に導電膜を形成する成膜方法である。
本発明は成膜方法であって、前記スパッタリングは、前記真空槽内に酸化ガス又は窒化ガスのいずれか一方又は両方を含有する反応ガスを導入して行う成膜方法である。
本発明は透明電極の成膜方法であって、前記ターゲットが配置された真空槽内に、成膜対象物を配置した状態で、前記ターゲットをスパッタリングし、前記成膜対象物の表面上に導電膜を成膜した後、前記導電膜の表面に透明導電膜からなる電極を配置する透明電極の成膜方法である。
本発明は薄膜トランジスタであって、ゲート電極と、シリコンを主成分とするドレイン領域と、シリコンを主成分とするソース領域とを有し、前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域が導通する薄膜トランジスタを成膜対象物とし、前記ターゲットが配置された真空槽内に、前記成膜対象物を配置した状態で、前記ターゲットをスパッタリングして、前記ドレイン領域の表面と、前記ソース領域の表面のいずれか一方又は両方に導電膜が形成された薄膜トランジスタである。
本発明は、ゲート電極と、シリコンを主成分とするドレイン領域と、シリコンを主成分とするソース領域とを有し、前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域が導通する薄膜トランジスタであって、前記ゲート電極はガラス基板に密着する導電膜を有し、前記導電膜は、ガラス基板を真空槽内に配置した状態で、前記ターゲットを前記真空槽内でスパッタリングして形成された薄膜トランジスタである。
本発明は基板と、基板表面上に配置された前記薄膜トランジスタとを有する薄膜トランジスタ付パネルであって、前記導電膜の表面上には、前記導電膜と電気的に接続された上部導電膜が配置され、前記上部導電膜は、Ｃｕを主成分とし、第一の金属であるＺｒが添加されたターゲットを真空槽内でスパッタリングして形成された薄膜トランジスタ付パネルである。
本発明は薄膜トランジスタ付パネルであって、前記導電膜と、前記上部導電膜の間には、銅を主成分とする銅膜が前記導電膜と前記上部導電膜の両方に密着配置された薄膜トランジスタ付パネルである。
本発明は、基板を有し、前記基板表面上には、ゲート電極と、シリコンを主成分とするドレイン領域と、シリコンを主成分とするソース領域と、透明導電膜とがそれぞれ配置され、前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域とが導通し、前記透明導電膜に電流が流れるように構成された薄膜トランジスタ付パネルであって、前記透明導電膜と前記ゲート電極に亘って配置された導電膜を有し、前記導電膜は前記ターゲットをスパッタリングして形成された薄膜トランジスタ付パネルである。
本発明は、シリコンを主成分とするシリコン層と接触する導電膜を有する薄膜トランジスタの製造方法であって、銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法である。
本発明は、透明導電膜に接触する導電膜を有する薄膜トランジスタの製造方法であって、銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法である。
本発明は、シリコンを主成分とするシリコン層と、透明導電膜と、導電膜とを有し、前記導電膜は前記シリコン層と前記透明導電膜に接触する薄膜トランジスタの製造方法であって、銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法である。
本発明は、ガラス基板と接触する導電膜を有する薄膜トランジスタの製造方法であって、銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法である。
本発明は、シリコンを主成分とするシリコン層と、ガラス基板と、透明導電膜のうち、いずれか１つ又は２つ以上に接触する下部導電膜と、銅を主成分し、前記下部導電膜の表面に形成された銅膜と、前記銅膜の表面に形成された上部導電膜とを有し、前記上部導電膜に透明導電膜が接触する薄膜トランジスタの製造方法であって、銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記下部導電膜と前記上部導電膜のいずれか一方又は両方を形成する薄膜トランジスタの製造方法である。 In order to solve the above-described problems, the present invention is a target that is mainly composed of Cu and to which a first additive metal is added, wherein the first additive metal is Zr.
This invention is a target, Comprising: Content of said 1st addition metal is a target of 0.1 atomic% or more and 10 atomic% or less of the said whole target.
The present invention is a target to which any one or more types of second additive metals selected from the group consisting of Mn, Zn, and Sn are added.
The present invention relates to a film forming method, in which a film formation object on which any one or two or more of a silicon layer, a glass substrate, and a transparent conductive film are exposed is placed in a vacuum chamber in which a vacuum atmosphere is formed. In the film forming method, the target disposed in the vacuum chamber is sputtered in a state where the film is disposed on the surface of the film formation target to form a conductive film.
This invention is a film-forming method, Comprising: The said sputtering is a film-forming method performed by introduce | transducing the reaction gas containing either one or both of oxidizing gas and nitriding gas in the said vacuum chamber.
The present invention is a film formation method for a transparent electrode, wherein the target is sputtered in a state where the film formation target is placed in a vacuum chamber in which the target is placed, and the surface of the film formation target is electrically conductive. This is a method for forming a transparent electrode, in which an electrode made of a transparent conductive film is disposed on the surface of the conductive film after the film is formed.
The present invention is a thin film transistor, which includes a gate electrode, a drain region containing silicon as a main component, and a source region containing silicon as a main component. When a voltage is applied to the gate electrode, the drain region and the source A thin film transistor having a conductive region is used as a film formation target, and the target is sputtered in a state where the film formation target is disposed in a vacuum chamber in which the target is disposed, and the surface of the drain region and the source It is a thin film transistor in which a conductive film is formed on one or both of the surfaces of the region.
The present invention has a gate electrode, a drain region containing silicon as a main component, and a source region containing silicon as a main component, and when a voltage is applied to the gate electrode, the drain region and the source region become conductive. A thin film transistor, wherein the gate electrode has a conductive film in close contact with a glass substrate, and the conductive film is formed by sputtering the target in the vacuum chamber in a state where the glass substrate is disposed in the vacuum chamber. Thin film transistor.
The present invention is a panel with a thin film transistor having a substrate and the thin film transistor disposed on the surface of the substrate, wherein an upper conductive film electrically connected to the conductive film is disposed on the surface of the conductive film. The upper conductive film is a panel with a thin film transistor formed by sputtering a target containing Cu as a main component and added with Zr as a first metal in a vacuum chamber.
The present invention is a panel with a thin film transistor, wherein a copper film containing copper as a main component is disposed in close contact with both the conductive film and the upper conductive film between the conductive film and the upper conductive film. It is a panel.
The present invention includes a substrate, and a gate electrode, a drain region mainly containing silicon, a source region mainly containing silicon, and a transparent conductive film are disposed on the substrate surface, A panel with a thin film transistor configured such that when a voltage is applied to a gate electrode, the drain region and the source region are electrically connected to each other, and a current flows through the transparent conductive film, the panel including the transparent conductive film and the gate electrode The conductive film is a panel with a thin film transistor formed by sputtering the target.
The present invention is a method of manufacturing a thin film transistor having a conductive film in contact with a silicon layer containing silicon as a main component, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. It is the manufacturing method of the thin-film transistor which forms.
The present invention is a method of manufacturing a thin film transistor having a conductive film in contact with a transparent conductive film, wherein the thin film transistor is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. It is a manufacturing method.
The present invention includes a silicon layer containing silicon as a main component, a transparent conductive film, and a conductive film, wherein the conductive film is a method of manufacturing a thin film transistor that is in contact with the silicon layer and the transparent conductive film. Is a method of manufacturing a thin film transistor in which the conductive film is formed by sputtering a target containing Zr and containing Zr in a vacuum atmosphere.
The present invention is a method for manufacturing a thin film transistor having a conductive film in contact with a glass substrate, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. Is the method.
The present invention provides a silicon layer containing silicon as a main component, a glass substrate, a lower conductive film in contact with any one or more of a transparent conductive film, and copper as a main component. A thin film transistor having a copper film formed on the surface of the copper film and an upper conductive film formed on the surface of the copper film, wherein the transparent conductive film is in contact with the upper conductive film, the main component being copper And a target containing Zr is sputtered in a vacuum atmosphere to form one or both of the lower conductive film and the upper conductive film.

本発明によれば、低抵抗で、かつ成膜対象物に対して密着性の高い導電膜が得られる。また、導電膜をシリコン層と密着するよう形成した場合、そのシリコン層に銅の拡散が起こらない。導電膜を透明導電膜と密着するよう形成した場合、透明導電膜に対するコンタクト抵抗も低い。従って、シリコン層や透明導電膜に密着する膜、具体的には、ＴＦＴのソース電極やドレイン電極や、それら電極のバリア膜として特に適している。   According to the present invention, a conductive film having low resistance and high adhesion to a film formation target can be obtained. In addition, when the conductive film is formed in close contact with the silicon layer, copper does not diffuse in the silicon layer. When the conductive film is formed in close contact with the transparent conductive film, the contact resistance with respect to the transparent conductive film is also low. Therefore, it is particularly suitable as a film that is in close contact with a silicon layer or a transparent conductive film, specifically, as a source electrode or drain electrode of a TFT, or as a barrier film for these electrodes.

本発明により導電膜を形成する工程について詳細に説明する。
図１の符号１は本発明に用いる成膜装置の一例を示している。成膜装置１は真空槽からなる第一の成膜室２を有しており、第一の成膜室２には真空排気系９と、スパッタガス供給系６と、反応ガス供給系８とが接続されている。 The process of forming a conductive film according to the present invention will be described in detail.
Reference numeral 1 in FIG. 1 shows an example of a film forming apparatus used in the present invention. The film forming apparatus 1 has a first film forming chamber 2 composed of a vacuum chamber, and the first film forming chamber 2 includes a vacuum exhaust system 9, a sputter gas supply system 6, and a reaction gas supply system 8. Is connected.

この成膜装置１を用いて導電膜を成膜するには、先ず、真空排気系９によって第一の成膜室２の内部を真空排気し、真空排気を続けながらスパッタガス供給系６からスパッタガスを供給し、必要に応じて反応ガス供給系８から反応ガス（ここでは酸素ガス、Ｏ2）を第一の成膜室２内部に導入し、所定圧力の第一の真空雰囲気を形成する。
第一の成膜室２の内部には、後述する本発明のターゲット１１が配置されている。ターゲット１１は板状であって、第一の成膜室２の内部には、ターゲット１１の表面と対面する位置に基板ホルダ７が配置されている。 In order to form a conductive film using this film forming apparatus 1, first, the inside of the first film forming chamber 2 is evacuated by the evacuation system 9, and the sputtering gas supply system 6 sputters while continuing the evacuation. A gas is supplied, and a reactive gas (here, oxygen gas, O 2 ) is introduced from the reactive gas supply system 8 into the first film forming chamber 2 as necessary to form a first vacuum atmosphere at a predetermined pressure. .
A target 11 of the present invention to be described later is disposed inside the first film forming chamber 2. The target 11 has a plate shape, and a substrate holder 7 is disposed in the first film formation chamber 2 at a position facing the surface of the target 11.

図２（ａ）の符号２１は基板２２の表面にシリコン層２３（ここではアモルファスシリコン層）が形成された成膜対象物を示しており、上記第一の真空雰囲気を維持したまま成膜対象物２１を第一の成膜室２内部に搬入し、シリコン層２３が形成された面をターゲット１１に向けた状態で該成膜対象物２１を基板ホルダ７に保持させる。
基板ホルダ７の裏面側には加熱手段４が配置されており、加熱手段４に通電して基板ホルダ７上の成膜対象物２１を所定の成膜温度に加熱する。 Reference numeral 21 in FIG. 2A denotes a film formation target in which a silicon layer 23 (here, an amorphous silicon layer) is formed on the surface of the substrate 22, and the film formation target is maintained while maintaining the first vacuum atmosphere. The object 21 is carried into the first film formation chamber 2, and the film formation target 21 is held on the substrate holder 7 with the surface on which the silicon layer 23 is formed facing the target 11.
A heating unit 4 is disposed on the back side of the substrate holder 7. The heating unit 4 is energized to heat the film formation target 21 on the substrate holder 7 to a predetermined film formation temperature.

本発明のターゲット１１は銅を主成分とし、第一の添加金属であるＺｒを含有している。後述するように、透明導電膜と接触する第二の導電膜を形成する場合には、Ｚｒに加え、Ｍｎと、Ｚｎと、Ｓｎとからなる群より選択されるいずれか１種類以上の第二の添加金属もターゲット１１に含有される。   The target 11 of the present invention contains copper as a main component and Zr as the first additive metal. As will be described later, when forming the second conductive film in contact with the transparent conductive film, in addition to Zr, one or more second kinds selected from the group consisting of Mn, Zn, and Sn are used. The added metal is also contained in the target 11.

ターゲット１１は第一の成膜室２の外部に配置された電源５に接続されており、第一の真空雰囲気を維持しながら、電源５からターゲット１１に電圧を印加すると、ターゲット１１がスパッタリングされる。
ターゲット１１に第一の添加金属だけが添加された場合にはスパッタリングによってＣｕのスパッタ粒子とＺｒのスパッタ粒子とが放出され、第一の添加金属に加えて第二の添加金属が添加された場合には、Ｃｕのスパッタ粒子と、Ｚｒのスパッタ粒子に加え、第二の添加金属のスパッタ粒子も放出される。 The target 11 is connected to a power source 5 disposed outside the first film formation chamber 2. When a voltage is applied from the power source 5 to the target 11 while maintaining the first vacuum atmosphere, the target 11 is sputtered. The
When only the first additive metal is added to the target 11, the sputtered Cu particles and the sputtered Zr particles are released by sputtering, and the second additive metal is added in addition to the first additive metal. In addition to the sputtered particles of Cu and the sputtered particles of Zr, sputtered particles of the second additive metal are also released.

上述したように、成膜対象物２１はシリコン層２３が配置された側の面がターゲット１１に向けられているので、ターゲット１１から放出されたスパッタ粒子はシリコン層２３の表面に到達し、薄膜が成長する。   As described above, since the surface on which the silicon layer 23 is disposed is directed to the target 11 in the film formation target 21, the sputtered particles emitted from the target 11 reach the surface of the silicon layer 23, and the thin film Will grow.

薄膜の組成はターゲット１１の組成と略等しくなるので、ターゲット１１に第一の添加金属だけが添加された場合には、シリコン層２３表面に銅を主成分とし、Ｚｒが含有された第一の導電膜２５が成長し（図２（ｂ））、第一の添加金属に加え、第二の添加金属も添加された場合には、シリコン層２３表面に銅を主成分とし、Ｚｒと第二の添加金属とが含有された第二の導電膜（ここでは不図示）が成長する。
尚、本発明は、第一の導電膜２５又は第二の導電膜をシリコン層表面に成長させるだけでなく、ガラス基板の表面に成長させることもできる。
第一、第二の導電膜２５が成長している間、成膜対象物２１を上述した成膜温度に維持すると、第一、第二の導電膜２５のシリコン層２３や基板２２（例えばガラス基板）に対する密着性がより高くなる。 Since the composition of the thin film is substantially equal to the composition of the target 11, when only the first additive metal is added to the target 11, the first layer mainly containing copper and containing Zr on the surface of the silicon layer 23. When the conductive film 25 grows (FIG. 2B) and the second additive metal is added in addition to the first additive metal, the surface of the silicon layer 23 is mainly composed of copper, Zr and the second additive metal. A second conductive film (not shown here) containing the additional metal grows.
In the present invention, the first conductive film 25 or the second conductive film can be grown not only on the surface of the silicon layer but also on the surface of the glass substrate.
When the film formation target 21 is maintained at the above-described film formation temperature while the first and second conductive films 25 are growing, the silicon layer 23 and the substrate 22 (for example, glass) of the first and second conductive films 25 are maintained. Adhesiveness to the substrate) becomes higher.

第一の成膜室２には真空槽で構成された第二の成膜室３が接続されている。第二の成膜室３には真空排気系９とスパッタガス供給系６とが接続されており、真空排気系９で第二の成膜室３内部を真空排気した後、真空排気を続けながらスパッタガス供給系６からスパッタガスを供給して、第二の成膜室３内部に反応ガスを含有しない第二の真空雰囲気を形成しておく。   Connected to the first film forming chamber 2 is a second film forming chamber 3 constituted by a vacuum chamber. A vacuum evacuation system 9 and a sputtering gas supply system 6 are connected to the second film formation chamber 3, and after the inside of the second film formation chamber 3 is evacuated by the vacuum evacuation system 9, the vacuum evacuation is continued. A sputtering gas is supplied from the sputtering gas supply system 6 to form a second vacuum atmosphere containing no reactive gas in the second film forming chamber 3.

第一の導電膜２５又は第二の導電膜を所定膜厚まで成長させた後、成膜対象物２１の一部を後述する「密着性」と、「比抵抗」と、「拡散防止」、「反応ガスの導入」の各試験のために成膜装置１から取り出し、不図示の加熱装置に搬入して加熱処理（アニール処理）を行い、残りの成膜対象物２１を第二の真空雰囲気を維持したまま第二の成膜室３内部に搬入する。   After the first conductive film 25 or the second conductive film is grown to a predetermined film thickness, a part of the film formation target 21 is “adhesion”, “specific resistance”, “diffusion prevention”, which will be described later, For each test of “introduction of reaction gas”, the film is taken out from the film forming apparatus 1, carried into a heating apparatus (not shown) and subjected to heat treatment (annealing treatment), and the remaining film formation target 21 is placed in a second vacuum atmosphere. Is carried into the second film forming chamber 3 while maintaining the above.

第二の成膜室３内部には銅を主成分とし、Ｚｒと添加金属のいずれも含有しない銅ターゲット１５が配置されており、第二の真空雰囲気を維持しながら、第二の成膜室３を接地電位に置いた状態で銅ターゲット１５に負電圧を印加してスパッタリングすると、第一の導電膜２５又は第二の導電膜の表面に、銅を主成分とし、Ｚｒと添加金属のいずれも含有しない銅膜が成長する。
図２（ｃ）は銅膜２６が形成された状態を示しており、この状態の成膜対象物２１を成膜装置１から取り出し、後述する「電極評価試験」に用いた。 A copper target 15 containing copper as a main component and containing neither Zr nor an additive metal is disposed inside the second film forming chamber 3, and the second film forming chamber 3 is maintained while maintaining the second vacuum atmosphere. When sputtering is performed by applying a negative voltage to the copper target 15 while 3 is placed at the ground potential, copper is the main component on the surface of the first conductive film 25 or the second conductive film, and either Zr or added metal is used. A copper film that does not contain any carbon also grows.
FIG. 2C shows a state in which the copper film 26 is formed, and the film formation target 21 in this state is taken out from the film formation apparatus 1 and used in an “electrode evaluation test” described later.

銅を主成分とし、Ｚｒと、添加金属（Ｍｎ、Ｓｎ、又はＺｎ）の添加量がそれぞれ異なるターゲット１１を作製し、各ターゲット１１を用いて図２（ａ）、（ｂ）に示した工程で、ガラス基板表面に第一の導電膜２５又は第二の導電膜を成膜した後、更にアニール処理を行い、試験片を作製した。   Steps shown in FIGS. 2 (a) and 2 (b) using copper targets as main components and different amounts of addition of Zr and additive metals (Mn, Sn, or Zn). Then, after the first conductive film 25 or the second conductive film was formed on the surface of the glass substrate, an annealing treatment was further performed to prepare a test piece.

ターゲット１１中のＺｒの含有量と、添加金属の種類と、添加金属の含有量と、後アニール温度（アニール処理の時の加熱温度）をそれぞれ下記表１、２に記載する。   The contents of Zr in the target 11, the type of additive metal, the content of additive metal, and the post-annealing temperature (heating temperature during annealing) are shown in Tables 1 and 2 below.

上記表１、２中の「後アニール温度、０℃」とは第一、第二の導電膜２５成膜後に加熱を行わなかった場合である。また、第一、第二の導電膜２５の成膜条件は、ターゲット１１の形状は直径７インチの円盤状であり、第一、第二の導電膜２５の目標膜厚はそれぞれ３００ｎｍであり、スパッタガスの種類がＡｒガスであり、成膜時における第一の成膜室２内部の全圧が０．４Ｐａであった。
各試験片について下記の条件で「密着性試験」を行った。 In Tables 1 and 2, “post-annealing temperature, 0 ° C.” refers to the case where heating was not performed after the first and second conductive films 25 were formed. The film formation conditions of the first and second conductive films 25 are such that the shape of the target 11 is a disk shape with a diameter of 7 inches, and the target film thickness of the first and second conductive films 25 is 300 nm, The type of sputtering gas was Ar gas, and the total pressure inside the first film formation chamber 2 during film formation was 0.4 Pa.
Each test piece was subjected to an “adhesion test” under the following conditions.

＜密着性試験＞
ガラス基板の第一の導電膜２５又は第二の導電膜を形成した面に先端が鋭利なカッタナイフで１ｍｍ角のマスを１０行×１０列、計１００個の刻みを入れ、粘着テープ（型番６１０のスコッチテープ）を貼り付けた後、粘着テープを剥がした時に残存する膜の個数で評価した。全部剥離した場合は０／１００、１つも剥離しない場合は１００／１００となり、分子の数が大きい程密着性が高いことになる。その結果を上記表１、２に記載した。 <Adhesion test>
A 1 mm square cell is formed in 10 rows x 10 columns, with a total of 100 notches, on the surface of the glass substrate on which the first conductive film 25 or the second conductive film is formed, and an adhesive tape (model number) 610 Scotch tape) was applied, and the number of films remaining when the adhesive tape was peeled off was evaluated. When all are peeled, 0/100, when none is peeled, it becomes 100/100, and the larger the number of molecules, the higher the adhesion. The results are shown in Tables 1 and 2 above.

上記表１、２から分かるように、Ｚｒも添加金属も含有しない銅ターゲットを用いた場合、形成された薄膜はＺｒも添加金属も含有しておらず、後アニール温度を高くしても密着性は悪かった。
これに対し、Ｚｒを含有する第一の導電膜２５は密着性が高かった。更に、Ｚｒと第二の添加金属とを含有する第二の導電膜は、後アニール温度が低くても密着性が高かった。 As can be seen from Tables 1 and 2 above, when a copper target containing neither Zr nor an additive metal was used, the formed thin film contained neither Zr nor an additive metal, and adhesion was improved even when the post-annealing temperature was increased. Was bad.
In contrast, the first conductive film 25 containing Zr had high adhesion. Furthermore, the second conductive film containing Zr and the second additive metal had high adhesion even when the post-annealing temperature was low.

以上のことから、Ｚｒをターゲットに含有させるだけでも密着性の改善は見られるが、Ｚｒに加えて第二の添加金属をターゲットに含有させれば、Ｓｉやガラスに対してより密着性の高い導電膜が得られることが分かった。   From the above, improvement in adhesion can be seen only by adding Zr to the target, but if the target contains the second additive metal in addition to Zr, the adhesion to Si and glass is higher. It was found that a conductive film was obtained.

＜比抵抗試験＞
上記密着性試験で作製した試験片のうち、ターゲット１１のＭｎ含有量が１．０原子％（ａｔ％）であった試験片と、Ｚｒの含有量がそれぞれ１．０ａｔ％であった試験片について第一、第二の導電膜２５の比抵抗を測定した。 <Specific resistance test>
Among the test pieces prepared in the adhesion test, the test piece in which the Mn content of the target 11 was 1.0 atomic% (at%) and the test piece in which the Zr content was 1.0 at%, respectively. The specific resistance of the first and second conductive films 25 was measured.

これとは別に、純銅からなるターゲット１１で銅膜を形成して比較対照の試験片とし、該試験片の銅膜の比抵抗も測定した。それらの結果を図３、４に記載する。
図３、４から分かるように、Ｚｒや添加金属の含有量が多くなる程比抵抗が増加したが、後アニール温度が高くなる程比抵抗は減少する傾向があった。これは、Ｚｒのような添加金属は、第一、第二の導電膜２５の主成分であるＣｕと固溶しない性質を持つため、アニール処理によってＺｒや添加金属が析出してＣｕ単体としての抵抗値に近づいたためである。 Separately from this, a copper film was formed with a target 11 made of pure copper to obtain a comparative test piece, and the specific resistance of the copper film of the test piece was also measured. The results are shown in FIGS.
As can be seen from FIGS. 3 and 4, the specific resistance increased as the content of Zr or added metal increased, but the specific resistance tended to decrease as the post-annealing temperature increased. This is because an additive metal such as Zr has a property that it does not form a solid solution with Cu, which is the main component of the first and second conductive films 25. This is because the resistance value has been approached.

＜拡散防止試験＞
成膜対象物をガラス基板からシリコン基板に代え、後アニール温度を全て４５０℃に設定した以外は、上記「密着性試験」、「比抵抗試験」に用いた試験片と同じ条件で、第一又は第二の導電膜を成膜し、シリコン基板のシリコン層（アモルファスシリコン層）２３表面に、第一又は第二の導電膜が密着形成された試験片を得た。
各試験片について、該試験片から第一、第二の導電膜２５をエッチング除去した後のシリコン層（アモルファスシリコン層）２３表面を電子顕微鏡で観察し、表面が平滑なものを拡散「無し」とし、表面に凹凸が形成されたものを拡散「有り」として評価した。 <Diffusion prevention test>
Under the same conditions as the test pieces used in the above “adhesion test” and “resistivity test” except that the film formation target was changed from a glass substrate to a silicon substrate and the post-annealing temperature was all set to 450 ° C. Or the 2nd electrically conductive film was formed into a film and the test piece by which the 1st or 2nd electrically conductive film was closely formed on the surface of the silicon layer (amorphous silicon layer) 23 of the silicon substrate was obtained.
For each test piece, the surface of the silicon layer (amorphous silicon layer) 23 after the first and second conductive films 25 are removed from the test piece by etching is observed with an electron microscope, and a smooth surface is diffused “none”. And those having irregularities formed on the surface were evaluated as “diffused”.

その評価結果を、ターゲット１１中の第一、第二の添加金属の添加量と共に下記表３に記載する。尚、表３には、同じターゲット１１、同じ後アニール温度でガラス基板表面に第一、第二の導電膜を成膜した試験片の「密着性試験」の結果も合わせて記載した。
ＺｒとＭｎの含有量がそれぞれ１ａｔ％のターゲット１１を用いた場合と、純銅ターゲットを用いた場合の、エッチング後のシリコン層２３の表面を撮影した電子顕微鏡写真を図５、６に示す。 The evaluation results are shown in Table 3 below together with the addition amounts of the first and second additive metals in the target 11. Table 3 also shows the results of the “adhesion test” of the test pieces in which the first and second conductive films were formed on the glass substrate surface at the same target 11 and the same post-annealing temperature.
The electron micrograph which image | photographed the surface of the silicon layer 23 after an etching at the time of using the target 11 whose content of Zr and Mn is 1 at% respectively and using a pure copper target is shown in FIG.

上記表３と、図５、６から明らかなように、Ｚｒを含有するターゲット１１を用いた試験片では、ＭｎやＳｎやＺｎ等の添加金属の含有量がゼロであっても、シリコン層表面は平滑なままであり、シリコン層への銅の拡散は確認されなかった。   As apparent from Table 3 and FIGS. 5 and 6, in the test piece using the target 11 containing Zr, even if the content of the additive metal such as Mn, Sn, Zn is zero, the surface of the silicon layer Remained smooth and no diffusion of copper into the silicon layer was observed.

これに対し、Ｚｒを含有しないターゲット１１を用いた試験片では、ターゲット１１にＭｎやＳｎやＺｎが添加されていても、シリコン層表面でＣｕとの反応による組成変化が起こって表面が粗面化し、シリコン層に銅が拡散したことが確認された。
以上のことから、ターゲット１１にＺｒが含有されていれば、第一、第二の導電膜２５からシリコン層２３への銅の拡散が防止されることが確認された。 On the other hand, in the test piece using the target 11 not containing Zr, even if Mn, Sn, or Zn is added to the target 11, the composition change due to the reaction with Cu occurs on the surface of the silicon layer, and the surface is rough. It was confirmed that copper diffused in the silicon layer.
From the above, it has been confirmed that if the target 11 contains Zr, diffusion of copper from the first and second conductive films 25 to the silicon layer 23 is prevented.

＜反応ガス導入試験＞
上記密着性試験に用いたターゲット１１のうち、ＺｒとＭｎとがそれぞれ１．０ａｔ％含有されたターゲット１１を用い、スパッタリング時に反応ガス（ここでは酸素ガス、Ｏ2）を導入した以外は、上記「密着性試験」と同じ条件で第二の導電膜を形成した後、成膜対象物２１を３５０℃、真空雰囲気中でアニール処理を行い、試験片を得た。これとは別に、ＺｒとＭｎを含有しない純銅ターゲットを用いた以外は同じ条件で銅膜を形成し、比較対照の試験片を得た。 <Reaction gas introduction test>
Of the targets 11 used in the adhesion test, the target 11 containing 1.0 at% each of Zr and Mn was used except that a reactive gas (here, oxygen gas, O 2 ) was introduced during sputtering. After forming the second conductive film under the same conditions as in the “adhesion test”, the film formation target 21 was annealed in a vacuum atmosphere at 350 ° C. to obtain a test piece. Separately, a copper film was formed under the same conditions except that a pure copper target containing no Zr and Mn was used, and a comparative test piece was obtained.

各試験片について第二の導電膜及び銅膜の比抵抗を測定した。その測定結果を図７のグラフに示す。図７の縦軸は比抵抗を示し、横軸はスパッタリング時の酸素添加量を示しており、ここで酸素添加量とは第一の成膜室２の全圧から、第一の成膜室２内の酸素分圧を除した値に１００を乗じた値である。   The specific resistance of the second conductive film and the copper film was measured for each test piece. The measurement results are shown in the graph of FIG. The vertical axis in FIG. 7 indicates the specific resistance, and the horizontal axis indicates the amount of oxygen added during sputtering. Here, the oxygen addition amount refers to the first film formation chamber from the total pressure in the first film formation chamber 2. 2 is obtained by multiplying the value obtained by dividing the oxygen partial pressure in 2 by 100.

図７から明らかなように、成膜時の酸素ガス導入量がゼロのときには、第二の導電膜は銅膜に比べて比抵抗は高かったが、酸素ガスの導入量が増えると比抵抗は下がり、酸素ガス分圧が３％の時には、第二の導電膜の比抵抗は銅膜と略等しくなった。
これは、ＣｕはＯ2との化合物を作りにくく、ＺｒやＭｎと優先的に反応して形成された酸化物は、Ｃｕと積極的に分離するためと考えられる。 As is clear from FIG. 7, when the amount of oxygen gas introduced during film formation was zero, the second conductive film had a higher specific resistance than the copper film, but when the amount of introduced oxygen gas increased, the specific resistance decreased. When the oxygen gas partial pressure was 3%, the specific resistance of the second conductive film became substantially equal to that of the copper film.
This is presumably because Cu hardly forms a compound with O 2 and the oxide formed by preferential reaction with Zr or Mn is positively separated from Cu.

酸素ガス分圧１０％の時までは、第二の導電膜の比抵抗は銅膜と略等しかったが、酸素ガス分圧が１０％を超えると、第二の導電膜の比抵抗は銅膜よりも高くなった。これは、所定量以上の酸素ガスを添加するとＣｕの酸化が進行し、その結果、第二の導電膜全体の比抵抗が上昇するためと考えられる。   Until the oxygen gas partial pressure was 10%, the specific resistance of the second conductive film was substantially equal to that of the copper film, but when the oxygen gas partial pressure exceeded 10%, the specific resistance of the second conductive film was the copper film. Higher than. This is probably because when a predetermined amount or more of oxygen gas is added, the oxidation of Cu proceeds, and as a result, the specific resistance of the entire second conductive film increases.

＜電極評価試験＞
上記「密着性試験」で用いたターゲット１１のうち、Ｚｒと添加金属（Ｍｎ、Ｓｎ、Ｚｎ）の含有量がそれぞれ１ａｔ％である３種類のターゲット１１を用い、目標を膜厚を３５０ｎｍへ変えた以外は上記「密着性試験」と同じ条件で、シリコン基板のシリコン層表面と、ガラス基板の表面に第二の導電膜からなる電極を形成し、試験片を得た。 <Electrode evaluation test>
Among the targets 11 used in the “adhesion test”, three types of targets 11 each containing 1 at% of Zr and additive metals (Mn, Sn, Zn) are used, and the target is changed to 350 nm. The electrode which consists of a 2nd electrically conductive film was formed on the surface of the silicon layer of a silicon substrate, and the surface of the glass substrate on the same conditions as said "adhesion test" except the above, and the test piece was obtained.

これとは別に、上記３種類のターゲット１１を用いて膜厚５０ｎｍの第二の導電膜をシリコン基板のシリコン層２３表面とガラス基板表面にそれぞれに形成した後、上記図２（ｃ）に示したように、純銅ターゲットを用いて第二の導電膜表面に膜厚３００ｎｍの銅膜２６を形成し、第二の導電膜と、銅膜２６の積層膜からなる電極が形成された試験片を得た。   Separately, a second conductive film having a film thickness of 50 nm is formed on the surface of the silicon layer 23 of the silicon substrate and the surface of the glass substrate using the above three types of targets 11, respectively, and then shown in FIG. As described above, a test piece in which a copper film 26 having a film thickness of 300 nm was formed on the surface of the second conductive film using a pure copper target, and an electrode composed of a laminated film of the second conductive film and the copper film 26 was formed. Obtained.

比較対照として、シリコン基板のシリコン層２３表面とガラス基板表面に膜厚３５０ｎｍの銅膜からなる電極が形成された試験片を作成した。
試験片のうち、成膜対象物がガラス基板のものについて上記「密着性試験」と「比抵抗試験」を行い、成膜対象物がシリコン基板のものについて「拡散防止試験」を行った。その評価結果を下記表４に記載する。 As a comparison, a test piece was prepared in which an electrode made of a copper film having a thickness of 350 nm was formed on the surface of the silicon layer 23 of the silicon substrate and the surface of the glass substrate.
Among the test pieces, the above-mentioned “adhesion test” and “specific resistance test” were performed for the film-forming object having a glass substrate, and the “diffusion prevention test” was performed for the film-forming object having a silicon substrate. The evaluation results are shown in Table 4 below.

上記表４から明らかなように、シリコン層２３の表面に直接銅膜２６を形成した試験片では、シリコン層への銅の拡散が起こったが、シリコン層２３表面に第二の導電膜を形成してから銅膜２６を形成した試験片では、シリコン層２３への銅の拡散が起こらなかった。   As apparent from Table 4 above, in the test piece in which the copper film 26 was formed directly on the surface of the silicon layer 23, copper diffused into the silicon layer, but a second conductive film was formed on the surface of the silicon layer 23. Then, in the test piece on which the copper film 26 was formed, copper did not diffuse into the silicon layer 23.

また、薄膜の第二の導電膜と厚膜の銅膜２６とで電極を構成した場合には、厚膜の第二の導電膜だけで電極を構成した場合と比べ比抵抗が小さく、その値は銅膜２６で電極を構成した場合と略等しかった。以上のことから、電極を第一又は第二の導電膜と銅膜２６とで構成すれば、シリコン層への銅の拡散が防止され、かつ比抵抗が小さく、ガラス基板やシリコン層２３表面に形成する電極として特に優れていることが確認された。   Further, when the electrode is composed of the thin second conductive film and the thick copper film 26, the specific resistance is small compared to the case where the electrode is composed only of the thick second conductive film, and the value Was substantially the same as the case where the electrode was constituted by the copper film 26. From the above, if the electrode is composed of the first or second conductive film and the copper film 26, the diffusion of copper into the silicon layer is prevented, the specific resistance is small, and the surface of the glass substrate or silicon layer 23 is reduced. It was confirmed that it was particularly excellent as an electrode to be formed.

＜ＩＴＯコンタクト抵抗＞
上記「密着性試験」で用いたターゲット１１のうち、Ｚｒと添加金属（Ｍｎ、Ｓｎ、Ｚｎ）の含有量がそれぞれ１ａｔ％である３種類のターゲット１１を用い、成膜対象物であるガラス基板の表面に第二の導電膜を形成した後、該導電膜をパターニングして薄膜電極を作成した。尚、第二の導電膜の成膜条件は、成膜対象物をガラス基板に変えた以外は、上記「密着性試験」と同じとした。 <ITO contact resistance>
Of the targets 11 used in the “adhesion test”, three types of targets 11 each containing 1 at% of Zr and additive metals (Mn, Sn, Zn) are used, and a glass substrate as a film formation target After forming a second conductive film on the surface, a thin film electrode was formed by patterning the conductive film. The film formation conditions for the second conductive film were the same as those in the “adhesion test” except that the film formation target was changed to a glass substrate.

次いで、ガラス基板の薄膜電極が形成された側の面にＩＴＯ薄膜を成膜後、該ＩＴＯ薄膜をパターニングして、ＩＴＯからなり、薄膜電極と接触する接続電極を作成し、３種類の試験片を得た。
更に、比較対照として、Ａｌターゲットと、純銅ターゲットを用いて、上記と同様の条件で２種類の試験片を作成した。これら５種類の試験片について、アニール処理前とアニール処理後（後アニール温度２５０℃）のコンタクト抵抗（薄膜電極と接続電極の間の抵抗）を測定した。その結果を下記表５に記載する。 Next, after forming an ITO thin film on the surface of the glass substrate on which the thin film electrode is formed, the ITO thin film is patterned to create a connection electrode made of ITO and in contact with the thin film electrode. Got.
Furthermore, as a comparative control, two types of test pieces were prepared under the same conditions as described above using an Al target and a pure copper target. With respect to these five types of test pieces, the contact resistance (resistance between the thin film electrode and the connection electrode) before and after the annealing treatment (after annealing temperature 250 ° C.) was measured. The results are listed in Table 5 below.

尚、上記表５の「ａｓ ｄｅｐｏ．」とは、アニール処理前の測定結果である。   Note that “as depo.” In Table 5 is a measurement result before annealing.

上記表５から明らかなように、第二の導電膜（薄膜電極）は、アニール処理前もアニール処理後も、Ａｌターゲットを用いた場合に比べてコンタクト抵抗が小さかった。以上のことから、本発明のターゲット１１を用いれば、ＩＴＯのような透明導電膜に対するコンタクト抵抗の小さい電極が得られることが確認された。
尚、第二の導電膜に代え、第二の添加金属を含有しない第一の導電膜２５を形成した試験片では、第一の導電膜２５のＩＴＯに対する密着性が悪かった。 As is apparent from Table 5 above, the second conductive film (thin film electrode) had a lower contact resistance before and after the annealing process than when the Al target was used. From the above, it was confirmed that when the target 11 of the present invention was used, an electrode having a small contact resistance with respect to a transparent conductive film such as ITO was obtained.
In addition, in the test piece which replaced with the 2nd electrically conductive film and formed the 1st electrically conductive film 25 which does not contain a 2nd addition metal, the adhesiveness with respect to ITO of the 1st electrically conductive film 25 was bad.

第二の導電膜の方が第一の導電膜２５よりもＩＴＯに対する密着性に優れているのは、第二の導電膜に含有されるＺｎ、Ｍｎ、Ｓｎのような第二の添加金属が、ＩＴＯやＺｎＯ等の透明酸化物に含有される金属成分が導電膜に拡散するのを防止するためと考えられる。
尚、第一、第二の導電膜を成膜する時には、成膜対象物を加熱することが望ましい。本発明者等が成膜時の加熱温度について検討したところ、スパッタリング時に成膜対象物を１２０℃以上にすれば、加熱しない場合に比べ密着性が顕著に向上することが分かった。 The second conductive film is superior in adhesion to ITO than the first conductive film 25 because the second additive metal such as Zn, Mn, Sn contained in the second conductive film is It is considered to prevent the metal component contained in the transparent oxide such as ITO or ZnO from diffusing into the conductive film.
Note that when the first and second conductive films are formed, it is desirable to heat the object to be formed. When the present inventors examined the heating temperature at the time of film formation, it was found that if the film formation target was raised to 120 ° C. or higher at the time of sputtering, the adhesion was remarkably improved as compared with the case of not heating.

次に、本発明のＴＦＴ（薄膜トランジスタ）の一例について説明する。
図８（ａ）の符号４１は表面に絶縁層（例えばＳｉＯ2層）４２が形成された透明基板を示しており、絶縁層４２の表面の所定領域にはＳｉを主成分とし、ドーパントが添加されたシリコン層６１が配置されている。
シリコン層６１にはソース領域６２と、ドレイン領域６４とが形成され、ソース領域６２とドレイン領域６４との間にはチャネル領域６３が形成されている。
シリコン層６１の表面にはソース領域６２と、チャネル領域６３と、ドレイン領域６４に亘ってゲート酸化膜６６が形成され、ゲート酸化膜６６の表面にはゲート電極６７が配置されている。 Next, an example of the TFT (thin film transistor) of the present invention will be described.
Reference numeral 41 in FIG. 8A denotes a transparent substrate having an insulating layer (for example, SiO 2 layer) 42 formed on the surface. A predetermined region on the surface of the insulating layer 42 contains Si as a main component and a dopant is added. A silicon layer 61 is disposed.
A source region 62 and a drain region 64 are formed in the silicon layer 61, and a channel region 63 is formed between the source region 62 and the drain region 64.
A gate oxide film 66 is formed on the surface of the silicon layer 61 over the source region 62, the channel region 63, and the drain region 64, and a gate electrode 67 is disposed on the surface of the gate oxide film 66.

絶縁層４２のゲート電極６７が配置された側の面は第一の層間絶縁膜４３で覆われている。ソース領域６２の一部と、ドレイン領域６４の一部はゲート酸化膜６６からはみ出しており、第一の層間絶縁膜４３には、ソース領域６２がゲート酸化膜６６からはみ出た部分が底面に露出する第一の貫通孔６９ａと、底面にドレイン領域６４のゲート酸化膜６６からはみ出した部分が露出する第二の貫通孔６９ｂとが形成されている。   The surface of the insulating layer 42 on the side where the gate electrode 67 is disposed is covered with the first interlayer insulating film 43. A part of the source region 62 and a part of the drain region 64 protrude from the gate oxide film 66, and a portion of the first interlayer insulating film 43 where the source region 62 protrudes from the gate oxide film 66 is exposed to the bottom surface. The first through-hole 69a is formed, and the second through-hole 69b in which the portion of the drain region 64 protruding from the gate oxide film 66 is exposed is formed on the bottom surface.

この状態の透明基板４１を成膜対象物として図１に示した成膜装置１に搬入し、Ｃｕを主成分とし、Ｚｒが含有されたターゲット１１を用いて図２（ｂ）に示した工程で、第一の層間絶縁膜４３が形成された側の面に第一の導電膜を形成し、更に図２（ｃ）に示した工程で第一の導電膜の表面に銅膜を形成する。   The transparent substrate 41 in this state is carried into the film forming apparatus 1 shown in FIG. 1 as a film formation target, and the process shown in FIG. 2B using a target 11 containing Cu as a main component and containing Zr. Then, a first conductive film is formed on the surface on which the first interlayer insulating film 43 is formed, and a copper film is formed on the surface of the first conductive film in the step shown in FIG. .

図８（ｂ）は第一の導電膜５２と銅膜５３が形成された状態を示しており、第一の導電膜５２は第一の層間絶縁膜４３の表面と、第一、第二の貫通孔６９ａ、６９ｂの内壁面及び底面と密着している。従って、第一の導電膜５２は第一、第二の貫通孔６９ａ、６９ｂの底面でソース領域６２の表面とドレイン領域６４の表面にそれぞれ密着している。また、この状態では、第一、第二の貫通孔６９ａ、６９ｂの内部は第一の導電膜５２と銅膜５３とで充填されている。   FIG. 8B shows a state in which the first conductive film 52 and the copper film 53 are formed. The first conductive film 52 is formed on the surface of the first interlayer insulating film 43 and the first and second layers. The through holes 69a and 69b are in close contact with the inner wall surface and the bottom surface. Accordingly, the first conductive film 52 is in close contact with the surface of the source region 62 and the surface of the drain region 64 at the bottom surfaces of the first and second through holes 69a and 69b. In this state, the first and second through holes 69 a and 69 b are filled with the first conductive film 52 and the copper film 53.

次に、その状態の透明基板４１を不図示の成膜室へ送る。その成膜室内には、銅を主成分とし、Ｚｒに加え第二の添加金属が含有されたターゲットが配置されており、成膜室の内部にスパッタガスを含む真空雰囲気を形成した状態でターゲットをスパッタリングして、銅を主成分とし、Ｚｒと第二の添加金属を含有する上部導電膜（ここでは第二の導電膜５４）を銅膜５３表面に形成する（図８（ｃ））。
図８（ｃ）の符号５０は第一、第二の導電膜５２、５４と銅膜５３とからなる導電体を示している。尚、上部導電膜は第二の添加金属を含有しない第一の導電膜５２で構成してもよく、また第一の導電膜５２の代わりに、ソース領域６２及びドレイン領域６４に密着する導電膜（下部導電膜）を第二の導電膜５４で構成してもよい。上部導電膜と下部導電膜の位置関係も特に限定されず、下部導電膜が下、上部導電膜が上にあってもよい。 Next, the transparent substrate 41 in this state is sent to a film forming chamber (not shown). A target containing copper as a main component and containing the second additive metal in addition to Zr is disposed in the film forming chamber, and the target is formed in a vacuum atmosphere containing a sputtering gas inside the film forming chamber. An upper conductive film (here, the second conductive film 54) containing copper as a main component and containing Zr and the second additive metal is formed on the surface of the copper film 53 (FIG. 8C).
Reference numeral 50 in FIG. 8C denotes a conductor composed of the first and second conductive films 52 and 54 and the copper film 53. The upper conductive film may be formed of the first conductive film 52 that does not contain the second additive metal, and the conductive film in close contact with the source region 62 and the drain region 64 instead of the first conductive film 52. The (lower conductive film) may be composed of the second conductive film 54. The positional relationship between the upper conductive film and the lower conductive film is not particularly limited, and the lower conductive film may be on the lower side and the upper conductive film may be on the upper side.

次に、この導電体５０をパターニングして、導電体５０の第一の貫通孔６９ａに充填された部分と、第二の貫通孔６９ｂに充填された部分を分離する。図８（ｄ）の符号５１は導電体５０の第一の貫通孔６９ａに充填された部分と、その周囲に残った部分とからなるソース電極を示し、同図の符号５５は導電体５０の第二の貫通孔６９ｂに充填された部分と、その周囲に残った部分とからなるドレイン電極を示している。   Next, this conductor 50 is patterned to separate a portion filled in the first through hole 69a of the conductor 50 and a portion filled in the second through hole 69b. Reference numeral 51 in FIG. 8D indicates a source electrode composed of a portion filled in the first through hole 69 a of the conductor 50 and a portion remaining around the first through-hole 69 a, and reference numeral 55 in FIG. A drain electrode composed of a portion filled in the second through hole 69b and a portion remaining around the portion is shown.

上述したように、第一の導電膜５２は第一、第二の貫通孔６９ａ、６９ｂの底面でソース領域６２とドレイン領域６４に密着するから、ソース電極５１の第一の導電膜５２がソース領域６２に、ドレイン電極５５の第一の導電膜５２がドレイン領域６４に電気的に接続されている。   As described above, since the first conductive film 52 is in close contact with the source region 62 and the drain region 64 at the bottom surfaces of the first and second through holes 69a and 69b, the first conductive film 52 of the source electrode 51 is the source. In the region 62, the first conductive film 52 of the drain electrode 55 is electrically connected to the drain region 64.

銅膜５３と第二の導電膜５４は第一の導電膜５２に電気的に接続されているから、ソース電極５１の銅膜５３と第二の導電膜５４は第一の導電膜５２を介してソース領域６２に電気的に接続され、ドレイン電極５５の銅膜５３と第二の導電膜５４は第一の導電膜５２を介してドレイン領域６４に電気的に接続されている。従って、ソース電極５１全体がソース領域６２に電気的に接続され、ドレイン電極５５全体がドレイン領域６４に電気的に接続されている。   Since the copper film 53 and the second conductive film 54 are electrically connected to the first conductive film 52, the copper film 53 and the second conductive film 54 of the source electrode 51 are interposed via the first conductive film 52. The copper film 53 of the drain electrode 55 and the second conductive film 54 are electrically connected to the drain region 64 through the first conductive film 52. Accordingly, the entire source electrode 51 is electrically connected to the source region 62, and the entire drain electrode 55 is electrically connected to the drain region 64.

次に、透明基板４１のソース電極５１とドレイン電極５５が形成された側の面に第二の層間絶縁膜４４を形成し、第二の層間絶縁膜４４表面の所定位置に遮蔽膜７６を配置した後、第二の層間絶縁膜４４の遮蔽膜７６が配置された側の面に第三の層間絶縁膜４６を形成する（図９（ｅ））。   Next, a second interlayer insulating film 44 is formed on the surface of the transparent substrate 41 on which the source electrode 51 and the drain electrode 55 are formed, and a shielding film 76 is disposed at a predetermined position on the surface of the second interlayer insulating film 44. After that, the third interlayer insulating film 46 is formed on the surface of the second interlayer insulating film 44 on the side where the shielding film 76 is disposed (FIG. 9E).

次いで、ドレイン電極５５の真上に位置で第二、第三の層間絶縁膜４４、４６を連通する第三の貫通孔７２を形成し、該第三の貫通孔７２の底面にドレイン電極５５の第二の導電膜５４を露出させた後、第三の貫通孔７２が形成された側の面に、スパッタリング法等によってＩＴＯの透明導電膜を形成し、該透明導電膜をパターニングして、第三の貫通孔７２を充填するＩＴＯと、第三の貫通孔７２上とその周囲に残った透明導電膜とで透明電極７１を構成する（図９（ｆ））。   Next, a third through hole 72 that communicates the second and third interlayer insulating films 44 and 46 is formed immediately above the drain electrode 55, and the drain electrode 55 is formed on the bottom surface of the third through hole 72. After exposing the second conductive film 54, an ITO transparent conductive film is formed by sputtering or the like on the surface on which the third through-hole 72 is formed, and the transparent conductive film is patterned. The transparent electrode 71 is composed of the ITO filling the three through-holes 72 and the transparent conductive film remaining on and around the third through-holes 72 (FIG. 9F).

図９（ｆ）の符号４０は透明電極７１が形成された状態のＴＦＴパネル（薄膜トランジスタ付パネル）を示している。上述したように、第三の貫通孔７２の底面にはドレイン電極５５の第二の導電膜５４の表面が位置するから、透明電極７１はドレイン電極５５の第二の導電膜５４に電気的に接続されている。   Reference numeral 40 in FIG. 9F denotes a TFT panel (a panel with a thin film transistor) in a state where the transparent electrode 71 is formed. As described above, since the surface of the second conductive film 54 of the drain electrode 55 is located on the bottom surface of the third through hole 72, the transparent electrode 71 is electrically connected to the second conductive film 54 of the drain electrode 55. It is connected.

従って、ドレイン電極５５の銅膜５３と第一の導電膜５２は第二の導電膜５４を介して透明電極７１に電気的に接続され、ドレイン電極５５全体が透明電極７１に電気的に接続され、ドレイン電極５５を介して透明電極７１とドレイン領域６４とが電気的に接続されている。   Therefore, the copper film 53 and the first conductive film 52 of the drain electrode 55 are electrically connected to the transparent electrode 71 via the second conductive film 54, and the entire drain electrode 55 is electrically connected to the transparent electrode 71. The transparent electrode 71 and the drain region 64 are electrically connected through the drain electrode 55.

ソース電極５１は不図示のソース配線に接続されている。ソース電極５１とドレイン電極５５の間に電圧を印加した状態で、ゲート電極６７に電圧を印加すると、チャネル領域６３に電流が流れ、ソース電極５１からドレイン電極５５に電流が流れる。ドレイン電極５５は透明電極７１に電気的に接続されているから、透明電極７１に電流が流れる。   The source electrode 51 is connected to a source wiring (not shown). When a voltage is applied between the source electrode 51 and the drain electrode 55 and a voltage is applied to the gate electrode 67, a current flows through the channel region 63 and a current flows from the source electrode 51 to the drain electrode 55. Since the drain electrode 55 is electrically connected to the transparent electrode 71, a current flows through the transparent electrode 71.

上述したように、Ｚｒを含有する第一の導電膜５２はＳｉに対する密着性が高く、拡散防止性にも優れているので、ソース電極５１とドレイン電極５５はシリコン層６１から剥がれ難く、しかもシリコン層６１に銅が拡散しない。   As described above, since the first conductive film 52 containing Zr has high adhesion to Si and is excellent in diffusion prevention, the source electrode 51 and the drain electrode 55 are not easily peeled off from the silicon layer 61, and silicon Copper does not diffuse into layer 61.

また、Ｚｒに加え、第二の添加金属を含有する第二の導電膜５４は、ガラス、Ｓｉ、ＩＴＯ等に対する密着性が高く、透明電極７１はドレイン電極５５から剥がれ難く、透明電極７１とドレイン電極５５との間の導通性も優れている。   The second conductive film 54 containing the second additive metal in addition to Zr has high adhesion to glass, Si, ITO, etc., and the transparent electrode 71 is difficult to peel off from the drain electrode 55. The conductivity with the electrode 55 is also excellent.

このように、本発明により成膜された第一、第二の導電膜５２、５４は、シリコン層６１と接触する電極や配線のバリア膜として優れており、特に第二の導電膜５４は透明電極７１と接触する電極や配線のバリア膜としても優れている。   As described above, the first and second conductive films 52 and 54 formed according to the present invention are excellent as barrier films for electrodes and wirings that are in contact with the silicon layer 61. In particular, the second conductive film 54 is transparent. It is also excellent as an electrode in contact with the electrode 71 and a barrier film for wiring.

尚、ＴＦＴパネル４０の透明基板４１表面上には、ＴＦＴ６０から離間した位置にゲート配線膜やソース配線膜等他の配線や他の電気部品も配置されている。ここでは、ゲート配線膜７４を図示した。
以上は、ゲート電極６７がシリコン層６１の表面に形成された所謂トップゲート型ＴＦＴ付パネルについて説明したが、本発明はこれに限定されない。ゲート電極６７がガラス基板の表面に密着形成されたボトムゲート型ＴＦＴ付パネルも本発明には含まれる。
第一、第二の導電膜はガラス基板に対する密着性も高いので、ボトムゲート型ＴＦＴ付パネルのゲート電極の少なくともガラス基板と密着する部分を、第一又は第二の導電膜で構成すれば、ゲート電極がガラス基板から剥がれ難くなる。
具体的には、ガラス基板の表面が露出する成膜対象物を、真空雰囲気が形成された真空槽内に配置し、該真空槽内部でターゲット１１をスパッタリングし、下部導電膜をガラス基板の表面に密着形成する。
ターゲット１１に第一の添加金属だけが添加された場合には、下部導電膜は、銅を主成分とし、Ｚｒを含有する第一の導電膜で構成され、ターゲット１１に第一、第二の添加金属の両方が添加された場合には、下部導電膜は、銅を主成分とし、第一、第二の添加金属を含有する第二の導電膜で構成される。
ゲート電極は例えば、上記下部導電膜をパターニングして形成される。
また、ゲート電極の製造方法の他の例について説明すると、ガラス基板の表面に下部導電膜が形成された状態の成膜対象物を、真空雰囲気が形成された真空槽内部に配置し、該真空槽内部で純銅ターゲットをスパッタリングして、下部導電膜の表面に銅膜を形成する。
銅膜が形成された状態の成膜対象物を真空雰囲気が形成された真空槽内部に配置し、該真空槽内部で、ターゲット１１をスパッタリングして、第一又は第二の導電膜からなる上部導電膜を形成する。下部導電膜と、銅膜と、上部導電膜とからなる積層体を、パターニングしてゲート電極を形成する。
いずれの場合も、ゲート電極のガラス基板と密着する面と、その反対側の他の部材（例えばシリコン層）と密着する面には、第一又は第二の導電膜がそれぞれ位置するため、ガラス基板や他の部材に対して密着性が高い。
ゲート電極の膜厚が同じ場合には、ゲート電極を下部導電膜だけで構成するよりも、下部導電膜と銅膜と上部導電膜の積層体で構成する方が比抵抗が小さい。
尚、下部導電膜と上部導電膜のいずれか一方又は両方を形成する際に、真空槽内部に、酸素等の酸化ガスと窒素等の窒化ガスのいずれか一方又は両方を含む反応ガスを導入しながら、ターゲット１１をスパッタリングしてもよい。
以上は、ソース電極５１とドレイン電極５５の表面と裏面に、それぞれ第一、第二の導電膜を形成する場合について説明したが本発明はこれに限定されるものではない。
図１０の符号８０は本発明により製造されるＴＦＴパネルの第二例を示している。このＴＦＴパネル８０は、透明基板８２と、透明基板８２表面に配置されたＴＦＴ９０とを有している。
このＴＦＴ９０のゲート電極８３は透明基板８２表面に配置されており、透明基板８２のゲート電極８３が配置された側の面には、ゲート電極８３の表面及び側面を覆う絶縁膜８４が形成され、絶縁膜８４表面のゲート電極８３上の位置にはシリコン層８６が配置され、絶縁膜８４表面のシリコン層８６から離間した位置には、透明導電膜からなる透明電極８５が配置されている。 On the surface of the transparent substrate 41 of the TFT panel 40, other wirings such as a gate wiring film and a source wiring film and other electric parts are also arranged at a position separated from the TFT 60. Here, the gate wiring film 74 is illustrated.
The above is a description of a so-called top gate type TFT panel in which the gate electrode 67 is formed on the surface of the silicon layer 61, but the present invention is not limited to this. A panel with a bottom gate type TFT in which the gate electrode 67 is formed in close contact with the surface of the glass substrate is also included in the present invention.
Since the first and second conductive films have high adhesion to the glass substrate, if at least the portion of the gate electrode of the panel with the bottom gate type TFT that is in close contact with the glass substrate is composed of the first or second conductive film, The gate electrode is difficult to peel off from the glass substrate.
Specifically, the object to be deposited on which the surface of the glass substrate is exposed is placed in a vacuum chamber in which a vacuum atmosphere is formed, the target 11 is sputtered inside the vacuum chamber, and the lower conductive film is placed on the surface of the glass substrate. It forms in close contact with.
When only the first additive metal is added to the target 11, the lower conductive film is composed of a first conductive film containing copper as a main component and containing Zr. When both of the additive metals are added, the lower conductive film is composed of a second conductive film containing copper as a main component and containing the first and second additive metals.
For example, the gate electrode is formed by patterning the lower conductive film.
Further, another example of a method for manufacturing a gate electrode will be described. A film formation target in a state where a lower conductive film is formed on the surface of a glass substrate is placed inside a vacuum chamber in which a vacuum atmosphere is formed, and the vacuum A pure copper target is sputtered inside the bath to form a copper film on the surface of the lower conductive film.
A film formation target in a state in which a copper film is formed is placed inside a vacuum chamber in which a vacuum atmosphere is formed, and the target 11 is sputtered inside the vacuum chamber to form an upper portion made of the first or second conductive film. A conductive film is formed. A laminate composed of the lower conductive film, the copper film, and the upper conductive film is patterned to form a gate electrode.
In any case, since the first or second conductive film is positioned on the surface of the gate electrode that is in close contact with the glass substrate and the surface of the gate electrode that is in close contact with the other member (for example, a silicon layer), glass High adhesion to substrates and other members.
When the thickness of the gate electrode is the same, the specific resistance is smaller when the gate electrode is composed of a laminate of the lower conductive film, the copper film, and the upper conductive film than when the gate electrode is composed of only the lower conductive film.
When forming one or both of the lower conductive film and the upper conductive film, a reactive gas containing either or both of an oxidizing gas such as oxygen and a nitriding gas such as nitrogen is introduced into the vacuum chamber. However, the target 11 may be sputtered.
The case where the first and second conductive films are formed on the front and back surfaces of the source electrode 51 and the drain electrode 55 has been described above, but the present invention is not limited to this.
Reference numeral 80 in FIG. 10 indicates a second example of a TFT panel manufactured according to the present invention. The TFT panel 80 includes a transparent substrate 82 and a TFT 90 disposed on the surface of the transparent substrate 82.
The gate electrode 83 of the TFT 90 is disposed on the surface of the transparent substrate 82, and an insulating film 84 that covers the surface and side surfaces of the gate electrode 83 is formed on the surface of the transparent substrate 82 on the side where the gate electrode 83 is disposed. A silicon layer 86 is disposed at a position on the gate electrode 83 on the surface of the insulating film 84, and a transparent electrode 85 made of a transparent conductive film is disposed at a position away from the silicon layer 86 on the surface of the insulating film 84.

シリコン層８６には、図９（ｆ）に示したシリコン層６１と同様にソース領域８７と、チャネル領域８８と、ドレイン領域８９とが形成されている。ソース領域８７の表面にはソース電極９１の底面が密着し、ドレイン領域８９の表面にはドレイン電極９２の底面が密着している。ドレイン電極９２は一部が透明電極８５まで伸ばされ、その底面が透明電極８５の表面と密着しており、従ってドレイン電極９２の底面は、ドレイン領域８９と透明電極８５の両方に密着している。   In the silicon layer 86, a source region 87, a channel region 88, and a drain region 89 are formed in the same manner as the silicon layer 61 shown in FIG. The bottom surface of the source electrode 91 is in close contact with the surface of the source region 87, and the bottom surface of the drain electrode 92 is in close contact with the surface of the drain region 89. A part of the drain electrode 92 extends to the transparent electrode 85, and the bottom surface thereof is in close contact with the surface of the transparent electrode 85, and thus the bottom surface of the drain electrode 92 is in close contact with both the drain region 89 and the transparent electrode 85. .

ソース電極９１とドレイン電極９２は、銅を主成分とし、Ｚｒと第二の添加金属が含有された第二の導電膜９３と、第二の導電膜９３表面に配置された銅膜９４とを有している。
ソース電極９１とドレイン電極９２とは、例えば、透明基板８２の表面上に透明電極８５と、シリコン層８６とが露出された物を成膜対象物として用い、該成膜対象物の透明電極８５とシリコン層８６とが露出する面全部に第二の導電膜を形成し、その表面に銅膜を形成した後、第二の導電膜と銅膜とを一緒にパターニングして形成されている。尚、第二の導電膜の代わりに、第一の導電膜を形成して、ソース電極９１とドレイン電極９２を形成してもよい。
ソース電極９１とドレイン電極９２に銅膜を用いず、第一又は第二の導電膜の単層で構成してもよいが、第一及び又は第二の導電膜と、銅膜との積層構造にした方が、ソース及びドレイン電極９１、９２の比抵抗が小さくなる。 The source electrode 91 and the drain electrode 92 include a second conductive film 93 containing copper as a main component and containing Zr and a second additive metal, and a copper film 94 disposed on the surface of the second conductive film 93. Have.
As the source electrode 91 and the drain electrode 92, for example, a transparent electrode 85 of the film formation target is used by using a transparent electrode 85 and a silicon layer 86 exposed on the surface of the transparent substrate 82 as the film formation target. The second conductive film is formed on the entire surface from which the silicon layer 86 is exposed, a copper film is formed on the surface, and then the second conductive film and the copper film are patterned together. Note that the source electrode 91 and the drain electrode 92 may be formed by forming the first conductive film instead of the second conductive film.
The source electrode 91 and the drain electrode 92 may be composed of a single layer of the first or second conductive film without using a copper film, but a laminated structure of the first and / or second conductive film and the copper film In this case, the specific resistance of the source and drain electrodes 91 and 92 is reduced.

ドレイン電極９２とソース電極９１の底面にはそれぞれ第二の導電膜９３が位置している。上述したようにドレイン電極９２の底面はドレイン領域８９と透明電極８５の両方に密着しているから、ドレイン電極９２の第二の導電膜９３は、透明電極８５とドレイン領域８９の両方に電気的に接続されている。   Second conductive films 93 are positioned on the bottom surfaces of the drain electrode 92 and the source electrode 91, respectively. Since the bottom surface of the drain electrode 92 is in close contact with both the drain region 89 and the transparent electrode 85 as described above, the second conductive film 93 of the drain electrode 92 is electrically connected to both the transparent electrode 85 and the drain region 89. It is connected to the.

銅膜９４は第二の導電膜９３と密着しているから、ドレイン電極９２の銅膜９４は第二の導電膜９３を介して透明電極８５とドレイン領域８９の両方に電気的に接続され、ドレイン電極９２全体がドレイン領域８９と透明電極８５の両方に電気的に接続されている。   Since the copper film 94 is in close contact with the second conductive film 93, the copper film 94 of the drain electrode 92 is electrically connected to both the transparent electrode 85 and the drain region 89 via the second conductive film 93. The entire drain electrode 92 is electrically connected to both the drain region 89 and the transparent electrode 85.

また、ソース電極９１は底面がソース領域８７に密着しているから、ソース電極９１の第二の導電膜９３はソース領域８７に電気的に接続され、ソース電極９１の銅膜９４は第二の導電膜９３を介してソース領域８７に電気的に接続され、ソース電極９１全体がソース領域８７に電気的に接続されている。   Further, since the bottom surface of the source electrode 91 is in close contact with the source region 87, the second conductive film 93 of the source electrode 91 is electrically connected to the source region 87, and the copper film 94 of the source electrode 91 is electrically connected to the second region. The source region 87 is electrically connected through the conductive film 93, and the entire source electrode 91 is electrically connected to the source region 87.

上述したように、Ｚｒと第二の添加金属を含有する第二の導電膜９３は透明導電膜に対するコンタクト抵抗が低いので、ドレイン電極９２と透明電極８５との導通性は優れている。また、第二の導電膜２５はシリコン層８６に対する密着性が高く、拡散防止性も高いので、ドレイン電極９２とソース電極９１はシリコン層８６から剥がれ難く、銅がシリコン層８６に拡散することもない。   As described above, since the second conductive film 93 containing Zr and the second additive metal has a low contact resistance with respect to the transparent conductive film, the conductivity between the drain electrode 92 and the transparent electrode 85 is excellent. In addition, since the second conductive film 25 has high adhesion to the silicon layer 86 and high anti-diffusion properties, the drain electrode 92 and the source electrode 91 are not easily peeled off from the silicon layer 86, and copper may diffuse into the silicon layer 86. Absent.

このＴＦＴパネル８０においても、ソース電極９１は不図示のソース配線に接続されており、ソース電極５１とドレイン電極５５の間に電圧を印加した状態で、ゲート電極６７に電圧を印加すると、ソース領域８７からチャネル領域８８を通ってドレイン領域８９に電流が流れ、その電流がドレイン電極９２を通って透明電極８５に供給される。   Also in this TFT panel 80, the source electrode 91 is connected to a source wiring (not shown), and when a voltage is applied between the source electrode 51 and the drain electrode 55 and a voltage is applied to the gate electrode 67, the source region A current flows from 87 to the drain region 89 through the channel region 88, and the current is supplied to the transparent electrode 85 through the drain electrode 92.

以上は、ソース電極とドレイン電極を第一、第二の導電膜と、銅膜とで構成した場合について説明したが本発明はこれに限定されるものではない。図１１の符号１４０は本発明の第三例のＴＦＴパネルを示している。このＴＦＴパネル１４０はソース電極１５１とドレイン電極１５５が、第一の導電膜、又は第二の導電膜で構成された以外は、上記図９（ｆ）に示したＴＦＴパネル４０と同じ構成を有しており、シリコン層６１と、透明電極７１には第一の導電膜、又は第二の導電膜が接触することになる。   Although the case where the source electrode and the drain electrode are composed of the first and second conductive films and the copper film has been described above, the present invention is not limited to this. Reference numeral 140 in FIG. 11 shows a TFT panel of a third example of the present invention. This TFT panel 140 has the same configuration as the TFT panel 40 shown in FIG. 9F except that the source electrode 151 and the drain electrode 155 are formed of the first conductive film or the second conductive film. Thus, the first conductive film or the second conductive film is in contact with the silicon layer 61 and the transparent electrode 71.

上述したように、第一、第二の導電膜はＩＴＯに対するコンタクト抵抗が低く、シリコン層に対する密着性や拡散防止性にも優れているので、このＴＦＴパネル１４０は電極は剥がれ難く、電極間の導通性にも優れている。   As described above, the first and second conductive films have a low contact resistance with respect to the ITO, and are excellent in adhesion to the silicon layer and anti-diffusion property. Excellent conductivity.

尚、このＴＦＴパネル１４０において、ソース電極１５１とドレイン電極１５５を第二の導電膜でなく、第二の添加金属を含有しない第一の導電膜で構成することも可能であるが、ＩＴＯに対する密着性を考慮すると、ドレイン電極１５５のように透明電極７１と接触する電極は、第二の導電膜で構成することが好ましい。
第二の導電膜はガラス基板に対しても密着性が高いので、透明導電膜とガラス基板がそれぞれ露出する成膜対象物を真空雰囲気が形成された真空槽内に配置し、該真空槽内で第一、第二の添加金属が添加されたターゲット１１をスパッタリングし、透明導電膜とガラス基板の両方に密着する第二の導電膜を形成してもよい。
更に、成膜対象物を、透明導電膜とガラス基板とシリコン層がそれぞれ露出する成膜対象物、又は透明導電膜だけが露出する成膜対象物に代えて、透明導電膜とガラス基板とシリコン層にそれぞれ密着する第二の導電膜、又は透明導電膜だけに密着する第二の導電膜を形成してもよい。
本発明のＴＦＴパネルは、例えば、液晶ディスプレイや有機ＥＬ表示装置等に用いられる。 In this TFT panel 140, the source electrode 151 and the drain electrode 155 can be formed not by the second conductive film but by the first conductive film that does not contain the second additive metal. In consideration of the characteristics, it is preferable that the electrode in contact with the transparent electrode 71 such as the drain electrode 155 is composed of the second conductive film.
Since the second conductive film has high adhesion to the glass substrate, the film-forming target that exposes the transparent conductive film and the glass substrate is placed in a vacuum chamber in which a vacuum atmosphere is formed. Then, the target 11 added with the first and second additive metals may be sputtered to form a second conductive film that adheres to both the transparent conductive film and the glass substrate.
Further, instead of the film-forming object to be a film-forming object from which the transparent conductive film, the glass substrate, and the silicon layer are exposed, or a film-forming object from which only the transparent conductive film is exposed, the transparent conductive film, the glass substrate, and silicon. You may form the 2nd electrically conductive film closely_contact | adhered to a layer, respectively, or the 2nd electrically conductive film closely_contact | adhered only to a transparent conductive film.
The TFT panel of the present invention is used in, for example, a liquid crystal display and an organic EL display device.

以上は透明電極７１、８５の構成材料としてＩＴＯを用いたが本発明はこれに限定されず、ＩＴＯ以外にも酸化亜鉛膜等、種々の透明酸化物からなる透明導電膜を用いることができる。   In the above description, ITO is used as a constituent material of the transparent electrodes 71 and 85, but the present invention is not limited to this. In addition to ITO, transparent conductive films made of various transparent oxides such as a zinc oxide film can be used.

以上は、ターゲット１１に第二の添加金属が１種類だけ含まれる場合について説明したが、本発明はこれに限定されず、第二の添加金属であるＳｎ、Ｍｎ、Ｚｎのうち、２種類以上を同じターゲットに含有させ、２種類以上の添加金属を含む第二の導電膜を成膜することもできる。   The above describes the case where the target 11 includes only one type of the second additive metal. However, the present invention is not limited to this, and two or more types of Sn, Mn, and Zn that are the second additive metals. In the same target, a second conductive film containing two or more kinds of additive metals can be formed.

本発明のターゲット１１は銅と第一、第二の添加金属が同じターゲットに含有されるものに限定されない。例えば、銅を主成分とする主ターゲット（例えば銅の純度９９．９％以上）と、該主ターゲットよりも平面形状の小さい副ターゲット（チップ）とを有し、チップが純銅ターゲットの表面に密着配置されたものを用いることが可能である。   The target 11 of the present invention is not limited to one in which copper and the first and second additive metals are contained in the same target. For example, it has a main target composed mainly of copper (for example, a copper purity of 99.9% or more) and a sub-target (chip) having a smaller planar shape than the main target, and the chip is in close contact with the surface of the pure copper target Arranged ones can be used.

この場合、第一の添加金属（Ｚｒ）を主成分とするチップだけを配置すれば、Ｃｕを主成分とし、Ｚｒが含有された導電膜が形成され、第一の添加金属を主成分とするチップの他に、第二の添加金属を主成分とするチップを配置すれば、Ｃｕを主成分とし、Ｚｒと第二の添加金属が含有された導電膜が形成される。   In this case, if only the chip containing the first additive metal (Zr) as a main component is disposed, a conductive film containing Cu as the main component and containing Zr is formed, and the first additive metal is the main component. If a chip containing the second additive metal as a main component in addition to the chip is disposed, a conductive film containing Cu as the main component and containing Zr and the second additive metal is formed.

また主ターゲットと副ターゲットを第一の成膜室２内部に離間して配置してもよく、この場合は主ターゲットと副ターゲットに同時に電圧を印加すれば、銅を主成分とし、Ｚｒを含有する導電膜が得られる。更に、主ターゲットには、銅の他にＺｒ又は第二の添加金属を含有させてもよい。   Further, the main target and the sub target may be arranged apart from each other in the first film forming chamber 2, and in this case, if a voltage is simultaneously applied to the main target and the sub target, copper is the main component and Zr is contained. A conductive film is obtained. Further, the main target may contain Zr or a second additive metal in addition to copper.

図９（ｆ）に示したように、本発明の導電膜（第一の導電膜又は／及び第二の導電膜）を２層以上積層させる場合、各導電膜毎にＺｒの含有量や、添加金属の種類及び含有量や、反応ガスの導入量及び種類や、成膜時の真空雰囲気の圧力を変えてもよい。
アニール処理の方法は特に限定されないが、真空雰囲気中で行うことが好ましく、また、第一、第二の導電膜が形成された状態の成膜対象物を、他の成膜室や加熱装置へ搬送する間、成膜対象物を大気に晒さず、真空雰囲気中で搬送することが好ましい。 As shown in FIG. 9 (f), when two or more conductive films of the present invention (first conductive film and / or second conductive film) are stacked, the Zr content for each conductive film, The type and content of the additive metal, the amount and type of reaction gas introduced, and the pressure of the vacuum atmosphere during film formation may be changed.
The method of annealing treatment is not particularly limited, but it is preferably performed in a vacuum atmosphere, and the film formation target with the first and second conductive films formed is transferred to another film formation chamber or a heating apparatus. During the conveyance, it is preferable to convey the film formation target in a vacuum atmosphere without exposing it to the atmosphere.

スパッタガスはＡｒに限定されず、Ａｒ以外にもＮｅ、Ｘｅ等を用いることもできる。また、第一、第二の導電膜は、ＴＦＴや、ＴＦＴパネルの電極やバリア膜だけではなく、半導体素子や配線板等の他の電子部品のバリア膜や電極（配線膜）に用いることもできる。
反応ガスの種類は特に限定されないが、化学構造中に酸素原子を含む酸化ガス、又は化学構造中に窒素原子を含む窒化ガスのいずれか一方又は両方を用いることができる。 The sputtering gas is not limited to Ar, and Ne, Xe, or the like can be used in addition to Ar. The first and second conductive films can be used not only for TFTs and TFT panel electrodes and barrier films, but also for barrier films and electrodes (wiring films) of other electronic components such as semiconductor elements and wiring boards. it can.
The type of the reaction gas is not particularly limited, and either or both of an oxidizing gas containing an oxygen atom in the chemical structure and a nitriding gas containing a nitrogen atom in the chemical structure can be used.

酸化ガスとしては、酸素（Ｏ2）以外にも、Ｏ3、Ｈ2Ｏ等を用いることもできる。窒化ガスとしては、Ｎ2、ＮＨ3、ヒドラジン、アミン系アルキル化合物、アジ化合物等を用いることもできる。酸化ガスと窒化ガスはそれぞれ単独で用いてもよいし、２種類以上を用いてもよい。
成膜対象物に用いる透明基板はガラス基板に限定されず、例えば石英基板、プラスチック基板を用いることもできる。 As the oxidizing gas, in addition to oxygen (O 2 ), O 3 , H 2 O, or the like can be used. As the nitriding gas, N 2 , NH 3 , hydrazine, an amine alkyl compound, an azide compound, or the like can be used. The oxidizing gas and the nitriding gas may be used alone or in combination of two or more.
The transparent substrate used for the film formation target is not limited to a glass substrate, and for example, a quartz substrate or a plastic substrate can be used.

本発明に用いるシリコン層の種類や製造方法は特に限定されず、例えば、スパッタ法や蒸着法等で堆積させたシリコン層（アモルファスシリコン層、ポリシリコン層）等、ＴＦＴのシリコン層に用いられるものを広く用いることができる。   The type and manufacturing method of the silicon layer used in the present invention is not particularly limited. For example, a silicon layer (amorphous silicon layer, polysilicon layer) deposited by a sputtering method or a vapor deposition method is used for a silicon layer of a TFT. Can be widely used.

上述したように、導電膜（第一、第二の導電膜）と銅膜の積層膜で１つの電極や配線を構成する場合、導電膜の膜厚は特に限定されないが、膜厚が厚すぎると電極全体の比抵抗が高くなりすぎるので、導電膜の膜厚は電極全体の膜厚の１／３以下が好ましい。また、シリコン層やガラス基板に対する密着性と拡散防止性を考慮すると、導電膜の膜厚は１０ｎｍ以上であることが好ましい。   As described above, when one electrode or wiring is constituted by a laminated film of a conductive film (first and second conductive films) and a copper film, the film thickness of the conductive film is not particularly limited, but the film thickness is too thick. Therefore, the film thickness of the conductive film is preferably 1/3 or less of the film thickness of the entire electrode. In consideration of adhesion to a silicon layer or a glass substrate and diffusion prevention, the thickness of the conductive film is preferably 10 nm or more.

本発明に用いる成膜装置の一例を説明する断面図Sectional drawing explaining an example of the film-forming apparatus used for this invention （ａ）〜（ｃ）：導電膜と銅膜を成膜する工程を説明する断面図(A)-(c): Sectional drawing explaining the process of forming a conductive film and a copper film Ｚｒの含有量と比抵抗と後アニール温度との関係を示すグラフGraph showing the relationship between Zr content, specific resistance and post-annealing temperature Ｍｎの含有量と比抵抗と後アニール温度との関係を示すグラフGraph showing relationship between Mn content, specific resistance and post-annealing temperature 導電膜のシリコン層拡散性を示す電子顕微鏡写真Electron micrograph showing silicon layer diffusivity of conductive film 銅膜のシリコン層拡散性を示す電子顕微鏡写真Electron micrograph showing silicon layer diffusibility of copper film 反応ガスの分圧と、比抵抗との関係を示すグラフGraph showing the relationship between the partial pressure of the reaction gas and the specific resistance （ａ）〜（ｄ）：ＴＦＴパネルを製造する工程の前半を説明する断面図(A)-(d): Sectional drawing explaining the first half of the process of manufacturing a TFT panel （ｅ）、（ｆ）：ＴＦＴパネルを製造する工程の後半を説明する断面図(E), (f): Sectional drawing explaining the latter half of the process of manufacturing a TFT panel 本発明により製造されるＴＦＴパネルの一例を説明する断面図Sectional drawing explaining an example of the TFT panel manufactured by this invention 本発明により製造されるＴＦＴパネルの他の例を説明する断面図Sectional drawing explaining the other example of the TFT panel manufactured by this invention

符号の説明Explanation of symbols

１……成膜装置 ２……第一の成膜室（真空槽） １１……ターゲット ２２、４１、８２……基板 ２３、６１、８６……シリコン層 ２５、５２……第一の導電膜 ２６、５３……銅膜 ４０、８０……ＴＦＴパネル ５４、９３……第二の導電膜 ６０、９０……ＴＦＴ ６２、８７……ソース領域 ６４、８９……ドレイン領域 ７１、８５……透明電極（透明導電膜）   DESCRIPTION OF SYMBOLS 1 ... Film-forming apparatus 2 ... First film-forming chamber (vacuum chamber) 11 ... Target 22, 41, 82 ... Substrate 23, 61, 86 ... Silicon layer 25, 52 ... First conductive film 26, 53 ... Copper film 40, 80 ... TFT panel 54, 93 ... Second conductive film 60, 90 ... TFT 62, 87 ... Source region 64, 89 ... Drain region 71, 85 ... Transparent Electrode (transparent conductive film)

Claims (16)

Ｃｕを主成分とし、
第一の添加金属が添加されたターゲットであって、
前記第一の添加金属はＺｒであるターゲット。 Cu as the main component,
A target to which the first additive metal is added,
The target in which the first additive metal is Zr. 前記第一の添加金属の含有量は、前記ターゲット全体の０．１原子％以上１０原子％以下である請求項１記載のターゲット。   The target according to claim 1, wherein the content of the first additive metal is 0.1 atomic percent or more and 10 atomic percent or less of the entire target. Ｍｎと、Ｚｎと、Ｓｎとからなる群より選択されるいずれか１種類以上の第二の添加金属が添加された請求項１又は請求項２のいずれか１項記載のターゲット。   3. The target according to claim 1, wherein at least one second additive metal selected from the group consisting of Mn, Zn, and Sn is added. 表面にシリコン層と、ガラス基板と、透明導電膜のいずれか１つ又は２つ以上が露出した成膜対象物を、真空雰囲気が形成された真空槽内に配置した状態で、前記真空槽内部に配置された請求項１乃至請求項３のいずれか１項記載の前記ターゲットをスパッタリングして、前記成膜対象物表面に導電膜を形成する成膜方法。   In the state where the film formation target object in which any one or two or more of the silicon layer, the glass substrate, and the transparent conductive film are exposed is disposed in the vacuum chamber in which the vacuum atmosphere is formed. The film-forming method of forming the electrically conductive film in the said film-forming target object surface by sputtering the said target of any one of Claims 1 thru | or 3 arrange | positioned to. 前記スパッタリングは、前記真空槽内に酸化ガス又は窒化ガスのいずれか一方又は両方を含有する反応ガスを導入して行う請求項４記載の成膜方法。   The film forming method according to claim 4, wherein the sputtering is performed by introducing a reaction gas containing one or both of an oxidizing gas and a nitriding gas into the vacuum chamber. 請求項１乃至請求項３のいずれか１項記載のターゲットが配置された真空槽内に、成膜対象物を配置した状態で、前記ターゲットをスパッタリングし、前記成膜対象物の表面上に導電膜を成膜した後、
前記導電膜の表面に透明導電膜からなる電極を配置する透明電極の成膜方法。 The target is sputtered in a state where the film formation target is disposed in a vacuum chamber in which the target according to any one of claims 1 to 3 is disposed, and conductive on the surface of the film formation target. After depositing the film,
A method for forming a transparent electrode, comprising disposing an electrode made of a transparent conductive film on the surface of the conductive film. ゲート電極と、シリコンを主成分とするドレイン領域と、シリコンを主成分とするソース領域とを有し、
前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域が導通する薄膜トランジスタを成膜対象物とし、
請求項１乃至請求項３のいずれか１項記載のターゲットが配置された真空槽内に、前記成膜対象物を配置した状態で、前記ターゲットをスパッタリングして、前記ドレイン領域の表面と、前記ソース領域の表面のいずれか一方又は両方に導電膜が形成された薄膜トランジスタ。 A gate electrode, a drain region mainly containing silicon, and a source region mainly containing silicon;
When a voltage is applied to the gate electrode, a thin film transistor in which the drain region and the source region are conductive is a film formation target,
The target is sputtered in a state where the film formation target is disposed in a vacuum chamber in which the target according to any one of claims 1 to 3 is disposed, and the surface of the drain region; A thin film transistor in which a conductive film is formed on one or both of the surfaces of a source region. ゲート電極と、シリコンを主成分とするドレイン領域と、シリコンを主成分とするソース領域とを有し、
前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域が導通する薄膜トランジスタであって、
前記ゲート電極はガラス基板に密着する導電膜を有し、
前記導電膜は、ガラス基板を真空槽内に配置した状態で、請求項１乃至請求項３のいずれか１項記載のターゲットを前記真空槽内でスパッタリングして形成された薄膜トランジスタ。 A gate electrode, a drain region mainly containing silicon, and a source region mainly containing silicon;
When a voltage is applied to the gate electrode, the thin film transistor in which the drain region and the source region are electrically connected,
The gate electrode has a conductive film in close contact with the glass substrate,
The thin film transistor, wherein the conductive film is formed by sputtering the target according to any one of claims 1 to 3 in the vacuum chamber in a state where a glass substrate is disposed in the vacuum chamber. 基板と、基板表面上に配置された請求項７又は請求項８のいずれか１項記載の薄膜トランジスタとを有する薄膜トランジスタ付パネルであって、
前記導電膜の表面上には、前記導電膜と電気的に接続された上部導電膜が配置され、
前記上部導電膜は、Ｃｕを主成分とし、第一の金属であるＺｒが添加されたターゲットを真空槽内でスパッタリングして形成された薄膜トランジスタ付パネル。 A panel with a thin film transistor comprising a substrate and the thin film transistor according to any one of claims 7 or 8 disposed on the surface of the substrate,
An upper conductive film electrically connected to the conductive film is disposed on the surface of the conductive film,
The upper conductive film is a panel with a thin film transistor formed by sputtering in a vacuum chamber a target containing Cu as a main component and added with Zr as a first metal. 前記導電膜と、前記上部導電膜の間には、銅を主成分とする銅膜が前記導電膜と前記上部導電膜の両方に密着配置された請求項９記載の薄膜トランジスタ付パネル。   The panel with a thin film transistor according to claim 9, wherein a copper film containing copper as a main component is disposed in close contact with both the conductive film and the upper conductive film between the conductive film and the upper conductive film. 基板を有し、
前記基板表面上には、ゲート電極と、
シリコンを主成分とするドレイン領域と、
シリコンを主成分とするソース領域と、
透明導電膜とがそれぞれ配置され、
前記ゲート電極に電圧を印加すると、前記ドレイン領域と前記ソース領域とが導通し、前記透明導電膜に電流が流れるように構成された薄膜トランジスタ付パネルであって、
前記透明導電膜と前記ゲート電極に亘って配置された導電膜を有し、
前記導電膜は請求項１乃至請求項３のいずれか１項記載のターゲットをスパッタリングして形成された薄膜トランジスタ付パネル。 Having a substrate,
On the substrate surface, a gate electrode;
A drain region mainly composed of silicon;
A source region based on silicon;
A transparent conductive film,
When a voltage is applied to the gate electrode, the drain region and the source region become conductive, and a panel with a thin film transistor configured to allow a current to flow through the transparent conductive film,
A conductive film disposed between the transparent conductive film and the gate electrode;
The said conductive film is a panel with a thin-film transistor formed by sputtering the target of any one of Claim 1 thru | or 3. シリコンを主成分とするシリコン層と接触する導電膜を有する薄膜トランジスタの製造方法であって、
銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor having a conductive film in contact with a silicon layer containing silicon as a main component,
A method of manufacturing a thin film transistor, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. 透明導電膜に接触する導電膜を有する薄膜トランジスタの製造方法であって、
銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor having a conductive film in contact with a transparent conductive film,
A method of manufacturing a thin film transistor, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. シリコンを主成分とするシリコン層と、透明導電膜と、導電膜とを有し、
前記導電膜は前記シリコン層と前記透明導電膜に接触する薄膜トランジスタの製造方法であって、
銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法。 A silicon layer mainly composed of silicon, a transparent conductive film, and a conductive film;
The conductive film is a method of manufacturing a thin film transistor in contact with the silicon layer and the transparent conductive film,
A method of manufacturing a thin film transistor, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. ガラス基板と接触する導電膜を有する薄膜トランジスタの製造方法であって、
銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記導電膜を形成する薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor having a conductive film in contact with a glass substrate,
A method of manufacturing a thin film transistor, wherein the conductive film is formed by sputtering a target containing copper as a main component and containing Zr in a vacuum atmosphere. シリコンを主成分とするシリコン層と、ガラス基板と、透明導電膜のうち、いずれか１つ又は２つ以上に接触する下部導電膜と、
銅を主成分し、前記下部導電膜の表面に形成された銅膜と、
前記銅膜の表面に形成された上部導電膜とを有し、
前記上部導電膜に透明導電膜が接触する薄膜トランジスタの製造方法であって、
銅を主成分とし、Ｚｒを含有するターゲットを真空雰囲気中でスパッタリングして、前記下部導電膜と前記上部導電膜のいずれか一方又は両方を形成する薄膜トランジスタの製造方法。 A lower conductive film in contact with any one or more of a silicon layer mainly composed of silicon, a glass substrate, and a transparent conductive film;
A copper film mainly composed of copper and formed on the surface of the lower conductive film;
An upper conductive film formed on the surface of the copper film,
A method of manufacturing a thin film transistor in which a transparent conductive film is in contact with the upper conductive film,
A method of manufacturing a thin film transistor, wherein a target containing copper as a main component and containing Zr is sputtered in a vacuum atmosphere to form one or both of the lower conductive film and the upper conductive film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8410581B2 (en) 2010-07-07 2013-04-02 Hitachi Cable Ltd Silicon device structure, and sputtering target used for forming the same
JP2015065471A (en) * 2009-10-09 2015-04-09 株式会社半導体エネルギー研究所 Semiconductor device
JP2017054926A (en) * 2015-09-09 2017-03-16 凸版印刷株式会社 Wiring board, semiconductor device and liquid crystal display device
WO2019093348A1 (en) * 2017-11-09 2019-05-16 三井金属鉱業株式会社 Wiring structure and target material

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02165632A (en) * 1988-12-20 1990-06-26 Toshiba Corp Manufacture of semiconductor device
JPH11102909A (en) * 1997-09-29 1999-04-13 Sony Corp Forming method of copper alloy wiring
JP2003243325A (en) * 2002-02-20 2003-08-29 Mitsubishi Materials Corp Sputtering target for forming copper alloy wiring film and copper alloy wiring film little affected by heat and formed by using the same
JP2004076079A (en) * 2002-08-14 2004-03-11 Tosoh Corp Thin film for wiring and sputtering target
JP2006077295A (en) * 2004-09-09 2006-03-23 Tosoh Corp Cu-ALLOY WIRING MATERIAL AND Cu-ALLOY SPUTTERING TARGET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02165632A (en) * 1988-12-20 1990-06-26 Toshiba Corp Manufacture of semiconductor device
JPH11102909A (en) * 1997-09-29 1999-04-13 Sony Corp Forming method of copper alloy wiring
JP2003243325A (en) * 2002-02-20 2003-08-29 Mitsubishi Materials Corp Sputtering target for forming copper alloy wiring film and copper alloy wiring film little affected by heat and formed by using the same
JP2004076079A (en) * 2002-08-14 2004-03-11 Tosoh Corp Thin film for wiring and sputtering target
JP2006077295A (en) * 2004-09-09 2006-03-23 Tosoh Corp Cu-ALLOY WIRING MATERIAL AND Cu-ALLOY SPUTTERING TARGET

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065471A (en) * 2009-10-09 2015-04-09 株式会社半導体エネルギー研究所 Semiconductor device
US8410581B2 (en) 2010-07-07 2013-04-02 Hitachi Cable Ltd Silicon device structure, and sputtering target used for forming the same
JP2017054926A (en) * 2015-09-09 2017-03-16 凸版印刷株式会社 Wiring board, semiconductor device and liquid crystal display device
WO2019093348A1 (en) * 2017-11-09 2019-05-16 三井金属鉱業株式会社 Wiring structure and target material
CN111183508A (en) * 2017-11-09 2020-05-19 三井金属矿业株式会社 Wiring structure and target material

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