JP2008112179A - 駆動基板及び当該駆動基板に搭載される半導体パワーモジュール - Google Patents
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Abstract
【課題】不要輻射ノイズの悪影響を抑制しつつ、駆動基板上の配線パターンを単純にすることができる駆動基板及び当該駆動基板に搭載されている半導体パワーモジュールを提供する。
【解決手段】Y電極側駆動基板1に搭載される半導体パワーモジュール9は、サステインパルス電流が流れる主な回路である分離回路4、サステイン回路5及び電力回収回路6を含んでいるので、Y電極側駆動基板1上の配線パターンを単純にすることができ、且つその基板面積を縮小することができる。また、半導体パワーモジュール9内部の回路パターン及び端子配列は、サステインパルス電流経路が最短経路となるようにレイアウトされているので、内部の回路パターンに寄生するインダクタンス、及び回路パターンの引き回しによる電圧降下を低減することができる。
【選択図】図1
【解決手段】Y電極側駆動基板1に搭載される半導体パワーモジュール9は、サステインパルス電流が流れる主な回路である分離回路4、サステイン回路5及び電力回収回路6を含んでいるので、Y電極側駆動基板1上の配線パターンを単純にすることができ、且つその基板面積を縮小することができる。また、半導体パワーモジュール9内部の回路パターン及び端子配列は、サステインパルス電流経路が最短経路となるようにレイアウトされているので、内部の回路パターンに寄生するインダクタンス、及び回路パターンの引き回しによる電圧降下を低減することができる。
【選択図】図1
Description
本発明は、プラズマディスプレイパネル(以下、「PDP」という。)の走査電極に選択電圧を印加するスキャンドライバ回路に、サステインパルス電圧を供給する駆動基板及び当該駆動基板に搭載される半導体パワーモジュールに関し、特に不要輻射ノイズの悪影響を抑制しつつ、配線パターンを単純にする技術に関する。
現在、薄型大画面テレビの表示素子としてPDPが広く普及している。
PDPの発光表示には放電現象を利用しているため、PDPを搭載した表示装置(以下、「PDP装置」という。)には、高速・大電流パルスを供給するための駆動基板が備わっている。
ところで、従来から問題とされているように、高速・大電流パルスが配線パターン上を流れることにより不要輻射ノイズが発生し、制御系回路に誤動作等の悪影響を与えることがある。
PDPの発光表示には放電現象を利用しているため、PDPを搭載した表示装置(以下、「PDP装置」という。)には、高速・大電流パルスを供給するための駆動基板が備わっている。
ところで、従来から問題とされているように、高速・大電流パルスが配線パターン上を流れることにより不要輻射ノイズが発生し、制御系回路に誤動作等の悪影響を与えることがある。
この悪影響を抑制するために、従来では、高速・大電流パルスが流れる配線パターンのパターン幅を広くすることで不要輻射ノイズの低減を図ったり、不要輻射ノイズによる制御系回路への悪影響を回避するような配線パターンの引き回しをする等の措置を取っていた。
また、下記の特許文献に開示されている半導体モジュールは、駆動基板に搭載される集積回路であって、半導体モジュール内で発生する不要輻射ノイズを低減するべく、維持放電回路(以下、「サステイン回路」という。)等の電力系回路を複数のブロックに分離する構成としていることを特徴としている。
また、下記の特許文献に開示されている半導体モジュールは、駆動基板に搭載される集積回路であって、半導体モジュール内で発生する不要輻射ノイズを低減するべく、維持放電回路(以下、「サステイン回路」という。)等の電力系回路を複数のブロックに分離する構成としていることを特徴としている。
これにより、半導体モジュール内に流れる高速・大電流パルスは、複数のブロックに分散されるので、その内部において生じる不要輻射ノイズを低減する効果がある。
ここで、従来のPDP装置について、図8を用いて簡単に説明する。
図8に示すPDP装置1000は、PDP101、アドレスドライバ回路102、波形制御回路103、電極X側駆動基板104、スキャンドライバ回路117、電極Y側駆動基板118を備える。
ここで、従来のPDP装置について、図8を用いて簡単に説明する。
図8に示すPDP装置1000は、PDP101、アドレスドライバ回路102、波形制御回路103、電極X側駆動基板104、スキャンドライバ回路117、電極Y側駆動基板118を備える。
図8に示すようにPDP101には、維持電極X1〜Xnと走査電極Y1〜Ynがそれぞれ対になって入れ子に平行配置され、これらと直交してアドレス電極A1〜Amが配置され、m×n個の画素がマトリクス状に形成されている。
以下、アドレス電極A1〜Am、維持電極X1〜Xn及び走査電極Y1〜Ynをそれぞれ電極A、電極X、電極Yと呼ぶ。
以下、アドレス電極A1〜Am、維持電極X1〜Xn及び走査電極Y1〜Ynをそれぞれ電極A、電極X、電極Yと呼ぶ。
電極X側駆動基板104は、PDP101の電極Xと接続されており、その基板上に半導体パワーモジュール126、コイル115及び回収コンデンサ116が配置されている。
半導体パワーモジュール126は、集積回路であり、サステイン回路105、電力回収回路106を含む。
半導体パワーモジュール126は、集積回路であり、サステイン回路105、電力回収回路106を含む。
電極Y側駆動基板118は、PDP101の電極Yと接続されているスキャンドライバ回路117と接続されており、その基板上にスキャン電圧生成回路119、リセット電圧生成回路120、分離回路121、半導体パワーモジュール127、コイル124及び回収コンデンサ125が配置されている。
スキャン電圧生成回路119は、スキャン電圧VSCNをスキャンドライバ回路117に出力する機能を有する。
スキャン電圧生成回路119は、スキャン電圧VSCNをスキャンドライバ回路117に出力する機能を有する。
リセット電圧生成回路120は、リセット電圧VSETを分離回路121を介してスキャンドライバ回路117へ出力する機能を有する。
半導体パワーモジュール127は、集積回路であり、サステイン回路122、電力回収回路123を含む。
サステイン回路122は、波形制御回路103からの信号に基づいてサステインパルス電圧VSUSを分離回路121に出力する機能を有する。
半導体パワーモジュール127は、集積回路であり、サステイン回路122、電力回収回路123を含む。
サステイン回路122は、波形制御回路103からの信号に基づいてサステインパルス電圧VSUSを分離回路121に出力する機能を有する。
分離回路121は、複数のスイッチ素子が並列接続されて成り、波形制御回路103からの信号に基づいて各スイッチ素子のオン・オフ制御を行って、維持放電期間以外にスキャン電圧生成回路119及びリセット電圧生成回路120から印加される電圧が、サステイン回路122側へ出力されないように各回路を分離する機能を有する。
波形制御回路103は、アドレスドライバ回路102、スキャンドライバ回路117、分離回路121、半導体パワーモジュール126、127を制御する信号を発生する機能を有する。
特開2000−89724号公報
波形制御回路103は、アドレスドライバ回路102、スキャンドライバ回路117、分離回路121、半導体パワーモジュール126、127を制御する信号を発生する機能を有する。
ところで、サステイン回路105,122及び電力回収回路106,123により電極X、電極Y間に交互に反転するサステインパルス電圧VSUSが印加されて維持放電が行われる期間は、実際にPDPが放電している期間であるため、パネルに供給される電力がもっとも大きく、サステインパルス電圧VSUSが流れる配線にはピーク電流が200A程度の大電流が流れる。
そして、サステインパルス電圧VSUSの電圧波形は、電圧が170V,1周期が5μs程度であり、サステインパルス電流のdi/dtが大きいため、パルス電流に起因する誘導等で輻射ノイズが発生する。
従来の電極Y側駆動基板118は、半導体パワーモジュール127から分離回路121に流れるサステインパルス電流による不要輻射ノイズの悪影響を抑制するために、分離回路121の配線パターンの幅を広くしたり、配線の引き回しを行っていた。
従来の電極Y側駆動基板118は、半導体パワーモジュール127から分離回路121に流れるサステインパルス電流による不要輻射ノイズの悪影響を抑制するために、分離回路121の配線パターンの幅を広くしたり、配線の引き回しを行っていた。
その結果、電極Y側駆動基板118の基板面積が大きくなり、配線パターンが複雑化するという問題を招いていた。
本発明は、係る問題を解決するべくなされたものであり、不要輻射ノイズの悪影響を抑制しつつ、駆動基板上の配線パターンを単純にすることができる駆動基板及び当該駆動基板に搭載されている半導体パワーモジュールを提供することを目的とする。
本発明は、係る問題を解決するべくなされたものであり、不要輻射ノイズの悪影響を抑制しつつ、駆動基板上の配線パターンを単純にすることができる駆動基板及び当該駆動基板に搭載されている半導体パワーモジュールを提供することを目的とする。
上記目的を達成するために、本発明に係る駆動基板は、プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板であって、半導体パワーモジュールを備え、前記半導体パワーモジュールは、パルス電圧を供給するサステイン回路と、前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力回収を行う電力回収回路と、前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含むことを特徴としている。
また、前記駆動基板は、前記スキャンドライバ回路にリセット電圧を供給するリセット電圧生成回路と、前記スキャンドライバ回路にスキャン電圧を供給するスキャン電圧生成
回路とを有し、前記分離回路は、前記サステイン回路と前記リセット電圧生成回路間の電流経路を分離する第1分離スイッチと、前記サステイン回路と前記スキャン電圧生成回路間の電流経路を分離する第2分離スイッチとを有することを特徴としている。
回路とを有し、前記分離回路は、前記サステイン回路と前記リセット電圧生成回路間の電流経路を分離する第1分離スイッチと、前記サステイン回路と前記スキャン電圧生成回路間の電流経路を分離する第2分離スイッチとを有することを特徴としている。
更に、前記サステイン回路は、プッシュプル回路を含み、当該プッシュプル回路の第1端が前記サステイン電源端子と電気的に接続され、その第2端が前記主出力端子と電気的に接続され、その第3端が前記パワー接地端子と電気的に接続され、第1端と第2端との間に上アームスイッチが電気的に接続され、第2端と第3端との間に下アームスイッチが電気的に接続されており、前記第1分離スイッチの第1出力端子と、第2分離スイッチの第1出力端子が、共に前記リセット電圧生成回路と電気的に接続され、前記第2端と、前記第1分離スイッチの第2出力端子が電気的に接続され、前記第2分離スイッチの第2出力端子が前記スキャン電圧生成回路及び前記スキャンドライバ回路と電気的に接続されているとしてもよい。
また、前記サステイン回路、前記電力回収回路、前記分離回路内の各スイッチは、パワーMOSFETで構成されているとしてもよい。
また、前記半導体モジュールのサステイン電源端子の直近に電源用コンデンサを搭載し、前記半導体モジュールの主出力端子の直近にスキャンドライバ回路への接続コネクタを設けているとしてもよい。
また、前記半導体モジュールのサステイン電源端子の直近に電源用コンデンサを搭載し、前記半導体モジュールの主出力端子の直近にスキャンドライバ回路への接続コネクタを設けているとしてもよい。
また、前記駆動基板は、多層基板であって、アースパターン層を有し、前記半導体パワーモジュールのパワー接地端子が、前記アースパターン層と電気的に接続されているとしてもよい。
上記構成の駆動基板を、PDPの電極Y側駆動基板として用いれば、サステインパルス電流が流れる経路が全て半導体パワーモジュール内に収められているので、不要輻射ノイズの悪影響を抑制するために行う駆動基板上の配線パターンの引き回しをする必要がなくなり、配線パターンを単純にすることができ、駆動基板の面積を縮小することができる。
また、前記半導体パワーモジュールは、前記サステイン回路をサステイン電源と電気的に接続するためのサステイン電源端子と、前記分離回路を前記スキャンドライバ回路と電気的に接続するための主出力端子とを備え、前記サステイン電源端子から前記主出力端子までの半導体パワーモジュール内の大電流パルス経路が、直線的に形成されていてもよいし、更に、前記半導体パワーモジュールは、前記サステイン回路を接地するためのパワー接地端子を備え、前記主出力端子から前記パワー接地端子までの半導体パワーモジュール内の大電流パルス経路が直線的に形成されているものであってもよい。
また、前記半導体パワーモジュールは、前記サステイン回路をサステイン電源と電気的に接続するためのサステイン電源端子と、前記分離回路を前記スキャンドライバ回路と電気的に接続するための主出力端子とを備え、前記サステイン電源端子から前記主出力端子までの半導体パワーモジュール内の大電流パルス経路が、直線的に形成されていてもよいし、更に、前記半導体パワーモジュールは、前記サステイン回路を接地するためのパワー接地端子を備え、前記主出力端子から前記パワー接地端子までの半導体パワーモジュール内の大電流パルス経路が直線的に形成されているものであってもよい。
この構成により、半導体パワーモジュールは、その内部の大電流パルス経路が最短経路となるように回路構成されるため、配線パターンに寄生するインダクタンスの低減、電圧降下を極力抑えることができる。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、ワイドバンドギャップ半導体で作られているとしてもよい。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、ワイドバンドギャップ半導体で作られているとしてもよい。
この構成により、オン抵抗とスイッチング時間を小さくすることができ、従来のシリコン半導体の上限であったジャンクション温度150℃を超える条件で使用できるようになり、スイッチ素子の並列接続個数を大幅に削減し回路サイズを小さくすることができる。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、単一のスイッチであることとしてもよい。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、単一のスイッチであることとしてもよい。
この構成により、従来スイッチ素子としてディスクリート部品を用いた場合、パッケー
ジのサイズにより半導体チップサイズに制限があったが、半導体パワーモジュール内にスイッチ素子を配置することで各スイッチを単一のスイッチ素子で構成でき、スイッチ素子間の特性や配線インピーダンス差による電流集中の問題を解消し、スイッチ素子の電流能力をより効率的に小さくすることができる。
ジのサイズにより半導体チップサイズに制限があったが、半導体パワーモジュール内にスイッチ素子を配置することで各スイッチを単一のスイッチ素子で構成でき、スイッチ素子間の特性や配線インピーダンス差による電流集中の問題を解消し、スイッチ素子の電流能力をより効率的に小さくすることができる。
また、前記駆動基板は、多層基板であって、アースパターン層を有し、前記半導体パワーモジュールは、金属基板の主表面上に電気的絶縁層、その上に回路パターンが形成された金属ベースプリント基板を有し、前記回路パターン上に前記各スイッチと当該スイッチを駆動するためのハイサイドドライバICが配置され、前記各スイッチの上部電極と前記回路パターンは、金属ワイヤで電気的に接続され、前記金属基板と前記回路パターン上の接地端子が電気的に接続され、前記金属基板と前記アースパターン層とが電気的に接続されているとしてもよい。
この構成により、前記金属基板を駆動基板のアースパターン層と同等にアース電流を流すことができ、駆動基板上に流れるアース電流を低減し、駆動基板上で発生する輻射ノイズを低減することが可能である。
また、前記金属基板の裏面に放熱板が取り付けられ、当該放熱板は金属基板と電気的に接続されていることとしてもよい。
また、前記金属基板の裏面に放熱板が取り付けられ、当該放熱板は金属基板と電気的に接続されていることとしてもよい。
この構成により、前記金属基板及び放熱板を駆動基板のアースパターン層と同等にアース電流を流すことができ、駆動基板上に流れるアース電流を低減し、駆動基板上で発生する輻射ノイズを低減することが可能である。
以下、本発明の一実施形態について、図面を用いて説明する。
<1 PDP装置100>
図1は、本実施形態に係るPDP装置の機能構成を示す図である。
PDP装置100は、PDP101、アドレスドライバ回路102、波形制御回路103、電極X側駆動基板104、スキャンドライバ回路117、電極Y側駆動基板1を備える。
<1 PDP装置100>
図1は、本実施形態に係るPDP装置の機能構成を示す図である。
PDP装置100は、PDP101、アドレスドライバ回路102、波形制御回路103、電極X側駆動基板104、スキャンドライバ回路117、電極Y側駆動基板1を備える。
従来と異なる点は、電極Y側駆動基板1及び電極Y側駆動基板1に配置されている半導体パワーモジュール9であり、それぞれの構成が本発明の特徴であるが、これらを詳しく説明する前に、PDP装置100の各機能部、PDP装置100の発光表示動作について説明する。
なお、背景技術において説明したPDP装置1000の機能部と同一のものについては、同じ符号を付与している。
なお、背景技術において説明したPDP装置1000の機能部と同一のものについては、同じ符号を付与している。
<1.1 PDP101>
PDP101は、図1に示すように維持電極X1〜Xnと走査電極Y1〜Ynがそれぞれ対になって入れ子に平行配置され、これらと直交してアドレス電極A1〜Amが配置され、m×n個の画素がマトリクス状に形成されている。
<1.2 アドレスドライバ回路102>
アドレスドライバ回路102は、電極Aと接続されており、波形制御回路103からの信号に基づいて、所定のアドレス電圧VADを電極Aに印加する機能を有する。
PDP101は、図1に示すように維持電極X1〜Xnと走査電極Y1〜Ynがそれぞれ対になって入れ子に平行配置され、これらと直交してアドレス電極A1〜Amが配置され、m×n個の画素がマトリクス状に形成されている。
<1.2 アドレスドライバ回路102>
アドレスドライバ回路102は、電極Aと接続されており、波形制御回路103からの信号に基づいて、所定のアドレス電圧VADを電極Aに印加する機能を有する。
<1.3 電極X側駆動基板104>
電極X側駆動基板104は、電極Xと接続されており、半導体パワーモジュール126、コイル115及び回収コンデンサ116を備える。
<1.3.1 半導体パワーモジュール126>
半導体パワーモジュール126は、サステイン回路105、電力回収回路106を含む。
電極X側駆動基板104は、電極Xと接続されており、半導体パワーモジュール126、コイル115及び回収コンデンサ116を備える。
<1.3.1 半導体パワーモジュール126>
半導体パワーモジュール126は、サステイン回路105、電力回収回路106を含む。
サステイン回路105は、スイッチ素子107、108及びハイサイドドライバIC113で構成され、スイッチ素子107、108でプッシュプル回路を構成し、ハイサイドドライバIC113によってスイッチ素子のオン・オフが制御される。
プッシュプル回路の共通出力部は電極Xに接続され、上アーム側スイッチ素子107の他の出力端子には、PDP101を発光表示させる維持放電用のサステインパルス電圧VSUSが印加され、下アーム側スイッチ素子108の他の出力端子はグランドに接地されている。
プッシュプル回路の共通出力部は電極Xに接続され、上アーム側スイッチ素子107の他の出力端子には、PDP101を発光表示させる維持放電用のサステインパルス電圧VSUSが印加され、下アーム側スイッチ素子108の他の出力端子はグランドに接地されている。
ハイサイドドライバIC113は、波形制御回路103からの信号に基づいて駆動し、電極Xにサステインパルス電圧VSUSを印加する制御を行う。
電力回収回路106は、スイッチ素子109、110、ダイオード111、112、ハイサイドドライバIC114で構成される。
スイッチ素子109の出力の一端及びスイッチ素子110の出力の一端は、グランドに接地された回収コンデンサ116と接続され、スイッチ素子109の出力の他端は、ダイオード111の入力端に接続され、スイッチ素子110の出力の他端は、ダイオード112の出力端に接続されており、ハイサイドドライバIC114によってスイッチ素子のオン・オフが制御される。
電力回収回路106は、スイッチ素子109、110、ダイオード111、112、ハイサイドドライバIC114で構成される。
スイッチ素子109の出力の一端及びスイッチ素子110の出力の一端は、グランドに接地された回収コンデンサ116と接続され、スイッチ素子109の出力の他端は、ダイオード111の入力端に接続され、スイッチ素子110の出力の他端は、ダイオード112の出力端に接続されており、ハイサイドドライバIC114によってスイッチ素子のオン・オフが制御される。
ダイオード111の出力端及びダイオード112の入力端は、共通接続されてコイル115の一端に接続され、電力回収回路106の出力部となる。
コイル115の他端は、サステイン回路105の出力部に接続されている。
ハイサイドドライバIC114は、波形制御回路103からの信号に基づいて駆動し、回収コンデンサ116に蓄積された電荷をコイル115及びサステイン回路105の出力部を介して電極Xに供給し、電極Xからの電荷を回収コンデンサ116に蓄積する制御を行う。
コイル115の他端は、サステイン回路105の出力部に接続されている。
ハイサイドドライバIC114は、波形制御回路103からの信号に基づいて駆動し、回収コンデンサ116に蓄積された電荷をコイル115及びサステイン回路105の出力部を介して電極Xに供給し、電極Xからの電荷を回収コンデンサ116に蓄積する制御を行う。
<1.4 スキャンドライバ回路117>
スキャンドライバ回路117は、電極Yと接続されており、波形制御回路103からの信号に基づいて、電極Y側駆動基板118から印加された電圧を電極Y1〜Ynへ選択出力する機能を有する。
<1.5 波形制御回路103>
波形制御回路103は、アドレスドライバ回路102、スキャンドライバ回路117、半導体パワーモジュール9、126を制御する信号を発生する機能を有する。
スキャンドライバ回路117は、電極Yと接続されており、波形制御回路103からの信号に基づいて、電極Y側駆動基板118から印加された電圧を電極Y1〜Ynへ選択出力する機能を有する。
<1.5 波形制御回路103>
波形制御回路103は、アドレスドライバ回路102、スキャンドライバ回路117、半導体パワーモジュール9、126を制御する信号を発生する機能を有する。
<1.6 電極Y側駆動基板1>
電極Y側駆動基板1は、スキャンドライバ回路117と接続されており、スキャン電圧生成回路2、リセット電圧生成回路3、コイル7、回収コンデンサ8及び半導体パワーモジュール9を備える。
スキャン電圧生成回路2は、スキャン電圧VSCNをスキャンドライバ回路117に出力する機能を有する。
電極Y側駆動基板1は、スキャンドライバ回路117と接続されており、スキャン電圧生成回路2、リセット電圧生成回路3、コイル7、回収コンデンサ8及び半導体パワーモジュール9を備える。
スキャン電圧生成回路2は、スキャン電圧VSCNをスキャンドライバ回路117に出力する機能を有する。
リセット電圧生成回路3は、リセット電圧VSETを分離回路4を介してスキャンドライバ回路117へ出力する機能を有する。
半導体パワーモジュール9は、集積回路であって、分離回路4、サステイン回路5及び電力回収回路6を含み、リセット電圧生成回路3、スキャン電圧生成回路2、波形制御回路103、スキャンドライバ回路117と接続されている。
半導体パワーモジュール9は、集積回路であって、分離回路4、サステイン回路5及び電力回収回路6を含み、リセット電圧生成回路3、スキャン電圧生成回路2、波形制御回路103、スキャンドライバ回路117と接続されている。
<1.7 発光表示動作>
ここで、波形制御回路103の制御によるPDP装置100の発光表示動作について説明する。
図2は、PDP装置100の発光表示動作を説明するために用いるタイミングチャートである。
ここで、波形制御回路103の制御によるPDP装置100の発光表示動作について説明する。
図2は、PDP装置100の発光表示動作を説明するために用いるタイミングチャートである。
まず、リセット期間にリセット電圧生成回路3で生成されたリセット電圧VSETを電極Yに印加し、電極Xと電極Y間で全面放電を行う。
次に、アドレス期間にスキャン電圧生成回路2で生成されたスキャン電圧VSCNを、スキャンドライバ回路118を介して電極Yの選択電極に印加し、アドレスドライバ回路102によってアドレス電圧VADを電極Aの選択電極に印加し、電極Yと電極Aの間でアドレス放電を行って放電セルを選択する。
次に、アドレス期間にスキャン電圧生成回路2で生成されたスキャン電圧VSCNを、スキャンドライバ回路118を介して電極Yの選択電極に印加し、アドレスドライバ回路102によってアドレス電圧VADを電極Aの選択電極に印加し、電極Yと電極Aの間でアドレス放電を行って放電セルを選択する。
その後、維持放電期間において、サステイン回路5、105により電極X、電極Y間に交互に反転するサステインパルス電圧VSUSが印加されて維持放電が行われることによって、PDP101の発光表示が実行される。そして次の消去期間において、電極Xに消去電圧Veを印加して維持放電を消滅させる。
以上のようなリセット期間、アドレス期間、維持放電期間、消去期間からなるサブフィールドを複数回組み合わせて1フィールドを作り、各サブフィールドの維持放電の回数を変更して輝度に重み付けを行うことにより階調表示を行っている。
<2 半導体パワーモジュール9の等価回路>
次に半導体パワーモジュール9について、等価回路を用いて説明する。
以上のようなリセット期間、アドレス期間、維持放電期間、消去期間からなるサブフィールドを複数回組み合わせて1フィールドを作り、各サブフィールドの維持放電の回数を変更して輝度に重み付けを行うことにより階調表示を行っている。
<2 半導体パワーモジュール9の等価回路>
次に半導体パワーモジュール9について、等価回路を用いて説明する。
図3は半導体パワーモジュール9の等価回路の一例を示す図である。
破線4で囲っている箇所が分離回路であり、破線5で囲っている箇所がサステイン回路、破線6で囲っている箇所が電力回収回路である。
図3では各回路の主要構成部品のみを記載している。
パワーMOSFET10、11、12、13、16、17及びダイオード14、15は、各々の電流定格に応じて複数個の素子が並列接続されているが、ここでは等価回路として示すため並列接続されている各素子の図示は省略している。
破線4で囲っている箇所が分離回路であり、破線5で囲っている箇所がサステイン回路、破線6で囲っている箇所が電力回収回路である。
図3では各回路の主要構成部品のみを記載している。
パワーMOSFET10、11、12、13、16、17及びダイオード14、15は、各々の電流定格に応じて複数個の素子が並列接続されているが、ここでは等価回路として示すため並列接続されている各素子の図示は省略している。
<2.1 サステイン回路5>
サステイン回路5に含まれるパワーMOSFET10、11はプッシュプル回路を形成している。
上アームスイッチとなるパワーMOSFET10のドレイン端子は、サステインパルス電圧VSUSが印加されるサステイン電源端子SUSに接続されている。
サステイン回路5に含まれるパワーMOSFET10、11はプッシュプル回路を形成している。
上アームスイッチとなるパワーMOSFET10のドレイン端子は、サステインパルス電圧VSUSが印加されるサステイン電源端子SUSに接続されている。
下アームスイッチとなるパワーMOSFET11のソース端子は、接地電位が印加されるパワー接地端子PGNDに接続されている。
パワーMOSFET10のソース端子とパワーMOSFET11のドレイン端子は、共通接続され、モジュール外部でコイル7の一方の端子と接続する端子OUT(S1)に接続されている。
パワーMOSFET10のソース端子とパワーMOSFET11のドレイン端子は、共通接続され、モジュール外部でコイル7の一方の端子と接続する端子OUT(S1)に接続されている。
また、パワーMOSFET10、11のゲート端子はそれぞれハイサイドドライバIC18に接続されている。
ハイサイドドライバIC18は、波形制御回路103からの信号に基づいて、パワーMOSFET10、11のオン/オフ制御を行う(図示せず)。
<2.2 分離回路4>
分離回路4に含まれるパワーMOSFET16、17の各ドレイン端子は共通接続され、リセット電圧生成回路3からのリセット電圧VSETが印加されるサブ出力端子である
端子SET(S2)に接続されている。
ハイサイドドライバIC18は、波形制御回路103からの信号に基づいて、パワーMOSFET10、11のオン/オフ制御を行う(図示せず)。
<2.2 分離回路4>
分離回路4に含まれるパワーMOSFET16、17の各ドレイン端子は共通接続され、リセット電圧生成回路3からのリセット電圧VSETが印加されるサブ出力端子である
端子SET(S2)に接続されている。
パワーMOSFET16のソース端子は、端子OUT(S1)に接続されている。
パワーMOSFET17のソース端子は、主出力端子である端子SCN(S3)に接続されている。端子SCNは、図示していないが、半導体パワーモジュール9外部でスキャン電圧生成回路2及びスキャンドライバ回路117と共通接続されている。
また、パワーMOSFET16のゲート端子は、ハイサイドドライバIC19に接続され、パワーMOSFET17のゲート端子は、ハイサイドドライバIC20に接続されている。
パワーMOSFET17のソース端子は、主出力端子である端子SCN(S3)に接続されている。端子SCNは、図示していないが、半導体パワーモジュール9外部でスキャン電圧生成回路2及びスキャンドライバ回路117と共通接続されている。
また、パワーMOSFET16のゲート端子は、ハイサイドドライバIC19に接続され、パワーMOSFET17のゲート端子は、ハイサイドドライバIC20に接続されている。
ハイサイドドライバIC19、20は、波形制御回路103からの信号に基づいて、パワーMOSFET16、17のオン/オフ制御を行い(図示せず)、パワーMOSFET16、17はリセット電圧生成回路3とサステイン回路5の電流経路を分離するスイッチ、及びスキャン電圧生成回路2とリセット電圧生成回路3の電流経路を分離するスイッチとして機能する。
<2.3 電力回収回路6>
電力回収回路6に含まれるパワーMOSFET12のドレイン端子は端子PC1(S4)に接続され、パワーMOSFET13のソース端子は端子PC2(S5)に接続され、端子PC1、PC2はモジュール外部で共通接続され回収コンデンサ8と接続されている。
電力回収回路6に含まれるパワーMOSFET12のドレイン端子は端子PC1(S4)に接続され、パワーMOSFET13のソース端子は端子PC2(S5)に接続され、端子PC1、PC2はモジュール外部で共通接続され回収コンデンサ8と接続されている。
パワーMOSFET12のソース端子は、ダイオード14のアノード端子に接続され、ダイオード14のカソード端子は端子PL1(S6)に接続されている。
パワーMOSFET13のドレイン端子は、ダイオード15のカソード端子に接続され、ダイオード15のアノード端子は、端子PL2に接続されている。
端子PL1、PL2はモジュール外部で共通接続されコイル7と接続されている。
パワーMOSFET13のドレイン端子は、ダイオード15のカソード端子に接続され、ダイオード15のアノード端子は、端子PL2に接続されている。
端子PL1、PL2はモジュール外部で共通接続されコイル7と接続されている。
パワーMOSFET12、13のゲート端子は、ハイサイドドライバIC21に接続されている。
ハイサイドドライバIC21は、波形制御回路103からの信号に基づいて、パワーMOSFET12、13のオン/オフ制御を行う(図示せず)。
以上の各回路の構成により、維持放電期間に端子SUSから印加されたサステインパルス電流は、パワーMOSFET10、16、17を通り端子SCNから出力されスキャンドライバ回路に出力される。
ハイサイドドライバIC21は、波形制御回路103からの信号に基づいて、パワーMOSFET12、13のオン/オフ制御を行う(図示せず)。
以上の各回路の構成により、維持放電期間に端子SUSから印加されたサステインパルス電流は、パワーMOSFET10、16、17を通り端子SCNから出力されスキャンドライバ回路に出力される。
すなわち、電極Y側駆動基板1上でサステインパルス電流が流れる経路は全て半導体パワーモジュール9内に形成されているため、電極Y側駆動基板1上の電流配線パターンは極めて単純にすることができる。
なお、ハイサイドドライバIC18、19、20、21が半導体パワーモジュール9の外部に配置され、モジュール外部からパワーMOSFET10、11、12、13、16、17のオン/オフの制御を行う場合でも、同様の効果を得ることができる。
<3 半導体パワーモジュール9内部レイアウト>
次に半導体パワーモジュール9の内部レイアウトについて説明する。
なお、ハイサイドドライバIC18、19、20、21が半導体パワーモジュール9の外部に配置され、モジュール外部からパワーMOSFET10、11、12、13、16、17のオン/オフの制御を行う場合でも、同様の効果を得ることができる。
<3 半導体パワーモジュール9内部レイアウト>
次に半導体パワーモジュール9の内部レイアウトについて説明する。
図4は半導体パワーモジュール9の平面透過図である。図4に示すように半導体パワーモジュール9は、回路パターンが配設された金属ベースプリント基板22の主表面に、各種回路部品(上述したパワーMOSFET10、11、12、13、16、17及びダイオード14、15)が表面実装された構成となっている。
各種回路部品は、所定位置にハンダ等で固着され電気的に接続されており、パワーMO
SFET及びダイオードの上部電極には、回路パターンとそれぞれ複数の金属ワイヤで電気的に接続されている。
各種回路部品は、所定位置にハンダ等で固着され電気的に接続されており、パワーMO
SFET及びダイオードの上部電極には、回路パターンとそれぞれ複数の金属ワイヤで電気的に接続されている。
なお、図中では省略しているが、パワーMOSFETと回路パターンの間に放熱性向上の目的でヒートスプレッダ(放熱性金属ベース)を挿入してもよい。
図4中、金属ベースプリント基板22の向かって左右各辺側には、各種外部接続端子が配置されている。例えば、左辺側には、端子SUS及び端子PGNDが配置され、右辺側には端子SET及び端子SCN等が配置されている。
図4中、金属ベースプリント基板22の向かって左右各辺側には、各種外部接続端子が配置されている。例えば、左辺側には、端子SUS及び端子PGNDが配置され、右辺側には端子SET及び端子SCN等が配置されている。
制御回路の入出力端子及び電力回収回路の出力端子等の端子配置については、配置規制が無いので説明を省略する。
端子SUSと電気的に接続されている回路パターン23上には、複数個のパワーMOSFET10が一列に配置されており、各パワーMOSFET10のソースワイヤは、回路パターン24と電気的に接続されている。
端子SUSと電気的に接続されている回路パターン23上には、複数個のパワーMOSFET10が一列に配置されており、各パワーMOSFET10のソースワイヤは、回路パターン24と電気的に接続されている。
端子SETと電気的に接続されている回路パターン25上には、複数個のパワーMOSFET16、17がそれぞれ縦に一列に配置されており、各パワーMOSFET16のソースワイヤは、回路パターン24と電気的に接続されている。
各パワーMOSFET17のソースワイヤは、端子SCNと電気的に接続されている回路パターン26に接続されている。
各パワーMOSFET17のソースワイヤは、端子SCNと電気的に接続されている回路パターン26に接続されている。
パワーMOSFET10、16、17はそれぞれ回路パターン上で略並列に配置されている。
複数個のパワーMOSFET11は、図4中で回路パターン24上のパワーMOSFET10のソースワイヤが接続されている位置よりも下側に、パワーMOSFET16のソースワイヤが接続されている位置の直近に一列に配置されている。
複数個のパワーMOSFET11は、図4中で回路パターン24上のパワーMOSFET10のソースワイヤが接続されている位置よりも下側に、パワーMOSFET16のソースワイヤが接続されている位置の直近に一列に配置されている。
各パワーMOSFET11のソースワイヤは、端子PGNDに電気的に接続されている回路パターン27に接続されている。パワーMOSFET11、16、17は回路パターン上で略並列に配置されている。
回路パターン23、24、25、26、27は、高電圧が印加されるため、各パターン間の絶縁距離を1mm〜10mmとしている。
回路パターン23、24、25、26、27は、高電圧が印加されるため、各パターン間の絶縁距離を1mm〜10mmとしている。
また、インダクタンス低減のため、端子SUS、PGND、SET、SCNは複数本の端子が配置され、回路パターン23、24、25、26、27は各パワーMOSFETやソースワイヤが配置できる最小スペースを確保しつつ横方向距離が最短になるように形成され、回路パターン23、26、27は電気的に接続されている各端子の近接に配置される。
以上説明した半導体パワーモジュール9において、モジュール内でサステインパルス電流が流れるサステイン電源端子SUSから主出力端子SCNまでの電流経路I1、及び主出力端子SCNからパワー接地端子PGNDまでの電流経路I2が、直線的に最短距離で形成されるため、モジュール内の寄生インダクタンスを低減することが可能であり、回路パターンの引き回しによる電圧降下を低減することができる。
<4 電極Y側駆動基板1上のレイアウト>
次に、図5を用いて電極Y側駆動基板1上のレイアウトについて説明する。
<4 電極Y側駆動基板1上のレイアウト>
次に、図5を用いて電極Y側駆動基板1上のレイアウトについて説明する。
図5は電極Y側駆動基板1の平面図である。
同図に示す接続コネクタ28は、電極Y側駆動基板で生成されたリセット電圧、サステインパルス電圧、スキャン電圧等をスキャンドライバ回路117へ供給するコネクタであ
り、配線抵抗低減のため複数個配置されている。
出力配線パターン29は、半導体パワーモジュール9の主出力端子SCNからサステインパルス電圧VSUSを接続コネクタ28と電気的に接続させるための配線パターンである。
同図に示す接続コネクタ28は、電極Y側駆動基板で生成されたリセット電圧、サステインパルス電圧、スキャン電圧等をスキャンドライバ回路117へ供給するコネクタであ
り、配線抵抗低減のため複数個配置されている。
出力配線パターン29は、半導体パワーモジュール9の主出力端子SCNからサステインパルス電圧VSUSを接続コネクタ28と電気的に接続させるための配線パターンである。
図示していないが、電極Y側駆動基板1は、複数層の配線層を有する多層配線基板であり、本実施形態では、第1層目に出力配線パターン29が配設されている。
半導体パワーモジュール9は主出力端子SCNと接続コネクタ28の直線距離t1が最短になるように近接配置されている。
サステイン電源用コンデンサ30は、半導体パワーモジュール9のサステイン電源端子SUSにサステインパルス電圧を供給するためのコンデンサであり、配線パターンのインダクタンスを極力少なくするために、サステイン電源端子SUSに近接して配置される。
半導体パワーモジュール9は主出力端子SCNと接続コネクタ28の直線距離t1が最短になるように近接配置されている。
サステイン電源用コンデンサ30は、半導体パワーモジュール9のサステイン電源端子SUSにサステインパルス電圧を供給するためのコンデンサであり、配線パターンのインダクタンスを極力少なくするために、サステイン電源端子SUSに近接して配置される。
電源配線パターン31は、サステイン電源用コンデンサ30のプラス端子とサステイン電源端子SUSを電気的に接続するための配線パターンであり、出力配線パターン29と同様、第1層に配設されている。
半導体パワーモジュール9のパワー接地端子PGNDは、電極Y側駆動基板1の下層に設けられているアースパターン層(図示せず)と電気的に接続されており、サステイン電源用コンデンサ30のマイナス端子も同様にアースパターン層と電気的に接続されている。
半導体パワーモジュール9のパワー接地端子PGNDは、電極Y側駆動基板1の下層に設けられているアースパターン層(図示せず)と電気的に接続されており、サステイン電源用コンデンサ30のマイナス端子も同様にアースパターン層と電気的に接続されている。
アースパターン層は入出力電流など大電流が流れる層、制御信号などの微細電流が流れる層とは別の層に設けられていると好適である。
以上説明した電極Y側駆動基板1において、大電流経路はほとんどモジュール内で形成されているため、電極Y側駆動基板1上に配設される大電流配線パターンを極めて単純化することができ、アース電流配線パターンも大面積で形成できる。
以上説明した電極Y側駆動基板1において、大電流経路はほとんどモジュール内で形成されているため、電極Y側駆動基板1上に配設される大電流配線パターンを極めて単純化することができ、アース電流配線パターンも大面積で形成できる。
従って、高速・大電流パルスによって半導体パワーモジュール9内及び電極Y側駆動基板1上に発生する電圧降下変動が抑えられ、不要輻射ノイズを低減することができる。
<5 補足>
なお、上述の実施形態は本発明の一実施形態であって、これに限定されないことは勿論である。すなわち、
(1)図3及び図4で示したパワーMOSFET10、11、12、13、16、17及びダイオード14、15等のスイッチ素子として、窒化ガリウム等のワイドバンドギャップ半導体で作られたスイッチ素子を用いてもよい。
<5 補足>
なお、上述の実施形態は本発明の一実施形態であって、これに限定されないことは勿論である。すなわち、
(1)図3及び図4で示したパワーMOSFET10、11、12、13、16、17及びダイオード14、15等のスイッチ素子として、窒化ガリウム等のワイドバンドギャップ半導体で作られたスイッチ素子を用いてもよい。
図6は、ワイドバンドギャップ半導体スイッチ素子を用いた半導体パワーモジュール9Aの局部平面透過図である。
窒化ガリウム半導体で作られたスイッチ素子は高耐圧、高電流密度、低オン抵抗、高速動作、高温動作などシリコン半導体と比較して多くの優位性を持つことが知られている。
そのため、図3及び図4で示したパワーMOSFET10、11、12、13、16、17を、オン抵抗が小さくスイッチング時間の小さいパワーMOSFET10A、11A、12A、16A、17Aに置き換えた場合、シリコン半導体のジャンクション温度上限である150℃を超える条件で使用できるようになり、例えば、ジャンクション温度400℃以上の高温での使用も実現可能となる。すなわち、ジャンクション温度の制約がほぼ無くなるので、全体のスイッチ素子及び回路を小さくでき、並列接続個数を大幅に削減でき、スイッチ素子の放熱機構を大幅に簡略化できる。
窒化ガリウム半導体で作られたスイッチ素子は高耐圧、高電流密度、低オン抵抗、高速動作、高温動作などシリコン半導体と比較して多くの優位性を持つことが知られている。
そのため、図3及び図4で示したパワーMOSFET10、11、12、13、16、17を、オン抵抗が小さくスイッチング時間の小さいパワーMOSFET10A、11A、12A、16A、17Aに置き換えた場合、シリコン半導体のジャンクション温度上限である150℃を超える条件で使用できるようになり、例えば、ジャンクション温度400℃以上の高温での使用も実現可能となる。すなわち、ジャンクション温度の制約がほぼ無くなるので、全体のスイッチ素子及び回路を小さくでき、並列接続個数を大幅に削減でき、スイッチ素子の放熱機構を大幅に簡略化できる。
例えば、図4においてパワーMOSFET10は、3個の素子で構成していたが、図6では1個のパワーMOSFET10Aに置き換えることができる。但し、各パワーMOS
FETの並列接続個数削減比率は上記に限定されるものではない。
また、図4に示したダイオード14、15を、フォワード電圧、リカバリ電流、リカバリ時間の小さいダイオード14A、15Aに置き換えることができる。
FETの並列接続個数削減比率は上記に限定されるものではない。
また、図4に示したダイオード14、15を、フォワード電圧、リカバリ電流、リカバリ時間の小さいダイオード14A、15Aに置き換えることができる。
更に、半導体パワーモジュール内素子として窒化ガリウム半導体で作られたスイッチ素子を用いれば、各スイッチを単一のスイッチ素子で構成することができるので、従来、サステイン回路や電力回収回路、分離回路等の電力系回路をディスクリート部品で構成した場合、各ディスクリート部品のパッケージサイズにより半導体チップサイズに制限が生じていた問題や、スイッチ素子間の特性や配線インピーダンス差による電流集中の問題を解消することができ、スイッチ素子の電流能力をより効率化できる。また、各スイッチ素子10A〜17Aのチップ形状は、モジュールの回路パターン形状に最適な形状にすることができ、各スイッチを単一のスイッチ素子で形成することも可能となる。
また、更に、半導体パワーモジュール9Aと上述の電極Y側駆動基板1を組み合わせることで、高速・大電流パルスによって半導体パワーモジュール9A内及び電極Y側駆動基板1上に発生する電圧降下変動を抑えることができ、不要輻射ノイズを低減させることができる。
(2)本発明に係る駆動基板及び半導体パワーモジュールの接続関係は、次に説明するようなものであってもよい。
(2)本発明に係る駆動基板及び半導体パワーモジュールの接続関係は、次に説明するようなものであってもよい。
図7は、駆動基板41、半導体パワーモジュール9B及び放熱板42の接続関係を説明するために用いる模式的断面図である。
半導体パワーモジュール9Bの金属ベースプリント基板36は、金属層33、電気的絶縁層34、回路パターン35の各層から成る。
ハイサイドドライバIC37は、パワーMOSFET38を駆動するためのICであり、それぞれ回路パターン35の所望の位置に配置され、金属ワイヤ39によって回路パターン35と電気的に接続されている。
半導体パワーモジュール9Bの金属ベースプリント基板36は、金属層33、電気的絶縁層34、回路パターン35の各層から成る。
ハイサイドドライバIC37は、パワーMOSFET38を駆動するためのICであり、それぞれ回路パターン35の所望の位置に配置され、金属ワイヤ39によって回路パターン35と電気的に接続されている。
パワー接地端子40、及び金属ベースプリント基板36の四端に配置される接地端子44は、半導体パワーモジュール9Bと駆動基板41のアースパターン層41bと電気的に接続する端子である。
放熱板42は、半導体パワーモジュール9Bで発生する熱を効率的に放出するための放熱板であり、金属プリント基板36の金属基板33と電気的に接続されている。
放熱板42は、半導体パワーモジュール9Bで発生する熱を効率的に放出するための放熱板であり、金属プリント基板36の金属基板33と電気的に接続されている。
ボルト43は、半導体パワーモジュール9Bと放熱板42を接着固定するためのボルトであり、半導体パワーモジュール9Bの回路パターン35を介して接地端子44と電気的に接続されている。
なお、パワー接地端子40、接地端子44と金属基板33は、ボルト43によって電気的に接続されているが、電気的絶縁層34の一部を開口し所望の回路パターンと金属基板33を金属ワイヤで接続してもよい。
なお、パワー接地端子40、接地端子44と金属基板33は、ボルト43によって電気的に接続されているが、電気的絶縁層34の一部を開口し所望の回路パターンと金属基板33を金属ワイヤで接続してもよい。
以上の構成により、金属基板33及び放熱板42が駆動基板41のアースパターン層41bと電気的に接続されているため、アースパターン層41bにアース電流を流すことができるので、駆動基板41上に流れるアース電流を低減でき、駆動基板上で発生する輻射ノイズを低減することができる。
本発明は、高速・大電流パルスが必要とされるPDP装置の駆動基板及び当該駆動基板に搭載される半導体パワーモジュールとして有用である。
1、118 電極Y側駆動基板
2、119 スキャン電圧生成回路
3、120 リセット電圧生成回路
4、121 分離回路
5、105、122 サステイン回路
6、106、123 電力回収回路
7、115、124 コイル
8、32、116、125、126、127 回収コンデンサ
9、9A、9B 半導体パワーモジュール
10、11、12、13、16、17、10A、11A、12A、13A、16A、17A、38、107、108、109、110 パワーMOSFET
14、15、14A、15A、111、112 ダイオード
18、19、20、21、37、113、114 ハイサイドドライバIC
22 金属ベースプリント基板
23、24、25、26、27 回路パターン
28 接続コネクタ
29 出力配線パターン
30 サステイン電源用コンデンサ
31 電源配線パターン
33 金属基板
34 電気的絶縁層
35 回路パターン
36 金属ベースプリント基板
39 金属ワイヤ
40 パワー接地端子
44 接地端子
41 駆動基板
42 放熱板
43 ボルト
101 PDP
102 アドレスドライバ回路
103 波形制御回路
104 電極X側駆動基板
117 スキャンドライバ回路
2、119 スキャン電圧生成回路
3、120 リセット電圧生成回路
4、121 分離回路
5、105、122 サステイン回路
6、106、123 電力回収回路
7、115、124 コイル
8、32、116、125、126、127 回収コンデンサ
9、9A、9B 半導体パワーモジュール
10、11、12、13、16、17、10A、11A、12A、13A、16A、17A、38、107、108、109、110 パワーMOSFET
14、15、14A、15A、111、112 ダイオード
18、19、20、21、37、113、114 ハイサイドドライバIC
22 金属ベースプリント基板
23、24、25、26、27 回路パターン
28 接続コネクタ
29 出力配線パターン
30 サステイン電源用コンデンサ
31 電源配線パターン
33 金属基板
34 電気的絶縁層
35 回路パターン
36 金属ベースプリント基板
39 金属ワイヤ
40 パワー接地端子
44 接地端子
41 駆動基板
42 放熱板
43 ボルト
101 PDP
102 アドレスドライバ回路
103 波形制御回路
104 電極X側駆動基板
117 スキャンドライバ回路
Claims (13)
- プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板であって、
半導体パワーモジュールを備え、
前記半導体パワーモジュールは、
パルス電圧を供給するサステイン回路と、
前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力を回収する電力回収回路と、
前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含む
ことを特徴とする駆動基板。 - 前記駆動基板は、
前記スキャンドライバ回路にリセット電圧を供給するリセット電圧生成回路と、
前記スキャンドライバ回路にスキャン電圧を供給するスキャン電圧生成回路とを備え、
前記分離回路は、
前記サステイン回路と前記リセット電圧生成回路間の電流経路を分離する第1分離スイッチと、
前記サステイン回路と前記スキャン電圧生成回路間の電流経路を分離する第2分離スイッチとを有する
ことを特徴とする請求項1に記載の駆動基板。 - 前記半導体パワーモジュールは、
前記サステイン回路をサステイン電源と電気的に接続するためのサステイン電源端子と、
前記分離回路を前記スキャンドライバ回路と電気的に接続するための主出力端子とを備え、
前記サステイン電源端子から前記主出力端子までの半導体パワーモジュール内の大電流パルス経路が、直線的に形成されている
ことを特徴とする請求項2に駆動基板。 - 前記半導体パワーモジュールは、
前記サステイン回路を接地するためのパワー接地端子を備え、
前記主出力端子から前記パワー接地端子までの半導体パワーモジュール内の大電流パルス経路が直線的に形成されている
ことを特徴とする請求項3に記載の駆動基板。 - 前記サステイン回路は、プッシュプル回路を含み、当該プッシュプル回路の第1端が前記サステイン電源端子と電気的に接続され、その第2端が前記主出力端子と電気的に接続され、その第3端が前記パワー接地端子と電気的に接続され、第1端と第2端との間に上アームスイッチが電気的に接続され、第2端と第3端との間に下アームスイッチが電気的に接続されており、
前記第1分離スイッチの第1出力端子と、第2分離スイッチの第1出力端子が、共に前記リセット電圧生成回路と電気的に接続され、
前記第2端と、前記第1分離スイッチの第2出力端子が電気的に接続され、前記第2分離スイッチの第2出力端子が前記スキャン電圧生成回路及び前記スキャンドライバ回路と電気的に接続されている
ことを特徴とする請求項4に記載の駆動基板。 - 前記第1分離スイッチ、前記第2分離スイッチ、前記上アームスイッチ及び前記下アームスイッチは、パワーMOSFETで構成されている
ことを特徴とする請求項1〜5のうちいずれか1項に記載の駆動基板。 - 前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、ワイドバンドギャップ半導体で作られている
ことを特徴とする請求項1〜6のうちいずれか1項に記載の駆動基板。 - 前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、単一のスイッチであることを特徴とする請求項1〜7のうちいずれか1項に記載の駆動基板。
- 前記駆動基板は、多層基板であって、アースパターン層を有し、
前記半導体パワーモジュールは、金属基板の主表面上に電気的絶縁層、その上に回路パターンが形成された金属ベースプリント基板を有し、
前記回路パターン上に前記各スイッチと当該スイッチを駆動するためのハイサイドドライバICが配置され、
前記各スイッチの上部電極と前記回路パターンは、金属ワイヤで電気的に接続され、
前記金属基板と前記回路パターン上の接地端子が電気的に接続され、
前記金属基板と前記アースパターン層とが電気的に接続されている
ことを特徴とする請求項2に記載の駆動基板。 - 前記半導体パワーモジュールの金属基板の裏面に放熱板が取り付けられ、当該放熱板は金属基板と電気的に接続されていることを特徴とする請求項9に記載の駆動基板。
- 前記半導体モジュールのサステイン電源端子の直近に電源用コンデンサを搭載し、前記半導体モジュールの主出力端子の直近にスキャンドライバ回路への接続コネクタを設けていることを特徴とする請求項3に記載の駆動基板。
- 前記駆動基板は、多層基板であって、アースパターン層を有し、
前記半導体パワーモジュールのパワー接地端子が、前記アースパターン層と電気的に接続されていることを特徴とする請求項4に記載の駆動基板。 - プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板に搭載された半導体パワーモジュールであって、
パルス電圧を供給するサステイン回路と、
前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力を回収する電力回収回路と、
前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含む
ことを特徴とする半導体パワーモジュール。
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