JP2008108923A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which prolongs a channel length without impairing a degree of integration of a recess gate type MISFET, and is intended to suppress a short channel effect and reduce a leak current. <P>SOLUTION: A trench for accommodating a gate electrode is constituted of a first trench of a cylindrical or oval cylindrical shape deeper than a depth of a diffusion layer, and a second trench portion which extends from the first trench portion, and protrudes to the side of a source-drain diffusion layer more than the first trench portion. Upon an application of a gate voltage, a channel is formed between the source-drain diffusion layers along a surface of the gate electrode, and the channel length is prolonged. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、さらに詳しくは、トレンチ内にゲート電極を埋め込んだリセスゲート型のＭＩＳＦＥＴを備える半導体装置、及び、そのような半導体装置を製造する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device including a recessed gate type MISFET in which a gate electrode is embedded in a trench, and a method for manufacturing a semiconductor device for manufacturing such a semiconductor device.

ＭＩＳＦＥＴの微細化に伴い、ゲートライン幅が縮小するため、ソース・ドレイン間のチャネル長も短くなる。チャネル長が短くなると、しきい値電圧の低下や、ソース・ドレイン間の耐電圧の低下が顕著となる。これらを改善するために、ゲート電極をトレンチ内に埋め込んだリセスゲート電極を有するリセスゲート型のＭＩＳＦＥＴが提案されている。リセスゲート電極を採用することで、ＭＩＳＦＥＴの専有面積の増大を抑制しながらも、ソース・ドレイン間のチャネル長を長くすることができ、ＭＩＳＦＥＴのスレッシュホルド電圧（Ｖｔｈ）の確保（短チャネル効果の抑制）と、ソース及びドレインの接合リーク電流の抑制が可能になる。   As the MISFET is miniaturized, the gate line width is reduced, so that the channel length between the source and the drain is also shortened. When the channel length is shortened, the threshold voltage and the withstand voltage between the source and drain are significantly reduced. In order to improve these problems, a recess gate type MISFET having a recess gate electrode in which a gate electrode is embedded in a trench has been proposed. By adopting the recess gate electrode, the channel length between the source and the drain can be increased while suppressing the increase in the area occupied by the MISFET, and the threshold voltage (Vth) of the MISFET can be secured (the suppression of the short channel effect). ) And the junction leakage current of the source and drain can be suppressed.

リセスゲート型のＭＩＳＦＥＴを有する半導体装置については、非特許文献１及び特許文献１に記載がある。図１５は、従来のリセスゲート型のＭＩＳＦＥＴの構造を示す断面図である。シリコン基板１１の表面部分には、一対のｎ型ソース・ドレイン拡散層１２が形成されており、その間にリセスゲート電極１３のシリコン層１４を内部に収容するトレンチ１６Ａが形成されている。シリコン層１４とシリコン基板１１とは、ゲート絶縁膜１７によって絶縁されている。リセスゲート電極１３は、シリコン層１４及び金属層１５から成り、シリコン層１４は、ソース・ドレイン拡散層１２よりも深く形成されたトレンチ１６Ａ内に収容された部分と、トレンチ１６Ａの上部から突出する部分とを含む。ゲート電極１３は、図示しない側壁及び保護膜を有する。   Non-Patent Document 1 and Patent Document 1 describe a semiconductor device having a recessed gate type MISFET. FIG. 15 is a sectional view showing the structure of a conventional recessed gate type MISFET. A pair of n-type source / drain diffusion layers 12 are formed on the surface portion of the silicon substrate 11, and a trench 16 </ b> A for accommodating the silicon layer 14 of the recess gate electrode 13 is formed therebetween. The silicon layer 14 and the silicon substrate 11 are insulated by a gate insulating film 17. The recess gate electrode 13 includes a silicon layer 14 and a metal layer 15. The silicon layer 14 includes a portion housed in a trench 16A formed deeper than the source / drain diffusion layer 12, and a portion protruding from the upper portion of the trench 16A. Including. The gate electrode 13 has a sidewall and a protective film (not shown).

ゲート電極１３に所定の電圧が印加されると、ゲート絶縁膜１７に沿ったシリコン基板１１の部分にチャネルが形成され、ＭＩＳＦＥＴがＯＮとなる。ゲート電極１３を、シリコン基板１１に形成されたトレンチ１６Ａ内に埋め込む構造により、シリコン基板１１の表面部分にのみチャネルが形成された従来のＭＩＳＦＥＴに比して、チャネル長が長くなり、短チャネル効果が抑制でき、接合リーク電流が低減できる。リセスゲート型のＭＩＳＦＥＴは、例えばＤＲＡＭ装置のメモリセルを構成するセルトランジスタとして利用される。
Symposium on VLSI Technology, pp11-12, 2003 特開平７−１３０９５２号公報 When a predetermined voltage is applied to the gate electrode 13, a channel is formed in the portion of the silicon substrate 11 along the gate insulating film 17, and the MISFET is turned on. The structure in which the gate electrode 13 is embedded in the trench 16A formed in the silicon substrate 11 makes the channel length longer and the short channel effect compared to the conventional MISFET in which the channel is formed only on the surface portion of the silicon substrate 11. Can be suppressed, and junction leakage current can be reduced. The recessed gate type MISFET is used as a cell transistor constituting a memory cell of a DRAM device, for example.
Symposium on VLSI Technology, pp11-12, 2003 Japanese Patent Laid-Open No. 7-130952

半導体装置では、上記リセスゲート型の電極構造を採用することにより、短チャネル効果及び接合リーク電流の抑制を可能としつつＭＩＳＦＥＴの高集積化が可能であるが、半導体装置の高集積化に対する要求が止むことはなく、更なる高集積化が求められている。   In the semiconductor device, by adopting the recess gate type electrode structure, the MISFET can be highly integrated while suppressing the short channel effect and the junction leakage current, but the demand for the high integration of the semiconductor device stops. There is no need for further integration.

本発明は、上記に鑑み、従来のリセスゲート型のＭＩＳＦＥＴを改良し、もって、短チャネル効果及び接合リーク電流の抑制を可能としつつ更なる高集積化が可能なリセスゲート型のＭＩＳＦＥＴを有する半導体装置、及び、そのような半導体装置を製造する製造方法を提供することを目的とする。   In view of the above, the present invention improves the conventional recessed gate type MISFET, and thus has a recessed gate type MISFET capable of further high integration while enabling the short channel effect and the suppression of the junction leakage current, And it aims at providing the manufacturing method which manufactures such a semiconductor device.

上記目的を達成するために、本発明の半導体装置は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置において、
前記トレンチが、前記ソース・ドレイン拡散層の深さよりも深く形成される第１のトレンチ部分と、該第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分とを有することを特徴とする。 In order to achieve the above object, a semiconductor device of the present invention includes a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate, and a direction parallel to the substrate surface between the pair of source / drain diffusion layers. In a semiconductor device including a MISFET sandwiched between and having a trench that accommodates a gate electrode therein,
A first trench portion formed deeper than the depth of the source / drain diffusion layer; and a direction extending from the first trench portion and parallel to the substrate surface than the first trench portion. And at least a second trench portion protruding to the source / drain diffusion layer side.

また、本発明の半導体装置の製造方法は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁を保護する側壁保護膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記側壁保護膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、順次に有することを特徴とする。 The method for manufacturing a semiconductor device of the present invention includes a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate, and a pair of source / drain diffusion layers sandwiched in a direction parallel to the substrate surface, In a method of manufacturing a semiconductor device including a MISFET having a trench that accommodates a gate electrode therein,
Anisotropically etching the semiconductor substrate to form a first trench portion deeper than the depth of the source / drain diffusion layer between the source / drain diffusion layers;
Forming a sidewall protective film for protecting the sidewall of the first trench portion;
The isotropic etching of the semiconductor substrate from the bottom of the first trench portion extends from the first trench portion, and in a direction parallel to the substrate surface than the first trench portion, Forming a second trench portion protruding at least toward the source / drain diffusion layer;
Removing the sidewall protective film;
Forming a gate insulating film on the surfaces of the first and second trench portions by thermal oxidation;
And sequentially forming a gate electrode filling the first and second trench portions.

更に、本発明の別の半導体装置の製造方法は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成すると共に、該第１のトレンチ部分の側壁にデポジッション膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁からデポジッション膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、順次に有することを特徴とする。 Further, according to another method of manufacturing a semiconductor device of the present invention, a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate and a pair of source / drain diffusion layers are sandwiched between the pair of source / drain diffusion layers in a direction parallel to the substrate surface. In a method of manufacturing a semiconductor device including a MISFET having a trench that accommodates a gate electrode therein,
A semiconductor substrate is anisotropically etched to form a first trench portion deeper than the depth of the source / drain diffusion layer between the source / drain diffusion layers and deposit on the side wall of the first trench portion. Forming a film;
The isotropic etching of the semiconductor substrate from the bottom of the first trench portion extends from the first trench portion, and in a direction parallel to the substrate surface than the first trench portion, Forming a second trench portion protruding at least toward the source / drain diffusion layer;
Removing a deposition film from a sidewall of the first trench portion;
Forming a gate insulating film on the surfaces of the first and second trench portions by thermal oxidation;
And sequentially forming a gate electrode filling the first and second trench portions.

本発明の半導体装置、及び、本発明方法により製造される半導体装置では、ゲート電極を収容するトレンチを第１のトレンチ部分及び第２のトレンチ部分から構成し、その全体形状をフラスコ型の形状とすることで、従来のリセスゲート型のＭＩＳＦＥＴに比して、よりチャネル長を長くすることができる。このため、ＭＩＳＦＥＴの集積度を損なうことなく、短チャネル効果が抑制でき、また、接合リーク電流の低減も可能となる。   In the semiconductor device of the present invention and the semiconductor device manufactured by the method of the present invention, the trench that accommodates the gate electrode is composed of the first trench portion and the second trench portion, and the overall shape thereof is a flask-shaped shape. As a result, the channel length can be made longer than that of a conventional recessed gate type MISFET. Therefore, the short channel effect can be suppressed and the junction leakage current can be reduced without impairing the integration degree of the MISFET.

本発明の半導体装置では、前記第１のトレンチ部分が基板面と実質的に垂直方向に延びる筒状部分を有し、前記第２のトレンチ部分が前記第１のトレンチ部分から横方向に拡がる球状部分又は楕円体状部分を有してもよい。   In the semiconductor device of the present invention, the first trench portion has a cylindrical portion that extends in a direction substantially perpendicular to the substrate surface, and the second trench portion has a spherical shape that extends laterally from the first trench portion. You may have a part or an ellipsoidal part.

以下、図面を参照し、本発明の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置であるＤＲＡＭ装置のセルトランジスタの断面を示す。本実施形態の半導体装置１０では、ＭＩＳＦＥＴは、フラスコ形状を有するトレンチ内に収容されるゲート電極を有する、リセスゲート型のＭＩＳＦＥＴとして形成されている。半導体基板（シリコン基板）１１の表面部分には、素子分離構造（ＳＴＩ構造）２０が形成され、半導体基板１１を素子形成領域毎に区画している。一対のＭＩＳＦＥＴが、各素子形成領域内に形成される。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a cross section of a cell transistor of a DRAM device which is a semiconductor device according to a first embodiment of the present invention. In the semiconductor device 10 of the present embodiment, the MISFET is formed as a recessed gate type MISFET having a gate electrode accommodated in a trench having a flask shape. An element isolation structure (STI structure) 20 is formed on the surface portion of the semiconductor substrate (silicon substrate) 11 and partitions the semiconductor substrate 11 for each element formation region. A pair of MISFETs are formed in each element formation region.

素子形成領域には、各ＭＩＳＦＥＴに対応して一対のソース・ドレイン拡散層１２が形成されており、ソース・ドレイン拡散層１２の間には、リセスゲート電極１３が配置されている。リセスゲート電極１３は、下部構造を成すシリコン層１４と、その上部に形成される金属層１５とから構成される。リセスゲート電極１３のシリコン層１４は、半導体基板１１内に形成されたフラスコ形状のトレンチ１６の内部に収容されている。シリコン層１４は、半導体基板１１の表面よりも上部に突出する部分を有し、その上にゲート電極の金属層１５が形成されている。   In the element formation region, a pair of source / drain diffusion layers 12 is formed corresponding to each MISFET, and a recess gate electrode 13 is disposed between the source / drain diffusion layers 12. The recess gate electrode 13 is composed of a silicon layer 14 forming a lower structure and a metal layer 15 formed thereon. The silicon layer 14 of the recess gate electrode 13 is accommodated in a flask-shaped trench 16 formed in the semiconductor substrate 11. The silicon layer 14 has a portion protruding above the surface of the semiconductor substrate 11, and a metal layer 15 of a gate electrode is formed thereon.

シリコン層１４及び金属層１５から成るゲート電極１３の表面を覆って、ゲート電極を保護するゲート電極側壁保護膜１８が形成されている。ＭＩＳＦＥＴは、ソース・ドレイン拡散層１２、ゲート電極１３、及び、ゲート電極側壁保護膜１８から構成され、その上部には、図示しない複数の配線層及び複数層の絶縁層を含む多層の配線構造が形成されている。   Covering the surface of the gate electrode 13 composed of the silicon layer 14 and the metal layer 15, a gate electrode side wall protective film 18 for protecting the gate electrode is formed. The MISFET is composed of a source / drain diffusion layer 12, a gate electrode 13, and a gate electrode sidewall protective film 18, and a multilayer wiring structure including a plurality of wiring layers and a plurality of insulating layers (not shown) is provided on the MISFET. Is formed.

上記構造のＭＩＳＦＥＴでは、ゲート電極１３への電圧印加に際して、フラスコ形状のトレンチ１６に沿った基板部分にチャネルが形成されるため、従来のリセスゲート電極を有するＭＩＳＦＥＴに比してチャネル長が長くなる。つまり、ソース・ドレイン拡散層相互間の間隔を狭めても、チャネル長は長くなり、短チャネル効果が抑制でき、また、接合リーク電流の低減も可能になる。
。 In the MISFET having the above structure, when a voltage is applied to the gate electrode 13, a channel is formed in the substrate portion along the flask-shaped trench 16, so that the channel length is longer than that of a MISFET having a conventional recess gate electrode. That is, even if the distance between the source / drain diffusion layers is reduced, the channel length is increased, the short channel effect can be suppressed, and the junction leakage current can be reduced.
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図２〜図８を参照して、上記実施形態の半導体装置のＭＩＳＦＥＴを製造する、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。まず、図２に示すように、半導体基板１１上に素子分離構造（ＳＴＩ構造）２０を形成し、素子分離構造２０によって区画された素子形成領域に酸化膜２１を形成する。次に、後にマスクとなる窒化膜２２を成膜する（図３）。フォトレジスト２３をマスクとし、窒化膜２２と酸化膜２１をエッチングする（図４）。フォトレジスト２３を除去した後に、図５に示すように、窒化膜２２をマスクとして、第１のトレンチエッチングで垂直形状の第１のトレンチ部分２４を形成する。次いで、垂直形状の第１のトレンチ部分２４の側壁のエッチングを防止するために、サイドウォール窒化膜２５を成膜する（図６）。   A method for manufacturing a semiconductor device according to the second embodiment of the present invention for manufacturing the MISFET of the semiconductor device according to the above embodiment will be described with reference to FIGS. First, as shown in FIG. 2, an element isolation structure (STI structure) 20 is formed on a semiconductor substrate 11, and an oxide film 21 is formed in an element formation region partitioned by the element isolation structure 20. Next, a nitride film 22 to be a mask later is formed (FIG. 3). The nitride film 22 and the oxide film 21 are etched using the photoresist 23 as a mask (FIG. 4). After removing the photoresist 23, a vertical first trench portion 24 is formed by first trench etching using the nitride film 22 as a mask, as shown in FIG. Next, a sidewall nitride film 25 is formed in order to prevent the etching of the sidewall of the first trench portion 24 having a vertical shape (FIG. 6).

次いで、図６で成膜したサイドウォール窒化膜２５が側壁に残るように、他の部分をエッチバックによって除去する。引き続き、等方的にエッチングが進むエッチングガスを用いて、第２のトレンチエッチングを行い、垂直形状の第１のトレンチ部分２４の下部に、第２のトレンチ部分２６を成す球状又は楕円状のトレンチを形成する。これによって、図７に示すような、第１のトレンチ部分２４及び第２のトレンチ部分２６から成るフラスコ型のトレンチ１６を得る。その後、マスク窒化膜２２と、サイドウォール窒化膜２５とを除去することで、図８に示す構造を得る。   Next, other portions are removed by etch back so that the sidewall nitride film 25 formed in FIG. 6 remains on the sidewall. Subsequently, the second trench etching is performed using an etching gas that isotropically etched, and a spherical or elliptical trench forming the second trench portion 26 is formed below the vertical first trench portion 24. Form. As a result, a flask-type trench 16 composed of a first trench portion 24 and a second trench portion 26 as shown in FIG. 7 is obtained. Thereafter, the mask nitride film 22 and the sidewall nitride film 25 are removed to obtain the structure shown in FIG.

その後は、図１に示すように、フラスコ形状のトレンチ１６内に熱酸化膜を形成し、他の部分と併せてゲート絶縁膜１７とする。フラスコ形状のトレンチ１６内を含む全面にシリコン層１４を堆積し、更にその上にタングステン層（金属層）１５を堆積する。フォトレジストマスクを利用したエッチングにより、シリコン基板１１の表面から上のシリコン層１４及び金属層１５をエッチングして、ゲート電極１３を得る。引き続き、ゲート電極１３をマスクとして、シリコン基板１１の表面部分に不純物を注入し、自己整合的にソース・ドレイン拡散層１２を形成する。ついで、ゲート電極１３を覆って酸化膜を堆積し、エッチバックによってゲート電極１３の側壁に酸化膜を残して、ゲート側壁酸化膜１８とすることで、図１に示した構造を得る。   Thereafter, as shown in FIG. 1, a thermal oxide film is formed in the flask-shaped trench 16 to form a gate insulating film 17 together with other portions. A silicon layer 14 is deposited on the entire surface including the inside of the flask-shaped trench 16, and a tungsten layer (metal layer) 15 is further deposited thereon. The upper silicon layer 14 and the metal layer 15 are etched from the surface of the silicon substrate 11 by etching using a photoresist mask to obtain the gate electrode 13. Subsequently, using the gate electrode 13 as a mask, impurities are implanted into the surface portion of the silicon substrate 11 to form the source / drain diffusion layer 12 in a self-aligning manner. Next, an oxide film is deposited so as to cover the gate electrode 13, and the oxide film is left on the side wall of the gate electrode 13 by etch back to form the gate side wall oxide film 18, thereby obtaining the structure shown in FIG.

本発明の第１の実施形態に係る製造プロセスでは、そのプロセス中に、サイドウォール窒化膜の成膜、サイドウォール窒化膜のエッチバック、及び、それらに付随する工程が発生する。このため、従来のリセスゲート電極構造の形成プロセスに比して、工程数が幾らか増加する。   In the manufacturing process according to the first embodiment of the present invention, during the process, the formation of a sidewall nitride film, the etch back of the sidewall nitride film, and the processes associated therewith occur. For this reason, the number of steps is somewhat increased as compared with the conventional process of forming the recessed gate electrode structure.

次に、図９〜図１５を参照して、前記本発明の第１の実施形態に係る半導体装置を製造する、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。まず、図９に示すように、半導体基板１１の表面部分に素子分離構造２０を形成し、半導体基板１１上で素子形成領域を区画する。次いで、後にマスクとなる窒化膜２２を成膜する（図１０）。次に、フォトレジスト２３をマスクにして、窒化膜２２と酸化膜２１をエッチングする（図１１）。フォトレジスト２３を、Ｏ２プラズマ処理やウエット処理により除去した後に、パターニングされた窒化膜２２をマスクにして、シリコン基板１１を第１ステップのエッチングで、図１２に示すように、垂直から少し傾いたテーパ形状にエッチングする。これによって、フラスコ形状のトレンチのほぼ円筒形状の第１のトレンチ部分２４が形成される。 Next, with reference to FIGS. 9 to 15, a method for manufacturing a semiconductor device according to the third embodiment of the present invention for manufacturing the semiconductor device according to the first embodiment of the present invention will be described. First, as shown in FIG. 9, the element isolation structure 20 is formed on the surface portion of the semiconductor substrate 11, and the element formation region is partitioned on the semiconductor substrate 11. Next, a nitride film 22 to be a mask later is formed (FIG. 10). Next, the nitride film 22 and the oxide film 21 are etched using the photoresist 23 as a mask (FIG. 11). After the photoresist 23 is removed by O 2 plasma treatment or wet treatment, the silicon substrate 11 is slightly tilted from the vertical as shown in FIG. 12 by the first step etching using the patterned nitride film 22 as a mask. Etch into a tapered shape. As a result, a substantially cylindrical first trench portion 24 of the flask-shaped trench is formed.

上記第１ステップのエッチングでは、例えば、ＳＴＩ構造を形成する際のトレンチエッチングで使用する混合ガス、つまり、ＨＢｒ、Ｃｌ２、及び、Ｏ２の混合ガスを用いる。このエッチングステップでは、反応生成物の酸化反応を促進させ、エッチングで形成された第１のトレンチ部分２４の側壁にデポジッション膜（Ｓｉｘ−Ｏｙ膜）２７が付着するようにエッチングする。例えば、従来のエッチング条件から、Ｏ２の添加量を２倍にし、次の第２ステップのエッチングで側壁のＳｉｘ−Ｏｙ膜２７がなくならないように、第１のトレンチ部分２４の側壁に充分な量のＳｉｘ−Ｏｙ膜２７を堆積させる。 In the etching in the first step, for example, a mixed gas used in trench etching when forming the STI structure, that is, a mixed gas of HBr, Cl 2 , and O 2 is used. In this etching step, the oxidation reaction of the reaction product is promoted, and etching is performed so that the deposition film (Si x -Oy film) 27 adheres to the side wall of the first trench portion 24 formed by the etching. For example, from the conventional etching conditions, the amount of O 2 added is doubled, and the side wall of the first trench portion 24 is sufficient so that the Si—Oy film 27 on the side wall is not lost in the next second step etching. An amount of Six-Oy film 27 is deposited.

次に、等方性のエッチングが可能なエッチングガス、例えばＨＢｒとＳＦ６の混合ガスを用い、図１３に示すように、第１のトレンチ部分２４の底面から、目的とした深さまで達するように、シリコン基板１１をエッチングする。この第２ステップのエッチングでは、等方性エッチングガスを使用したことにより、第１のトレンチ部分２４よりも下方のエッチングでは、横方向に拡がってエッチングされる。しかし、第１ステップでエッチングされた第１のトレンチ部分２４の側壁を、堆積物のＳｉｘ−Ｏｙ膜２７で保護したことにより、第１のエッチングステップでエッチングされた第１のトレンチ部分２４の側面はほとんどエッチングされず、第１のトレンチ部分２４より下側の部分のみが等方的にエッチングされ、球状又は楕円体状の第２のトレンチ部分２６が得られる。 Next, an etching gas capable of isotropic etching, for example, a mixed gas of HBr and SF 6 , is used to reach the intended depth from the bottom surface of the first trench portion 24 as shown in FIG. Then, the silicon substrate 11 is etched. In this second step etching, an isotropic etching gas is used, so that the etching below the first trench portion 24 spreads in the lateral direction. However, by protecting the sidewall of the first trench portion 24 etched in the first step with the deposited Six-Oy film 27, the side surface of the first trench portion 24 etched in the first etching step is protected. Are hardly etched, and only the portion below the first trench portion 24 is isotropically etched to obtain a second trench portion 26 having a spherical or ellipsoidal shape.

引き続き、マスク窒化膜２２をウエット処理により除去し、図１４に示すフラスコ形状のトレンチ１６を有する構造が得られる。以下の工程は、第２の実施形態で示した工程と同様である。以上により、円筒形状の第１のトレンチ部分２４の側壁を保護する、窒化膜等の側壁保護膜を成膜することなく、一括のエッチングでフラスコ形状のトレンチを形成することができる。   Subsequently, the mask nitride film 22 is removed by wet processing, and a structure having a flask-shaped trench 16 shown in FIG. 14 is obtained. The following steps are the same as those shown in the second embodiment. As described above, a flask-shaped trench can be formed by batch etching without forming a sidewall protective film such as a nitride film that protects the sidewall of the cylindrical first trench portion 24.

上記第３の実施形態では、第１のエッチングステップで、エッチングの際の反応生成物の酸化反応を促進させ、エッチングで形成された第１のトレンチ部分２４の側壁に充分な厚みのＳｉｘ−Ｏｙ膜が付着するように、例えば従来条件からＯ２の添加量を２倍にし、エッチングを行う。このエッチング条件により、次の第２ステップのエッチングで側壁のＳｉｘ−Ｏｙ膜がなくならないような、充分な厚みのＳｉｘ−Ｏｙ膜が堆積する。次の第２ステップの等方性エッチングでは、ＳＦ６などのエッチングガスを用いて目的の深さまでのエッチングを行う。第２ステップのエッチングでは、第１ステップのエッチングで形成された堆積物のＳｉｘ−Ｏｙ膜で第１のトレンチ部分の側壁を保護するため、第２のトレンチ部分のみの幅を第１のトレンチ部分よりも大きくエッチングできる。これにより、円筒形状又は楕円筒形状の第１のトレンチ部分と、第１のトレンチ部分よりも、少なくともソース・ドレイン拡散層側に突出する球体状又は楕円体状の第２のトレンチ部分とから成るフラスコ形状のトレンチが得られる。 In the third embodiment, in the first etching step, the oxidation reaction of the reaction product during the etching is promoted, and the Si x − having a sufficient thickness on the side wall of the first trench portion 24 formed by the etching. Etching is performed so that, for example, the amount of O 2 added is doubled from the conventional conditions so that the O y film adheres. Under this etching condition, a sufficiently thick Si x -O y film is deposited so that the Si x -O y film on the side wall is not lost in the etching of the next second step. The isotropic etching in the next second step, etching is performed to a depth of interest using an etching gas such as SF 6. In the second step etching, in order to protect the sidewall of the first trench portion with the Si x -O y film of the deposit formed in the first step etching, the width of only the second trench portion is set to the first width. It is possible to etch larger than the trench portion. Accordingly, the first trench portion having a cylindrical shape or an elliptical cylindrical shape, and the second trench portion having a spherical or elliptical shape protruding at least toward the source / drain diffusion layer side than the first trench portion. A flask-shaped trench is obtained.

本発明の半導体装置のＭＩＳＦＥＴでは、ゲート電極を収容するトレンチの形状をフラスコ型の形状にすることで、従来のリセスゲート型のＭＩＳＦＥＴに比して、よりチャネル長を長くすることができる。   In the MISFET of the semiconductor device of the present invention, the channel length can be made longer than that of a conventional recessed gate type MISFET by making the shape of the trench for accommodating the gate electrode into a flask shape.

第３の実施形態の半導体装置の製造方法では、第２の実施形態の半導体装置の製造方法に比して、工数を縮小することができる。   In the method for manufacturing a semiconductor device according to the third embodiment, the number of man-hours can be reduced as compared with the method for manufacturing a semiconductor device according to the second embodiment.

第３の実施形態の半導体装置の製造方法は、リセスゲート電極を収容するトレンチに限らず、その他の構造を形成する際にも利用できる。例えば、特許文献２には、ＭＩＳＦＥＴの分離絶縁膜を収容するトレンチ形状をフラスコ形状に形成した構造が示されている。第３の実施形態の方法は、このような構造の形成にも利用可能である。   The method of manufacturing a semiconductor device according to the third embodiment is not limited to the trench that accommodates the recess gate electrode, but can be used when other structures are formed. For example, Patent Document 2 discloses a structure in which a trench shape that accommodates a MISFET isolation insulating film is formed in a flask shape. The method of the third embodiment can also be used to form such a structure.

以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置、及び、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。   As mentioned above, although this invention was demonstrated based on the suitable embodiment, the semiconductor device of this invention and the manufacturing method of the semiconductor device of this invention are not limited only to the structure of the said embodiment, The above-mentioned What carried out various correction | amendment and change from the structure of embodiment is also contained in the scope of the present invention.

本発明の第１の実施形態に係る半導体装置の断面図。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一段階を示す断面図。Sectional drawing which shows the one step of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図２に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 2 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図３に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 3 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図４に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 4 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図５に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 5 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図６に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 6 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の、図７に後続する段階を示す断面図。Sectional drawing which shows the step which follows FIG. 7 of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の一段階を示す断面図。Sectional drawing which shows the one step of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の、図９に後続する段階を示す断面図。Sectional drawing which shows the step after FIG. 9 of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の、図１０に後続する段階を示す断面図。Sectional drawing which shows the step which follows FIG. 10 of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の、図１１に後続する段階を示す断面図。Sectional drawing which shows the step which follows FIG. 11 of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の、図１２に後続する段階を示す断面図。Sectional drawing which shows the step which follows FIG. 12 of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法の、図１３に後続する段階を示す断面図。Sectional drawing which shows the step which follows FIG. 13 of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 従来の半導体装置の断面図。Sectional drawing of the conventional semiconductor device.

符号の説明Explanation of symbols

１０：半導体装置
１１：半導体基板
１２：ソース・ドレイン拡散層
１３：リセスゲート電極
１４：ゲート電極のシリコン層
１５：ゲート電極の金属層
１６：フラスコ形状のトレンチ
１７：ゲート絶縁膜
１８：ゲート電極側壁保護膜
２０：素子分離構造（ＳＴＩ構造）
２１：酸化膜
２２：窒化膜
２３：フォトレジスト
２４：第１のトレンチ部分
２５：サイドウォール窒化膜
２６：第２のトレンチ部分
２７：Ｓｉｘ−Ｏｙ膜（デポジッション膜） 10: Semiconductor device 11: Semiconductor substrate 12: Source / drain diffusion layer 13: Recess gate electrode 14: Gate electrode silicon layer 15: Gate electrode metal layer 16: Flask-shaped trench 17: Gate insulating film 18: Gate electrode side wall protection Film 20: element isolation structure (STI structure)
21: oxide film 22: nitride film 23: photoresist 24: first trench portion 25: sidewall nitride film 26: second trench portion 27: Si x -O y film (deposition film)

Claims (4)

半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置において、
前記トレンチが、前記ソース・ドレイン拡散層の深さよりも深く形成される第１のトレンチ部分と、該第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分とを有することを特徴とする半導体装置。 A MISFET having a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate, and a trench sandwiched between the pair of source / drain diffusion layers in a direction parallel to the substrate surface and accommodating a gate electrode therein In a semiconductor device comprising:
A first trench portion formed deeper than the depth of the source / drain diffusion layer; and a direction extending from the first trench portion and parallel to the substrate surface than the first trench portion. And a second trench portion projecting toward at least the source / drain diffusion layer side. 前記第１のトレンチ部分が基板面と実質的に垂直方向に延びる筒状部分を有し、前記第２のトレンチ部分が前記第１のトレンチ部分から横方向に拡がる球状部分又は楕円体状部分を有する、請求項１に記載の半導体装置。   The first trench portion has a cylindrical portion extending in a direction substantially perpendicular to the substrate surface, and the second trench portion includes a spherical portion or an ellipsoidal portion extending laterally from the first trench portion. The semiconductor device according to claim 1, comprising: 半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁を保護する側壁保護膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記側壁保護膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、
順次に有することを特徴とする半導体装置の製造方法。 A MISFET having a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate, and a trench sandwiched between the pair of source / drain diffusion layers in a direction parallel to the substrate surface and accommodating a gate electrode therein In a method of manufacturing a semiconductor device comprising:
Anisotropically etching the semiconductor substrate to form a first trench portion deeper than the depth of the source / drain diffusion layer between the source / drain diffusion layers;
Forming a sidewall protective film for protecting the sidewall of the first trench portion;
The isotropic etching of the semiconductor substrate from the bottom of the first trench portion extends from the first trench portion, and in a direction parallel to the substrate surface than the first trench portion, Forming a second trench portion protruding at least toward the source / drain diffusion layer;
Removing the sidewall protective film;
Forming a gate insulating film on the surfaces of the first and second trench portions by thermal oxidation;
Forming a gate electrode filling the first and second trench portions;
A method for manufacturing a semiconductor device, comprising sequentially. 半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成すると共に、該第１のトレンチ部分の側壁にデポジッション膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁からデポジッション膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、
順次に有することを特徴とする半導体装置の製造方法。 A MISFET having a pair of source / drain diffusion layers formed on a surface portion of a semiconductor substrate, and a trench sandwiched between the pair of source / drain diffusion layers in a direction parallel to the substrate surface and accommodating a gate electrode therein In a method of manufacturing a semiconductor device comprising:
A semiconductor substrate is anisotropically etched to form a first trench portion deeper than the depth of the source / drain diffusion layer between the source / drain diffusion layers and deposit on the side wall of the first trench portion. Forming a film;
The isotropic etching of the semiconductor substrate from the bottom of the first trench portion extends from the first trench portion, and in a direction parallel to the substrate surface than the first trench portion, Forming a second trench portion protruding at least toward the source / drain diffusion layer;
Removing a deposition film from a sidewall of the first trench portion;
Forming a gate insulating film on the surfaces of the first and second trench portions by thermal oxidation;
Forming a gate electrode filling the first and second trench portions;
A method for manufacturing a semiconductor device, comprising sequentially.
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